JPH0251245A - 半導体集積回路の欠陥検出方法及び欠陥検出用回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体集積回路の製造工程中において発生す
るホトリソ欠陥やスクラッチ傷等、主に配線層の配線面
方向に存在する製造上の欠陥を容易に検出し、それに基
づく解析を可能ならしめる半導体集積回路の欠陥検出方
法に関するものである。

（従来の技術） 善、或は製造技術の向上界により減少しつつある。

しかし、集積回路の大チップ化及び高集積化に起因する
欠陥は、依然として大きな歩留り劣１ヒ要因となったり
、製品完成後の潜在的故障要因となっているのが実状で
ある。

例えば、前記各種欠陥の発生要因は第２図によって説明
される。第２図は半導体集積回路を構成する配線層の一
例を示す断面図である。

半導体基板１」二には例えば、拡散層配線Ｎ２、第１．
第２ポリシリコン配線層３，４、及び第１゜第２アルミ
ニウム配線層５．６が形成されており、これらの配線層
２〜６の間には絶縁膜７が形成され、最上層にはパッシ
ベーション保護膜８が形成されている。

これらの各配線層２〜６において、配線層自体の導電性
や配線層間の絶縁性は、製造工程「田こ作り込まれるホ
トリソ欠陥、異物残渣、オーバーエツチング及びノツチ
等の各種欠陥に影響され、断線や短絡等が発生する。ま
た、ウェハプロセス終了後の組立工程において、パッシ
ベーション保護膜８上からの機械的ダメージによりその
下部の配線層同士の短絡や断線を生じることもある。さ
らには、組立完了後の多湿環境下でのアルミニウム配線
層５．６の腐食及びパターン間リーク故障等を生じる。

従来、このような欠陥を製造工程中において検出し、こ
れに対処するためには、主に次のような方法が採用され
てきた。

（１）　実際の製品において発生した電気的特性の不良
品を詳細に解析して故障箇所を特定した後、必要に応じ
てエツチング等の化学処理、元素分析等の実施及び電子
顕微鏡による観察等を通して原因を究明し、その結果と
して製造上の欠陥を検出する方法。

（２）　実際の製品の製造工程中の各段階にてウェハ、
チップの外観目視検査を実施し、外観」二の異常として
欠陥部分を検出し、さらに上記（１）と同様の手順を経
て原因を究明する方法。

（発明が解決しようとする課題） しかしながら、上記の半導体集積回路の欠陥検出方法に
おいては、次のような課題があった。

（ｉ）　　実際に電気的故障を生じた製品について故障
解析を行なう方法では、近年の高集積かつ微細な半導体
集積回路に対し故障解析自体が困難であり、故障箇所を
特定することすら難しい。仮に故障が判った場合でも、
その原因を特定することはさらに困難であり、多大な工
数も必要であった。

（ｉｉ）　　製品の外観目視検査を実施する方法では、
製品の回路パターンが高密度かつ複雑なため、かなり大
きな欠陥でなければ目視することができない。即ち、小
さな欠陥はほとんど検出不可能であった。

（ｉｉｉ　）　　欠陥のチップ内及びウェハ内における
分布、発生率等を定量的に把握することが難しく、原因
工程等の追求がほとんど不可能であった。また、従来方
法は本質的に実製品の破壊検査であった。

本発明は、前記従来技術がもっていた課題として、故障
製品に対する解析ではその欠陥検出が困難な点、外観目
視検査では小さな欠陥の検出が不可能な点、及び欠陥の
分布や発生率の定量的把握が難しく原因追求ができない
点について解決した半導体集積回路の欠陥検出方法を提
供するものである。

（課題を解決するための手段） 本発明は前記課題を解決するなめに、所定間隙を隔てて
互いに噛み合った一対の櫛形の導電層から成る検出用単
位素子を予め半導体チップ上にマトリックス状に配置し
て検出用素子を形成し、前記検出用単位素子の各々に電
圧を印加してその検出用単位素子の電気的導通状態に応
じて半導体集積回路の配線層に係わる欠陥を検出する半
導体集積回路の欠陥検出方法としたものである。

また、前記一対の導電層間所定間隙を隔てて帯状導電層
が形成された検出用単位素子をマトリックス状に配置す
ることにより、多様な欠陥に対応可能な欠陥検出方法と
することができる。

さらに、前記検出用単位素子の各々をダイオードによっ
て電気的に分離することにより、複数の欠陥に対応でき
る欠陥検出方法とすることができる。

（作用） 本発明によれば、以上のように半導体集積回路の欠陥検
出方法を構成したので、一対の導電層から成る検出用単
位素子は、電圧が印加された際のその電気的導通状態に
応じて配線層における短絡及びリーク等の欠陥の有無を
知らしめるように働き、検出用単位素子がマトリックス
状に配置されて成る検出用素子は欠陥の−を明確に検出
するように働く。

また、前記一対の導電層間に帯状導電層が配置されて成
る検出用単位素子によって構成される検出用素子は、短
絡やリークのみならず、帯状導電層の働きにより断線欠
陥をも検出する。さらに、前記検出用単位素子をダイオ
ードによって電気的に分離することは、１個の検出用素
子につき複数個の欠陥が存在する場合にあっても、その
存在位置を的確に検出するように働く。

これらの働きにより、配線層の配線面方向における欠陥
が非破壊検査で確実かつ容易に検出され、しかも欠陥位
置、分Ａｊ及び発生率等を定址的に把握できるので、原
因究明に行なえる。したがって、前記課題を解決するこ
とができる。

（実施例） 第１図（ａ＞、（ｂ）は本発明の第１の実施例における
欠陥検出方法で用いられる欠陥検出用の素子を示し、同
図（ａ＞は検出用単位素子の平面図、及び同図（ｂ）は
検出用素子の部分平面図である。また、第３図は検出用
素子の全体を示す平面図である。

第１図（ａ）において、この検出用単位素子１１は例え
ば第２図に示した配線層におけるそれぞれの配線面方向
に存在する製造上の欠陥を検出するためのものである。

検出用単位素子１１は、半導体チップ上に形成された一
対の櫛形の導電層１１Ａ、１１Ｂによって構成されてい
る。それぞれの導電層１１Ａ、ＩＩＢは、櫛形の歯の部
分を互いに噛み合わせるように配置され、その噛み合う
箇所には所定の間隙が設けられている。

このように構成された複数の検出用単位索子１１は、第
１図（ｂ）に示すように半導体チップ上にマドＩ）、ツ
クス状に配置され、検出用素子１２を成している。即ち
、行方向に配列された検出用単位素子１１は、それぞれ
の導電層１１Ａが共通の行電極Ａｌ、Ａ２に接続され、
列方向に配列された検出用単位素子１１は、それぞれの
導電層１１Ｂが共通の列電極Ｂ１．、、Ｂ２に接続され
ている。このようにして検出用単位索子１１は半導体チ
ップ全体にマトリックス状に配置され、第３図に示す検
出用素子１２を形成している。

」二足構成の検出用索子１２は、検出用単位素子１１を
第４図（ａ）の如く記号化すれば、第４図（ｂ）の電気
的等価回路として表現される。

第４図（ｂ）において、半導体チップ−にに実際の配線
層に対応してマトリックス状に検出用単位索子１１を配
置することにより、配線層パターン間における短絡及び
リーク故障等の欠陥を検出することができる。例えば、
行電極Ａ２と列電極Ｂ２の交点の検出用単位索子１１に
短絡を生じていたとすると、電極Ａ２，８２間にバイア
ス電圧を印加したときのみ矢印Ｘの如く短絡電流が流れ
る。これにより、半導体チップ上の欠陥及びその位置を
正確に検出することができる。ウェハ上における欠陥位
置及び分布を検出するためには、ウェハ上に形成された
各々の検出用素子］２に別個のコードを作り込めばよい
。

」１記の検出用索子１２は、半導体チップ上に多数存在
する配線層のうち、着目する任意の配線層に対し実現で
きることは言うまでもない。また、検出用素子１２を同
一半導体チップ上に複数組み合わせることにより、同時
にいくつもの配線層について欠陥検出することも可能で
ある。対象とする製造欠陥が下地の段差構造に依存して
発生する場合には、着目する配線層の下地に意図的に段
差構造を作り込めばよい。

検出用素子１２のウェハレベルでの配置・構成は、その
目的に応じて第５図（ａ）、（ｂ）の如く２種類に大別
できる。第５図（ａ＞、（ｂ）は検出用素子１２のウェ
ハ上における配置を示す平面図である。

第５図（ａ＞の配置・構成は、半導体集積回路の製造工
程または製品ロットの品質モニタとして検出用素子１２
を定常的に使用する場合のもので、ウェハ１３上の数箇
所に製品の代りに配置・形成し、スキップＴＥＧとして
運用するものである。

第５図（ｂ）の配置・構成は、製造工程における事故・
Ｉ〜ラブル解析、歩留り解析及び製造条件の設定・変更
時評価等の目的で検出用索子１２を配置するものである
。この場合には、ウェハ１３全面に検出用素子１２を形
成し、個々の検出用索子１２に個別のコードを作り込む
ことにより、組立工程において半導体チップ個々に分割
され組み立てられた後でも、ウェハ１３上の欠陥分布及
び欠陥発生率等の定量的解析が可能となる。

以上のように本実施例においては、半導体チップ−１−
、の着目する任意の配線層に対応させて検出用単位索子
１１を半導体チップ全面にマトリックス状に配置し、検
出用素子１２を形成したので、配線層の配線面方向に生
じる欠陥の位置、分布及び発生率等を定量的に検出する
ことができる。さらに、個々の検出用素子１２にコード
を作り込めば、ウェハ１３上における欠陥の解析も容易
に可能である。また、ウェハプロセス終了後の組立工程
における機械的ダメージに起因する配線故障、及び製品
完成後の多湿環境下におけるＡ１１ｇ食や配線パターン
間リーク故障等に対しても同様の考え方で検出・解析が
可能である。これらの欠陥情報を分析し、特徴をつかむ
ことによって、従来困難であった原因工程の追求を容易
に行なうことができる。

第６図（ａ＞、（ｂ）は本発明の第２の実施例における
欠陥検出方法で用いられる欠陥検出用の素子を示し、同
図（ａ）、（ｂ）はそれぞれ検出用単位素子の平面図及
び検出用素子の部分平面図である。

この実施例が前記第１の実施例と異なる点は、第６図（
ａ）に示すように一対の櫛形の導電層１４Ａ、１４Ｂ間
に所定間隙を隔てて帯状導電層１４Ｃを配置することに
より、検出用単位索子１４を形成したことである。導電
層１４Ａ。

１４Ｂは端部１５において互いに接続されている。

そして、この検出用単位素子１４を第６図（ｂ）のよう
にマトリックス状に配置し、検出用索子１６を構成した
ものである。行方向に配列された検出用（林位素子１４
のそれぞれの尋′毛層１４Ａは共通の行電極Ａｌ、Ａ２
に接続され、帯状導電層１４Ｃの一方の端部１４Ｃ−１
は共通の行電極Ｃｌ−１，Ｃ２−１に接続されている。

また、列方向に配列された検出用単位索７−１４の帯状
導電層１４Ｃにおける他方の端部１４Ｃ−２は、共通の
列電極Ｃ１−２，Ｃ２−２に接続されている。

このようなＲ４造の検２１用素子１６を用いた欠陥検出
方法とすれば、第１の実施例とほぼ同様の作用及び効果
が得られると共に、配線層の断線による欠陥を検出する
ことも可能になる。

即ち、第７図（ａ）、（ｂ）において、検出用単位素子
１４を第７図（ａ）の如く記号化し、検出用素子１６を
第７図（ｂ）の電気的等価回路で表現した場合において
、例えば行電極Ａ２と列電極Ｃ２−２の間にバイアス電
圧を印加すれば、短絡を生ンＣいる場合にのみ矢印Ｙの
如く電流が流れる。また、例えば行電極Ｃ３−１と列電
極Ｃ３−２の間にバイアス電圧を印力１山なとき、帯状
導電層１４Ｃに断線を生じていないときは矢印Ｚの如く
電流が流れるが、断線を生じているときには電流が流れ
ない。そｈ故、配線Ｊｉツの断線欠陥を検出することも
可能となる。

第８図（ａ＞、（ｂ）及び第９図＜ａ）、＜ｂ）は本発
明の第３の実施例を示すものである。第８図（ａ）、（
ｂ）は第１図（ａ）の検出用単位素子１１にダイオード
を組み込んだもので、同図（ａ＞はその断面図及び同図
（ｂ）は電気的等価回路図である。また、第９図（ａ＞
、（ｂ）は検出用素子にダイオードを組み込んだ電気的
等価回路図で、同図（ａ）は第４図（ｂ）に対応し、同
図（ｂ）は第７図（ｂ）に対応するものである。

この第３の実施例は、前記第１及び第２の実施例の検出
用単位素子１１．１．４にそれぞれダイオード１７を組
み込み、第９図（ａ＞、（ｂ）に示すような検出用単位
素子１８．１９を構成したものである。第１の実施例に
おける第１図（ａ）の検出用単位素子１１にダイオード
１７が組み込まれた構造は、第８図（ａ＞に示すように
半導体基板２０上に形成された検出用単位索子１，１と
Ｎ”　−Ｐダイオード１７が直列に接続されて成るもの
である。また、第２の実施例に対するダイオード１７の
組み込みは、第９図（ｂ）に示すように検出用単位素子
１４の行電極Ａｌ、Ａ２ｆｔＭ及び列電極Ｃ１−２〜Ｃ
３−２側にそれぞれ行なったものである。

このような構造とすれば、それぞれ第１及び第２の実施
例とほぼ同様の作用、効果が得られると共に、各検出用
単位素子１１．１４が電気的に分離されることにより、
複数の欠陥の位置や分布を的確に検出することかり能と
なる。即ち、１個の半導体チップ上に複数箇所の欠陥が
存在するような場合にあっても、個々の欠陥の位７ｇや
分布等を確実に識別、検出することができる。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能であり、例えば第１図（ａ＞や第６図（ａ＞の検
出用単位素子１１．１４を他の形状の櫛形構造としたり
、第８図（ａ）のＮ　　−Ｐダイオード１７を他の形式
のダイオードに変更してもよい。また、本発明はＭＯ８
構造及びバイポーラ構造を問わず、如何なる構造の半導
体集積回路に対しても適用可能である。

（発明の効果） 以上詳細に説明したように本発明によれば、半導体チッ
プ上の着目する任意の配線層に対応させて、予め一対の
導電層から成る検出用単位素子をマトリックス状に配置
し、これらの検出用単位素子に電圧を印加することによ
り配線層に係わる短絡やリーク等の欠陥を検出するよう
にしたので、欠陥の位置、分布及び発生率等を定量的か
つ確実に、しかも容易に検出することができる。

また、前記一対の導電層間に帯状導電層を形成した検出
用単位素子を用いれば、短絡やリークのみならず、断線
による欠陥の検出も可能となる。

さらに、前記検出用単位素子の各々をダイオードによっ
て電気的に分離すれば、１個の半導体チップに複数個の
欠陥が生じるような場合にあっても、それらの欠陥の位
置や分布等を個別に的確に検出することができる。

したがって、これらの欠陥情報を分析することによって
従来困難であった欠陥原因の追求が容易となり、半導体
集積回路の品質や歩留りの向上及びトラブルの早期解決
等に大きく貢献することができる。

【図面の簡単な説明】

第１図（ａ）、（ｂ）は本発明の第１の実施例における
欠陥検出用の素子を示し、同図（ａ）は検出用単位素子
の平面図及び同図（ｂ）は検出用素子の部分平面図、第
２図は半導体集積回路の配線層断面図、第３図は第１図
（ｂ）の検出用素子の全体平面図、第４図（ａ＞、（ｂ
）はそれぞれ第１図（ａ）、（ｂ）の電気的等価回路図
、第５図（ａ）、（ｂ）は検出用素子のウェハ」二にお
ける配置を示す平面図、第６図（ａ＞、（ｂ）は本発明
の第２の実施例における欠陥検出用の素子を示し、同図
＜ａ）、（ｂ＞はそれぞれ検出用単位素子の平面図と検
出用素子の部分平面図、第７図（ａ＞、（ｂ）はそれぞ
れ第６図（ａ）、（ｂ）の電気的等価回路図、第８図（
ａ＞、（ｂ）は本発明の第３の実施例におけるダイオー
ドを組み込んだ検出用単位素子のそれぞれ断面図及び電
気的等価回路図、第９図（ａ）、（ｂ）は本発明の第３
の実施例における検出用素子の電気的等価回路図であり
、それぞれ第４図（ａ＞及び第７図（ａ）に対応するも
のである。 １１．１４・・・・・・検出用単位素子、１１Ａ。 １１Ｂ、１４Ａ、１４Ｂ・・・・・・導電層、１２．１
６゜１８．１９・・・・・・検出用素子、１３・・・・
・・ウェハ１４Ｃ・・・・・・帯状導電層、１７・・・
・・・ダイオード。

Claims (1)

1. 【特許請求の範囲】 １、所定間隙を隔てて互いに噛み合った一対の櫛形の導
   電層から成る検出用単位素子を予め半導体チップ上にマ
   トリックス状に配置して検出用素子を形成し、 前記検出用単位素子の各々に電圧を印加してその検出用
   単位素子の電気的導通状態に応じて半導体集積回路の配
   線層に係わる欠陥を検出することを特徴とする半導体集
   積回路の欠陥検出方法。 ２、請求項１記載の欠陥検出方法において、前記一対の
   導電層間に所定間隙を隔てて帯状導電層が形成された検
   出用単位素子をマトリックス状に配置する半導体集積回
   路の欠陥検出方法。 ３、請求項１または２記載の欠陥検出方法において、前
   記検出用単位素子の各々をダイオードによって電気的に
   分離する半導体集積回路の欠陥検出方法。