JP2020141223A - 半導体装置 - Google Patents

Abstract

【課題】水晶振動子を用いて生成される発振信号に異常が生じた場合でも無制御状態となることを抑制できる半導体装置を提供する。【解決手段】水晶振動子を用いて第１発振信号の生成動作を行う第１発振回路と、第２発振信号を生成する第２発振回路と、前記第１発振信号を監視して前記第１発振信号の異常を検出する監視部と、前記監視部より出力される異常検出信号に応じて前記第１発振信号と前記第２発振信号のいずれかを選択してクロック信号として出力するセレクタと、を備える半導体装置としている。【選択図】図２

Description

本発明は、発振信号を生成する半導体装置に関する。

従来、水晶振動子と組み合わされて発振信号を生成する発振回路が知られている。従来の半導体ＩＣには、ＩＣの動作基準となるクロック信号を生成するために、このような発振回路が備えられることも多い。

従来の発振回路の一般的な構成は、例えば特許文献１に開示されている。このような発振回路は、水晶振動子と組み合わされることで水晶発振回路を構成し、ＣＭＯＳインバータ、帰還抵抗、振幅制限抵抗、および負荷容量を有する。

特開２００１−２１７６５２号公報

従来の発振回路では、水晶振動子が外部接続される端子のグランド電位へのショートなどの何らかの原因によって発振回路から出力される発振信号が停止した場合、ＩＣが無制御状態となり暴走する可能性があった。

上記状況に鑑み、本発明は、水晶振動子を用いて生成される発振信号に異常が生じた場合でも無制御状態となることを抑制できる半導体装置を提供することを目的とする。

上記目的を達成するために本発明の半導体装置は、水晶振動子を用いて第１発振信号の生成動作を行う第１発振回路と、第２発振信号を生成する第２発振回路と、前記第１発振信号を監視して前記第１発振信号の異常を検出する監視部と、前記監視部より出力される異常検出信号に応じて前記第１発振信号と前記第２発振信号のいずれかを選択してクロック信号として出力するセレクタと、を備える構成としている（第１の構成）。

また、上記第１の構成において、前記第２発振信号の周波数は、前記第１発振信号の周波数よりも低いこととしてもよい（第２の構成）。

また、上記第２の構成において、前記監視部は、前記第２発振信号をカウントする第１カウンタと、前記第２発振信号をカウントする第２カウンタと、前記第１カウンタから出力される第１カウント信号と前記第２カウンタから出力される第２カウント信号とが入力されて前記異常検出信号を出力する第１ＡＮＤ回路と、を有し、
前記第１カウンタは、前記第１発振信号のレベルに基づき直接的にリセット状態とリセット解除状態とを切替えられ、前記第２カウンタは、前記第１発振信号のレベルを反転させたレベルに基づきリセット状態とリセット解除状態とを切替えられることとしてもよい（第３の構成）。

また、上記第３の構成において、前記監視部は、前記第１発振信号をカウントする第３カウンタと、前記第１カウント信号と前記第２カウント信号とが入力される第２ＡＮＤ回路と、を有し、前記第３カウンタは、前記第２ＡＮＤ回路の出力レベルに基づきリセット状態とリセット解除状態とを切替えられ、前記第３カウンタから出力される第３カウント信号は前記第１ＡＮＤ回路に入力されることとしてもよい（第４の構成）。

また、上記第３または第４の構成において、前記第１発振信号をカウントしてカウント結果としてリセット解除信号を出力する第４カウンタをさらに備え、
前記監視部は、前記第１発振信号と、前記リセット解除信号に基づく信号とが入力されて、前記第１カウンタのリセット端子への出力を行う第３ＡＮＤ回路と、前記第１発振信号のレベルを反転させた信号と、前記リセット解除信号に基づく信号とが入力されて、前記第２カウンタのリセット端子への出力を行う第４ＡＮＤ回路と、を有することとしてもよい（第５の構成）。

また、上記第１から第５のいずれかの構成において、前記異常検出信号に基づいた検出出力信号を入力されるロジック部をさらに備えることとしてもよい（第６の構成）。

また、上記第６の構成において、前記ロジック部は、異常を示す前記検出出力信号を入力されると、シャットダウンシーケンスを実行することとしてもよい（第７の構成）。

また、上記第６または第７の構成において、テスト信号と、前記異常検出信号とに基づき前記検出出力信号を出力する検出出力部をさらに備え、前記テスト信号が所定レベルの場合に、前記検出出力部は、前記異常検出信号に関わらず正常を示す前記検出出力信号を出力することとしてもよい（第８の構成）。

また、WL-CSP(Wafer Level Chip Size Package)として構成される上記第８の構成とした半導体装置であって、前記テスト信号を入力するための外部端子としての半田ボールは、パッケージ底面における隅の領域に配置される半導体装置としてもよい（第９の構成）。

また、上記第１から第９のいずれかの構成において、前記第１発振信号をカウントしてカウント結果としてリセット解除信号を出力する第４カウンタと、オフ信号と前記リセット解除信号とに基づき、前記第２発振回路用のイネーブル信号を生成するイネーブル信号生成部と、をさらに備え、
前記オフ信号が所定レベルの場合に、前記イネーブル信号生成部は、前記リセット解除信号に関わらず無効を示す前記イネーブル信号を出力することとしてもよい（第１０の構成）。

また、上記いずれかの半導体装置は、特に車載用であることが好ましい。

本発明の半導体装置によれば、水晶振動子を用いて生成される発振信号に異常が生じた場合でも無制御状態となることを抑制できる。

本発明の一実施形態に係るＰＭＩＣ（パワーマネジメントＩＣ）の全体構成を示す概略的なブロック図である。 クロック生成部の一構成例を示す図である。 クロック用ＬＤＯの一構成例を示す回路図である。 ＲＣオシレータの一構成例を示す回路図である。 イネーブル信号生成部の一構成例を示す回路図である。 クロック監視部の一構成例を示す回路図である。 セレクタの一構成例を示す回路図である。 検出出力部の一構成例を示す回路図である。 ＰＭＩＣの定常動作時に水晶発振クロック信号が異常となった場合の一例を示すタイミングチャートである。 ＰＭＩＣをWL-CSP(Wafer Level Chip Size Package)として構成した場合の一例を示すパッケージ底面側の模式図である。

以下に本発明の一実施形態について図面を参照して説明する。なお、以下に記載する具体的な電圧値は、説明の便宜上のものであり、一例に過ぎない。

＜１．ＰＭＩＣの構成＞
図１は、本発明の一実施形態に係るＰＭＩＣ（パワーマネジメントＩＣ）１の全体構成を示す概略的なブロック図である。ＰＭＩＣ１は、複数の電源回路を備えており、例えば車載用ＳＯＣ（System On Chip）への電源供給を行う。

ＰＭＩＣ１は、ＤＣ／ＤＣコントローラ２Ａ〜２Ｇと、昇降圧コンバータ３と、リファレンスブロック４と、ＶＣＣ_ＵＶＬＯ(Under Voltage Lock Out)部５と、Ｖ１５_ＬＤＯ（Low Dropout）６と、ロジック部７と、クロック生成部８の各要素を１チップに集積化して備える半導体装置である。

ＤＣ／ＤＣコントローラ２Ａ〜２Ｃは、マルチフェーズ電源用のＰＷＭコントローラである。マルチフェーズ電源は、複数の電源回路を並列接続し、当該電源回路を位相をずらして動作させるものであり、出力電流の増大やスイッチング周波数を高める等の効果を得ることができる。

より具体的に、ＤＣ／ＤＣコントローラ２Ａに対応して、ＩＣ外部においては、ドライバＭＯＳ１０ＡとインダクタＬＡとの直列接続構成が複数（例えば６個）設けられ、各インダクタＬＡの出力端が接続されるノードに出力コンデンサＣＡの一端が接続される。なお、ドライバＭＯＳは、ＭＯＳＦＥＴのブリッジ構成と当該ＭＯＳＦＥＴを駆動するドライバとからなる。ＤＣ／ＤＣコントローラ２Ａは、ドライバＭＯＳ１０ＡのドライバへＰＷＭ信号を出力し、各ＭＯＳＦＥＴをスイッチング制御する。

ＤＣ／ＤＣコントローラ２Ｂに対応したドライバＭＯＳ１０Ｂ、インダクタＬＢ、および出力コンデンサＣＢの構成も上記ＤＣ／ＤＣコントローラ２Ａについてと同様であり、ドライバＭＯＳ１０ＢとインダクタＬＢとの直列接続構成の個数は、例えば３個である。

ＤＣ／ＤＣコントローラ２Ｃに対応したドライバＭＯＳ１０Ｃ、インダクタＬＣ、および出力コンデンサＣＣの構成も上記ＤＣ／ＤＣコントローラ２Ａについてと同様であり、ドライバＭＯＳ１０ＣとインダクタＬＣとの直列接続構成の個数は、２個である。

ＤＣ／ＤＣコントローラ２Ｄに対応して、ＩＣ外部においては、ドライバＭＯＳ１０ＤとインダクタＬＤとが直列に接続され、インダクタＬＤの出力端に出力コンデンサＣＤの一端が接続される。ＤＣ／ＤＣコントローラ２Ｄは、ドライバＭＯＳ１０ＤのドライバへＰＷＭ信号を出力する。

ＤＣ／ＤＣコントローラ２Ｅに対応したドライバＭＯＳ１０Ｅ、インダクタＬＥ、および出力コンデンサＣＥ、ＤＣ／ＤＣコントローラ２Ｆに対応したドライバＭＯＳ１０Ｆ、インダクタＬＦ、および出力コンデンサＣＦ、ＤＣ／ＤＣコントローラ２Ｇに対応したドライバＭＯＳ１０Ｇ、インダクタＬＧ、および出力コンデンサＣＧについても上記ＤＣ／ＤＣコントローラ２Ｄについてと同様である。

昇降圧コンバータ３には、ＩＣ外部に配置されるインダクタＬ１および出力コンデンサＣ２が接続される。昇降圧コンバータ３は、入力されるＤＣ電圧を所定のＤＣ出力電圧へ昇圧または降圧するＤＣ／ＤＣコンバータである。

電源電圧ＶＣＣは、ＰＭＩＣ１の電源電圧であり、例えばバッテリーによってＩＣ外部からＰＭＩＣ１に印加される。電源電圧ＶＣＣは、３．３Ｖであるとして以下説明する。

リファレンスブロック４は、電源電圧ＶＣＣに基づいてバンドギャップ電圧Ｖｂｇを生成する基準電圧回路である。バンドギャップ電圧Ｖｂｇは、１．２Ｖであるとして以下説明する。

ＶＣＣ_ＵＶＬＯ部５は、電源電圧ＶＣＣを監視し、電源電圧ＶＣＣの投入時に電源電圧ＶＣＣが所定のＵＶＬＯ解除電圧に達するまでは内部回路をスタンバイ状態にし、誤動作を防止する回路である。

Ｖ１５_ＬＤＯ６は、電源電圧ＶＣＣを、出力電圧Ｖ１５に変換するリニアレギュレータである。Ｖ１５_ＬＤＯ６の出力端には、ＩＣ外部に配置されるコンデンサＣ１が接続される。出力電圧Ｖ１５は、ロジック部７等の内部回路用の電源電圧であり、１．５Ｖであるとして以下説明する。

ロジック部７は、ＰＭＩＣ１の各部を制御する。ロジック部７は、後述する図２で示すＯＴＰ ＲＯＭ７１を有する。ＯＴＰ ＲＯＭ（One Time Programmable ROM）７１は、１回のみ書き込みが可能で消去不可能なメモリであり、後述するトリミング設定等の各種情報が記憶される。

クロック生成部８は、クロック用ＬＤＯ８１および発振回路８２を有し、ＩＣ外部に配置された水晶振動子Ｘを用いてクロック信号ＸＣＬＫを生成する。クロック用ＬＤＯ８１は、電源電圧ＶＣＣに基づいて出力電圧ＶＣＬＫを生成するリニアレギュレータである。クロック用ＬＤＯ８１の出力端には、ＩＣ外部に配置されるコンデンサＣ３が接続される。

出力電圧ＶＣＬＫは、発振回路８２の電源電圧として発振回路８２に印加される。なお、電源電圧ＶＣＣを直接、発振回路８２の電源電圧とせずにＬＤＯを用いているのは、電源電圧ＶＣＣは、ＩＣ外部におけるドライバＭＯＳ１０Ａ〜１０Ｇの入力電圧としても用いられるためノイズが生じ易く、仮に電源電圧ＶＣＣを発振回路８２の電源電圧とすると発振信号の生成に悪影響を及ぼすからである。

発振回路８２は、水晶振動子Ｘとから水晶発振回路を構成し、発振信号ＯＳを生成する。発振信号ＯＳに基づきクロック信号ＸＣＬＫが生成される。

クロック信号ＸＣＬＫは、ロジック部７、ＤＣ／ＤＣコントローラ２Ａ〜２Ｇおよび昇降圧コンバータ３等の動作に用いられる。

また、クロック生成部８は、リアルタイムクロック（ＲＴＣ）信号ＲＴＣＣＬＫのＩＣ外部への出力も行う。

以上がＰＭＩＣ１の全体構成であるが、例えば、昇降圧コンバータ３の出力電圧を入力とするＬＤＯをさらにＰＭＩＣに備えてもよい。

＜２．クロック生成部について＞
次に、クロック生成部８の詳細について述べる。図２は、クロック生成部８の構成をより具体的に示す図である。

クロック生成部８は、クロック用ＬＤＯ８１と、発振回路８２と、インバータ８３と、レベルシフタ８４と、カウンタ８５と、ＲＣオシレータ８６と、セレクタ８７と、クロック監視部８８と、検出出力部８９と、アンプＡＰと、を備える。

クロック用ＬＤＯ８１は、入力される電源電圧ＶＣＣに基づいて出力電圧ＶＣＬＫを生成するリニアレギュレータである。出力電圧ＶＣＬＫは、発振回路８２の電源電圧として用いられる。クロック用ＬＤＯ８１は、ＤＡＣ（Ｄ／Ａコンバータ）８１１を有する。出力電圧ＶＣＬＫが出力されるクロック用ＬＤＯ８１の出力端には、外部端子Ｔ１を介してＩＣ外部のコンデンサＣ３が接続される。

図３は、クロック用ＬＤＯ８１の具体的な構成を示す回路図である。図３に示すように、クロック用ＬＤＯ８１は、エラーアンプ８１Ａと、ＭＯＳトランジスタ８１Ｂと、抵抗Ｒ８１，Ｒ８２と、ＤＡＣ８１１と、を有する。

ｎチャネルＭＯＳＦＥＴで構成されるＭＯＳトランジスタ８１Ｂのドレインには、電源電圧ＶＣＣが印加される。ＭＯＳトランジスタ８１Ｂのソースは、抵抗Ｒ８１の一端に接続される。抵抗Ｒ８１の他端は、抵抗Ｒ８２の一端に接続される。抵抗Ｒ８２の他端は、グランド電位の印加端に接続される。抵抗Ｒ８１と抵抗Ｒ８２とが接続されるノードは、エラーアンプ８１Ａの反転入力端（−）に接続される。エラーアンプ８１Ａの非反転入力端（＋）には、ＤＡＣ８１１から出力される出力電圧ＯＵＴが参照電圧として入力される。エラーアンプ８１Ａは、電源電圧ＶＣＣを印加される。

ＭＯＳトランジスタ８１Ｂのソースと抵抗Ｒ８１の一端とが接続されるノードＮ８１に出力電圧ＶＣＬＫが生成される。ノードＮ８１の電圧を抵抗Ｒ８１，Ｒ８２によって分圧した電圧が出力電圧ＯＵＴと一致するようにＭＯＳトランジスタ８１Ｂが制御され、出力電圧ＶＣＬＫは、出力電圧ＯＵＴと抵抗Ｒ８１，Ｒ８２に応じた一定電圧に制御される。

ＤＡＣ８１１は、図２にも示すようにロジック部７から入力されるトリミングビットデータＴＢ１をＤ／Ａ変換することで、アナログ信号である出力電圧ＯＵＴを出力する。トリミングビットデータＴＢ１は、ここでは一例として８ビットのデータとしており、ＤＡＣ８１１は、８ビットのコードをアナログ信号へ変換することができる。製造バラツキを考慮してトリミングビットデータＴＢ１を設定することにより、出力電圧ＯＵＴをトリミング設定し、出力電圧ＶＣＬＫを精度良く生成することができる。

ＤＡＣ８１１には、リファレンスブロック４で生成されるバンドギャップ電圧Ｖｂｇが印加される。バンドギャップ電圧Ｖｂｇは、ＤＡＣ８１１のイネーブル信号やＤＡＣ８１１の動作に用いられる。

また、ＶＣＣ_ＵＶＬＯ部５から出力されるイネーブル信号ＥＮ１（図１）は、クロック用ＬＤＯ８１にＵＶＬＯ解除信号として入力される。イネーブル信号ＥＮ１は、ＬＤＯにおけるエラーアンプおよび出力段のイネーブル信号である。

また、図２に示すように、発振回路８２は、インバータ８２１、帰還抵抗Ｒｆ、振幅制限抵抗Ｒｄ、およびスイッチＳＷを有し、出力電圧ＶＣＬＫを電源電圧として駆動される。

インバータ８２１の出力端は、スイッチＳＷおよび帰還抵抗Ｒｆを介してインバータ８２１の入力端に接続される。インバータ８２１の入力端は、外部端子Ｔ２を介してＩＣ外部の負荷容量Ｃ１１に接続される。インバータ８２１の出力端とスイッチＳＷとが接続されるノードには、振幅制限抵抗Ｒｄの一端が接続される。振幅制限抵抗Ｒｄの他端は、外部端子Ｔ３を介してＩＣ外部の負荷容量Ｃ１２に接続される。外部端子Ｔ２と負荷容量Ｃ１１とが接続されるノードと、外部端子Ｔ３と負荷容量Ｃ１２とが接続されるノードとの間には、水晶振動子Ｘが接続される。発振回路８２は、水晶振動子Ｘおよび負荷容量Ｃ１１，Ｃ１２と組み合わされて水晶発振回路を構成する。

このような構成により、出力電圧ＶＣＬＫが電源電圧としてインバータ８２１に印加されてスイッチＳＷがオンの状態で、インバータ８２１からパルス状の発振信号ＯＳが出力される。なお、スイッチＳＷのオンオフは、クロック用ＬＤＯ８１に含まれるＵＶＬＯ部８１２から出力されるＵＶＬＯ解除信号としてのイネーブル信号ＥＮ２によって制御される。

発振回路８２から出力される発振信号ＯＳは、出力電圧ＶＣＬＫを電源電圧とするインバータ８３に入力される。インバータ８３の出力は、出力電圧Ｖ１５を出力側電源電圧とするレベルシフタ８４に入力される。レベルシフタ８４によってレベルシフトされた後の信号が水晶発振クロック信号ＸＣとして出力される。

出力電圧Ｖ１５を電源電圧とするカウンタ８５は、水晶発振クロック信号ＸＣをカウントし、カウント結果としてリセット解除信号ＲＥをロジック部７へ出力する。ロジック部７は、リセット解除信号ＲＥによってリセット状態を解除される。

ＲＣオシレータ８６は、リングオシレータを利用した発振回路であり、オシレータクロック信号ＯＳＣＫを出力する。ＲＣオシレータ８６では、ＲＣ（抵抗値、容量値）調整によってオシレータクロック信号ＯＳＣＫの周波数が設定される。例えば水晶発振クロック信号ＸＣの周波数を１６ＭＨｚとした場合、例えばオシレータクロック信号ＯＳＣＫの周波数は１ＭＨｚとされる。

オシレータクロック信号ＯＳＣＫの周波数は、水晶発振クロック信号ＸＣの周波数よりも低く設定されるが、オシレータクロック信号ＯＳＣＫの周波数はロジック部７が動作可能に設定されていればよい。通常動作時にＲＣオシレータ８６は常に動作するので、オシレータクロック信号ＯＳＣＫの周波数が低く設定されることにより、電力消費を低減できる。

クロック監視部８８は、水晶発振クロック信号ＸＣとオシレータクロック信号ＯＳＣＫを入力され、水晶発振クロック信号ＸＣを監視することで水晶発振クロック信号ＸＣの異常を検出すると、異常検出信号ＸＯＦＦＤＥＴＢを出力する。

セレクタ８７は、入力される水晶発振クロック信号ＸＣとオシレータクロック信号ＯＳＣＫとから、異常検出信号ＸＯＦＦＤＥＴＢのレベルに応じて、一方のクロック信号を選択し、選択されたクロック信号をクロック信号ＸＣＬＫとして出力する。クロック信号ＸＣＬＫは、ロジック部７に供給される。

検出出力部８９は、異常検出信号ＸＯＦＦＤＥＴＢに加え、テスト信号ＴＳ１，ＴＳ２を入力される。検出出力部８９は、テスト信号ＴＳ１，ＴＳ２のレベルに応じて、異常検出信号ＸＯＦＦＤＥＴＢの示す検出状態に応じた検出出力信号ＤＯを出力するか、強制的に正常を示す検出出力信号ＤＯを出力するか、を切替える。検出出力信号ＤＯは、ロジック部７へ入力される。

なお、ＲＣオシレータ８６、セレクタ８７、クロック監視部８８、および検出出力部８９のそれぞれの構成の詳細については後述する。

また、クロック信号ＸＣＬＫは、ロジック部７に含まれる不図示の分周器によって周波数を分周されてＲＴＣ信号ＲＴＣＣとされる。ＲＴＣ信号ＲＴＣＣは、クロック生成部８内へ入力されて、アンプＡＰを経由してＲＴＣ信号ＲＴＣＣＬＫとして外部端子Ｔ４よりＩＣ外部へ出力される。

＜３．ＲＣオシレータの構成＞
図４は、ＲＣオシレータ８６の一構成例を示す回路図である。図４に示すＲＣオシレータ８６は、ＣＭＯＳ回路ＣＭ１と、ＣＭＯＳ回路ＣＭ２と、ＣＭＯＳ回路ＣＭ３と、抵抗ＲＡと、コンデンサＣＡ，ＣＢと、スイッチＳ８６と、ＭＯＳトランジスタＭＡ，ＭＢと、インバータ８６Ａ〜８６Ｄと、を有する。

ＣＭＯＳ回路ＣＭ１〜ＣＭ３は、それぞれ、ｐチャネルＭＯＳＦＥＴと、ｎチャネルＭＯＳＦＥＴとが接続されて構成される。ｐチャネルＭＯＳＦＥＴのソースは、出力電圧Ｖ１５の印加端に接続される。ｐチャネルＭＯＳＦＥＴのドレインと、ｎチャネルＭＯＳＦＥＴのドレインとが接続される。ｎチャネルＭＯＳＦＥＴのソースは、グランド電位の印加端が接続される。ｐチャネルＭＯＳＦＥＴのゲートとｎチャネルＭＯＳＦＥＴのゲートとが接続されるノードは、ＣＭＯＳ回路の入力端に相当する。ｐチャネルＭＯＳＦＥＴのドレインとｎチャネルＭＯＳＦＥＴのドレインとが接続されるノードは、ＣＭＯＳ回路の出力端に相当する。

ＣＭＯＳ回路ＣＭ１の出力端は、ＣＭＯＳ回路ＣＭ２の入力端に接続される。ＣＭＯＳ回路ＣＭ２の出力端は、ＣＭＯＳ回路ＣＭ３の入力端に接続される。ＣＭＯＳ回路ＣＭ３の出力端は、スイッチＳ８６を介して抵抗ＲＡの一端に接続される。

抵抗ＲＡの他端は、コンデンサＣＡの一端とともにＣＭＯＳ回路ＣＭ１の入力端に接続される。コンデンサＣＡの他端は、グランド電位の印加端に接続される。また、抵抗ＲＡの他端は、コンデンサＣＢの一端にも接続される。コンデンサＣＢの他端は、ＣＭＯＳ回路ＣＭ３の入力端に接続される。

このような構成によりリングオシレータが構成され、抵抗ＲＡの抵抗値およびコンデンサＣＡ，ＣＢの容量値の調整によりリングオシレータの出力の周波数が設定される。

スイッチＳ８６は、具体的には、ｐチャネルＭＯＳＦＥＴで構成されるＭＯＳトランジスタＭＳ１と、ｎチャネルＭＯＳＦＥＴで構成されるＭＯＳトランジスタＭＳ２と、から構成される。ＭＯＳトランジスタＭＳ１のソースとＭＯＳトランジスタＭＳ２のドレインとが接続されるノードには、ＣＭＯＳ回路ＣＭ３の出力端が接続される。ＭＯＳトランジスタＭＳ１のドレインとＭＯＳトランジスタＭＳ２のソースとが接続されるノードには、インバータ８６Ｃの入力端が接続される。インバータ８６Ｃの出力端は、インバータ８６Ｄの入力端に接続される。

ＲＣオシレータ８６には、イネーブル信号ＥＮが入力される。イネーブル信号ＥＮは、インバータ８６Ａを介してＭＯＳトランジスタＭＳ１のゲートに入力される。また、イネーブル信号ＥＮは、インバータ８６Ａおよびインバータ８６Ｂを介してＭＯＳトランジスタＭＳ２のゲートに入力される。

また、ｎチャネルＭＯＳＦＥＴで構成されるＭＯＳトランジスタＭＡのドレインは、ＣＭＯＳ回路ＣＭ１の入力端に接続される。ＭＯＳトランジスタＭＡのソースは、グランド電位の印加端に接続される。イネーブル信号ＥＮは、インバータ８６Ａを介してＭＯＳトランジスタＭＡのゲートに入力される。

また、ｎチャネルＭＯＳＦＥＴで構成されるＭＯＳトランジスタＭＢのドレインは、インバータ８６ＣとスイッチＳ８６との接続ノードに接続される。ＭＯＳトランジスタＭＢのソースは、グランド電位の印加端に接続される。イネーブル信号ＥＮは、インバータ８６Ａを介してＭＯＳトランジスタＭＢのゲートに入力される。

このような構成により、イネーブル信号ＥＮをＨｉｇｈとした場合、スイッチＳ８６はオンとされ、ＭＯＳトランジスタＭＡおよびＭＢはオフとなる。これにより、リングオシレータの動作が開始され、インバータ８６Ｄの出力端からパルス状のオシレータクロック信号ＯＳＣＫの出力が開始される。一方、イネーブル信号ＥＮをＬｏｗとした場合、スイッチＳ８６はオフとされ、ＭＯＳトランジスタＭＡのオンによりコンデンサＣＡ，ＣＢは放電され、ＭＯＳトランジスタＭＢのオンによりオシレータクロック信号ＯＳＣＫのレベルはＬｏｗに維持される。

すなわち、イネーブル信号ＥＮのＨｉｇｈはＲＣオシレータ８６の動作有効を示し、ＬｏｗはＲＣオシレータ８６の動作無効を示す。

図５は、ＲＣオシレータ８６に入力されるイネーブル信号ＥＮを生成するイネーブル信号生成部８６０の一構成例を示す回路図である。イネーブル信号生成部８６０は、図２では図示を省略しているが、クロック生成部８に備えられる。

イネーブル信号生成部８６０は、インバータ８６０Ａと、インバータ８６０Ｂと、ＮＯＲ回路８６０Ｃと、ＮＡＮＤ回路８６０Ｄと、インバータ８６０Ｅと、を有する。

テスト信号ＴＳ３は、インバータ８６０Ａおよびインバータ８６０Ｂを介してＮＯＲ回路８６０Ｃの一方の入力端に入力される。テスト信号ＴＳ３は、ＰＭＩＣ１の外部端子から入力される。一方、オフ信号ＯＳＣＯＦＦは、ロジック部７からＮＯＲ回路８６０Ｃの他方の入力端に入力される。

ＮＯＲ回路８６０Ｃの出力は、ＮＡＮＤ回路８６０Ｄの一方の入力端に入力される。先述したリセット解除信号ＲＥは、ＮＡＮＤ回路８６０Ｄの他方の入力端に入力される。ＮＡＮＤ回路８６０Ｄの出力は、インバータ８６０Ｅを介してイネーブル信号ＥＮとして出力される。

テスト信号ＴＳ３をＨｉｇｈとすると、ＮＡＮＤ回路８６０Ｃの出力はオフ信号ＯＳＣＯＦＦに関わらずＬｏｗとなり、ＮＡＮＤ回路８６０Ｄの出力はリセット解除信号ＲＥに関わらずＨｉｇｈとなるので、イネーブル信号ＥＮはＬｏｗとされる。すなわち、テスト信号ＴＳ３は、テストの際にＲＣオシレータ８６の動作を無効とさせるための信号である。

オフ信号ＯＳＣＯＦＦをＨｉｇｈとすると、ＮＡＮＤ回路８６０Ｃの出力はテスト信号ＴＳ３に関わらずＬｏｗとなり、ＮＡＮＤ回路８６０Ｄの出力はリセット解除信号ＲＥに関わらずＨｉｇｈとなるので、イネーブル信号ＥＮはＬｏｗとされる。すなわち、オフ信号ＯＳＣＯＦＦは、ＲＣオシレータ８６の動作を無効としてＩＣを低消費電力状態へ移行させるための信号である。

テスト信号ＴＳ３およびオフ信号ＯＳＣＯＦＦともにＬｏｗである場合は、ＮＯＲ回路８６０Ｃの出力はＨｉｇｈとなり、ＮＡＮＤ回路８６０Ｄの出力レベルは、リセット解除信号ＲＥのレベルに応じたものとなる。クロック生成部８の起動時にはリセット解除信号ＲＥはＬｏｗであるので、イネーブル信号ＥＮはＬｏｗであるが、クロック生成部８の起動後はリセット解除信号ＲＥはＨｉｇｈとなるので、イネーブル信号ＥＮはＨｉｇｈとなり、ＲＣオシレータ８６の動作が有効となる。

＜４．クロック監視部の構成＞
次に、クロック監視部８８の構成の詳細について説明する。図６は、クロック監視部８８の一構成例を示す回路図である。

クロック監視部８８は、カウンタ８８１〜８８３と、ＡＮＤ回路８８Ａと、ＡＮＤ回路Ａ１〜Ａ３と、インバータＩＶ１２〜ＩＶ１４と、を有する。

カウンタ８８１は、水晶発振クロック信号ＸＣをカウントするカウンタであり、Ｄフリップフロップで構成されるフリップフロップＤＦ１〜ＤＦ４と、インバータＩＶ１〜ＩＶ３と、を有する。

フリップフロップＤＦ１のクロック端子には、水晶発振クロック信号ＸＣが入力される。フリップフロップＤＦ１のＱ出力端子は、インバータＩＶ１の入力端に接続される。インバータＩＶ１の出力端は、フリップフロップＤＦ１のＤ端子に接続されるとともにフリップフロップＤＦ２のクロック端子に接続される。

フリップフロップＤＦ２のＱ出力端子は、インバータＩＶ２の入力端に接続される。インバータＩＶ２の出力端は、フリップフロップＤＦ２のＤ端子に接続されるとともにフリップフロップＤＦ３のクロック端子に接続される。

フリップフロップＤＦ３のＱ出力端子は、インバータＩＶ３の入力端に接続される。インバータＩＶ３の出力端は、フリップフロップＤＦ３のＤ端子に接続されるとともにフリップフロップＤＦ４のクロック端子に接続される。

フリップフロップＤＦ４のＤ端子には、電源電圧ＶＤＤが印加される。なお、電源電圧ＶＤＤには、例えば出力電圧Ｖ１５（図１）を用いる。

各フリップフロップＤＦ１〜ＤＦ４にはリセット端子が設けられる。リセット端子へ印加させる信号に応じて、フリップフロップＤＦ１〜ＤＦ４のリセット状態とリセット解除状態とを切替えることができる。フリップフロップＤＦ１〜ＤＦ４がリセット状態では、各フリップフロップＤＦ１〜ＤＦ４のＱ出力端子からはＬｏｗの信号が出力される。なお、フリップフロップＤＦ４のＱ出力端子から出力される信号は、カウント信号ＣＴ１となる。

フリップフロップＤＦ１〜ＤＦ４がリセット状態からリセット解除状態へ切替えられると、カウンタ８８１の動作が開始され、フリップフロップＤＦ１〜ＤＦ３により水晶発振クロック信号ＸＣの８パルス分がカウントされてフリップフロップＤＦ４のクロック端子に入力される信号がＬｏｗからＨｉｇｈへ切替わると、フリップフロップＤＦ４のＱ出力端子から出力されるカウント信号ＣＴ１は、ＬｏｗからＨｉｇｈへ切替えられる。以降、リセット解除状態の間は、カウント信号ＣＴ１はＨｉｇｈに保持される。

カウンタ８８２は、オシレータクロック信号ＯＳＣＫをカウントするカウンタであり、Ｄフリップフロップで構成されるフリップフロップＤＦ１１〜ＤＦ１４と、インバータＩＶ４〜ＩＶ７と、を有する。

カウンタ８８２におけるフリップフロップＤＦ１１〜ＤＦ１４およびインバータＩＶ４〜ＩＶ６による接続構成は、先述したカウンタ８８１と同様であるので、説明を省く。但し、カウンタ８８２では、フリップフロップＤＦ１４のＱ出力端子がインバータＩＶ７の入力端に接続され、インバータＩＶ７の出力端から出力される信号がカウント信号ＣＴ２となる。

各フリップフロップＤＦ１１〜ＤＦ１４にはリセット端子が設けられる。リセット端子へ印加させる信号に応じて、フリップフロップＤＦ１１〜ＤＦ１４のリセット状態とリセット解除状態とを切替えることができる。フリップフロップＤＦ１１〜ＤＦ１４がリセット状態では、各フリップフロップＤＦ１１〜ＤＦ１４のＱ出力端子からはＬｏｗの信号が出力される。従って、この場合、カウント信号ＣＴ２はＨｉｇｈとなる。

フリップフロップＤＦ１１〜ＤＦ１４がリセット状態からリセット解除状態へ切替えられると、カウンタ８８２の動作が開始され、フリップフロップＤＦ１１〜ＤＦ１３によりオシレータクロック信号ＯＳＣＫの８パルス分がカウントされてフリップフロップＤＦ１４のクロック端子に入力される信号がＬｏｗからＨｉｇｈへ切替わると、フリップフロップＤＦ１４のＱ出力端子から出力される信号は、ＬｏｗからＨｉｇｈへ切替えられる。従って、この場合、カウント信号ＣＴ２は、ＨｉｇｈからＬｏｗへ切替えられる。以降、リセット解除状態の間は、カウント信号ＣＴ２はＬｏｗに保持される。

カウンタ８８３は、オシレータクロック信号ＯＳＣＫをカウントするカウンタであり、Ｄフリップフロップで構成されるフリップフロップＤＦ２１〜ＤＦ２４と、インバータＩＶ８〜ＩＶ１１と、を有する。

カウンタ８８３におけるフリップフロップＤＦ２１〜ＤＦ２４およびインバータＩＶ８〜ＩＶ１１による接続構成は、先述したカウンタ８８２と同様であるので、説明を省く。インバータＩＶ１１の出力端から出力される信号がカウント信号ＣＴ３となる。

各フリップフロップＤＦ２１〜ＤＦ２４にはリセット端子が設けられる。リセット端子へ印加させる信号に応じて、フリップフロップＤＦ２１〜ＤＦ２４のリセット状態とリセット解除状態とを切替えることができる。フリップフロップＤＦ２１〜ＤＦ２４がリセット状態では、各フリップフロップＤＦ２１〜ＤＦ２４のＱ出力端子からはＬｏｗの信号が出力される。従って、この場合、カウント信号ＣＴ３はＨｉｇｈとなる。

フリップフロップＤＦ２１〜ＤＦ２４がリセット状態からリセット解除状態へ切替えられると、カウンタ８８３の動作が開始され、フリップフロップＤＦ２１〜ＤＦ２３によりオシレータクロック信号ＯＳＣＫの８パルス分がカウントされてフリップフロップＤＦ２４のクロック端子に入力される信号がＬｏｗからＨｉｇｈへ切替わると、フリップフロップＤＦ２４のＱ出力端子から出力される信号は、ＬｏｗからＨｉｇｈへ切替えられる。従って、この場合、カウント信号ＣＴ３は、ＨｉｇｈからＬｏｗへ切替えられる。以降、リセット解除状態の間は、カウント信号ＣＴ３はＬｏｗに保持される。

以上がクロック監視部８８におけるカウンタの構成であり、次にこれ以外の構成について説明する。ＡＮＤ回路Ａ２の一方の入力端には、水晶発振クロック信号ＸＣが入力され、他方の入力端には、リセット解除信号ＲＥがインバータＩＶ１３とインバータＩＶ１４を介して入力される。ＡＮＤ回路Ａ３の一方の入力端には、水晶発振クロック信号ＸＣがインバータＩＶ１２を介して入力され、他方の入力端には、リセット解除信号ＲＥがインバータＩＶ１３とインバータＩＶ１４を介して入力される。すなわち、ＡＮＤ回路Ａ２とＡ３の一方の入力端には、互いにレベルの反転した信号が入力される。

ＡＮＤ回路Ａ１は、三つの入力端を有する。ＡＮＤ回路Ａ１の第１入力端には、リセット解除信号ＲＥがインバータＩＶ１３とインバータＩＶ１４を介して入力される。ＡＮＤ回路Ａ１の第２入力端には、カウント信号ＣＴ２が入力される。ＡＮＤ回路Ａ１の第３入力端には、カウント信号ＣＴ３が入力される。

ＡＮＤ回路Ａ１の出力端は、各フリップフロップＤＦ１〜ＤＦ４のリセット端子に接続される。ＡＮＤ回路Ａ２の出力端は、各フリップフロップＤＦ１１〜ＤＦ１４のリセット端子に接続される。ＡＮＤ回路Ａ３の出力端は、各フリップフロップＤＦ２１〜ＤＦ２４のリセット端子に接続される。

また、ＡＮＤ回路８８Ａは、三つの入力端を有する。ＡＮＤ回路８８Ａの第１入力端にはカウント信号ＣＴ１が入力され、第２入力端にはカウント信号ＣＴ２が入力され、第３入力端にはカウント信号ＣＴ３が入力される。ＡＮＤ回路８８Ａの出力が異常検出信号ＸＯＦＦＤＥＴＢとなる。

リセット解除信号ＲＥがＬｏｗの場合、ＡＮＤ回路Ａ１〜Ａ３のリセット解除信号ＲＥに基づいて入力される入力端以外の入力端への入力信号に関わらず、ＡＮＤ回路Ａ１〜Ａ３の出力はＬｏｗとなり、カウンタ８８１〜８８３はリセット状態とされる。リセット解除信号ＲＥがＨｉｇｈの場合は、ＡＮＤ回路Ａ１〜Ａ３のリセット解除信号ＲＥに基づいて入力される入力端以外の入力端への入力信号に応じた信号がＡＮＤ回路Ａ１〜Ａ３から出力される。

以下、リセット解除信号ＲＥがＨｉｇｈであるとして、クロック監視部８８の動作について説明する。まず、パルス状のオシレータクロック信号ＯＳＣＫが生成されるとともに、水晶発振クロック信号ＸＣが正常に生成されている場合について説明する。すなわち、この場合、水晶発振クロック信号ＸＣはパルス状となり、ＨｉｇｈとＬｏｗとが繰り返される。

水晶発振クロック信号ＸＣがＬｏｗからＨｉｇｈへ切替わると、カウンタ８８２はリセット状態からリセット解除状態へ切替わる。すると、カウンタ８８２の動作が開始されるが、オシレータクロック信号ＯＳＣＫの８パルス分をカウントする前に、オシレータクロック信号ＯＳＣＫよりも周波数の高い水晶発振クロック信号ＸＣがＬｏｗに切替わることにより、カウンタ８８２はリセットされる。これにより、カウント信号ＣＴ２は、Ｈｉｇｈに保持される。

一方、水晶発振クロック信号ＸＣがＨｉｇｈからＬｏｗへ切替わると、カウンタ８８３はリセット状態からリセット解除状態へ切替わる。すると、カウンタ８８３の動作が開始されるが、オシレータクロック信号ＯＳＣＫの８パルス分をカウントする前に、オシレータクロック信号ＯＳＣＫよりも周波数の高い水晶発振クロック信号ＸＣがＨｉｇｈに切替わることにより、カウンタ８８３はリセットされる。これにより、カウント信号ＣＴ３は、Ｈｉｇｈに保持される。

このとき、ＡＮＤ回路Ａ１の出力はＨｉｇｈに保持されるので、カウンタ８８１はリセット解除状態で保持される。従って、カウント信号ＣＴ１は、Ｈｉｇｈに保持される。これにより、カウント信号ＣＴ１〜ＣＴ３はいずれもＨｉｇｈとなり、ＡＮＤ回路８８Ａからは正常であることを示すＨｉｇｈの異常検出信号ＸＯＦＦＤＥＴＢが出力される。

次に、パルス状のオシレータクロック信号ＯＳＣＫが生成されているが、水晶発振クロック信号ＸＣが異常となった場合について説明する。

まず、図２に示す外部端子Ｔ２がグランド電位とショートした場合、水晶発振クロック信号ＸＣはＬｏｗに保持される。この場合、カウンタ８８２はリセット状態とされ、カウント信号ＣＴ２はＨｉｇｈに保持される。一方、カウンタ８８３はリセット解除状態を保持されるので、オシレータクロック信号ＯＳＣＫの８パルス分のカウントによってカウント信号ＣＴ３はＬｏｗに切替えられ、Ｌｏｗに保持される。

これにより、ＡＮＤ回路Ａ１の出力はＬｏｗに保持され、カウンタ８８１はリセット状態を保持される。従って、カウント信号ＣＴ１は、Ｌｏｗに保持される。これにより、ＡＮＤ回路８８Ａの出力である異常検出信号ＸＯＦＦＤＥＴＢは、異常を示すＬｏｗに保持される。

また、図２に示す端子Ｔ３がグランド電位とショートした場合、水晶発振クロック信号ＸＣはＨｉｇｈに保持される。この場合、カウンタ８８３はリセット状態とされ、カウント信号ＣＴ３はＨｉｇｈに保持される。一方、カウンタ８８２はリセット解除状態を保持されるので、オシレータクロック信号ＯＳＣＫの８パルス分のカウントによってカウント信号ＣＴ２はＬｏｗに切替えられ、Ｌｏｗに保持される。

これにより、ＡＮＤ回路Ａ１の出力はＬｏｗに保持され、カウンタ８８１はリセット状態を保持される。従って、カウント信号ＣＴ１は、Ｌｏｗに保持される。これにより、ＡＮＤ回路８８Ａの出力である異常検出信号ＸＯＦＦＤＥＴＢは、異常を示すＬｏｗに保持される。

以上のような動作により、クロック監視部８８は、水晶発振クロック信号ＸＣの異常を検出することができる。

なお、水晶発振クロック信号ＸＣが停止状態から動作状態に復帰した場合、当該動作状態がたまたま例えば１クロック分だけ動作する状態であった場合は、カウント信号ＣＴ２，ＣＴ３はＨｉｇｈになってカウンタ８８１がリセット解除状態となるが、カウンタ８８１によってカウント信号ＣＴ１はＨｉｇｈとならないので、セレクタ８７により水晶発振クロック信号ＸＣが選択されて出力されることを回避できる。上記動作状態が継続してクロックが生成される動作である場合に、カウンタ８８１によって８パルス分のカウントがなされたときにカウント信号ＣＴ１がＨｉｇｈとなり、セレクタ８７により水晶発振クロック信号ＸＣが選択されて出力される。

＜５．セレクタの構成＞
図６に示すように、セレクタ８７の一方の入力端には、水晶発振クロック信号ＸＣが入力され、他方の入力端には、オシレータクロック信号ＯＳＣＫが入力される。セレクタ８７は、異常検出信号ＸＯＦＦＤＥＴＢのレベルに応じて、水晶発振クロック信号ＸＣとオシレータクロック信号ＯＳＣＫのいずれかを選択してクロック信号ＸＣＬＫとして出力する。

図７は、セレクタ８７の一構成例を示す回路図である。セレクタ８７は、ＡＮＤ回路８７Ａと、インバータ８７Ｂと、ＡＮＤ回路８７Ｃと、ＯＲ回路８７Ｄと、を有する。

ＡＮＤ回路８７Ａの一方の入力端には、水晶発振クロック信号ＸＣが入力され、他方の入力端には異常検出信号ＸＯＦＦＤＥＴＢが入力される。ＡＮＤ回路８７Ｃの一方の入力端には、オシレータクロック信号ＯＳＣＫが入力され、他方の入力端には異常検出信号ＸＯＦＦＤＥＴＢがインバータ８７Ｂを介して入力される。ＯＲ回路８７Ｄの一方の入力端には、ＡＮＤ回路８７Ａの出力が入力され、他方の入力端にはＡＮＤ回路８７Ｃの出力が入力される。ＯＲ回路８７Ｄの出力は、クロック信号ＸＣＬＫとなる。

異常検出信号ＸＯＦＦＤＥＴＢが正常を示すＨｉｇｈである場合、ＡＮＤ回路８７Ｃの出力はオシレータクロック信号ＯＳＣＫに関わらずＬｏｗとなり、水晶発振クロック信号ＸＣのレベルがそのままクロック信号ＸＣＬＫのレベルとなる。すなわち、水晶発振クロック信号ＸＣが選択されてクロック信号ＸＣＬＫとして出力される。

異常検出信号ＸＯＦＦＤＥＴＢが異常を示すＬｏｗである場合、ＡＮＤ回路８７Ａの出力は水晶発振クロック信号ＸＣに関わらずＬｏｗとなり、オシレータクロック信号ＯＳＣＫのレベルがそのままクロック信号ＸＣＬＫのレベルとなる。すなわち、オシレータクロック信号ＯＳＣＫが選択されてクロック信号ＸＣＬＫとして出力される。

＜６．検出出力部の構成＞
図６に示すように、検出出力部８９には、異常検出信号ＸＯＦＦＤＥＴＢとともに、テスト信号ＴＳ１，ＴＳ２が入力される。テスト信号ＴＳ１，ＴＳ２は、ＰＭＩＣ１の外部端子から入力される。図８は、検出出力部８９の一構成例を示す回路図である。

検出出力部８９は、インバータ８９Ａ〜８９Ｄと、ＮＯＲ回路８９Ｅと、インバータ８９Ｆと、インバータ８９Ｇと、を有する。ＮＯＲ回路８９Ｅは、三つの入力端を有する。

ＮＯＲ回路８９Ｅの第１入力端には、テスト信号ＴＳ１がインバータ８９Ａと８９Ｂを介して入力され、第２入力端には、テスト信号ＴＳ２がインバータ８９Ｃと８９Ｄを介して入力され、第３入力端には、異常検出信号ＸＯＦＦＤＥＴＢが入力される。ＮＯＲ回路８９Ｅの出力は、インバータ８９Ｆと８９Ｇを介して検出出力信号ＤＯとして出力される。

テスト信号ＴＳ１，ＴＳ２がいずれもＬｏｗである場合、検出出力信号ＤＯは、異常検出信号ＸＯＦＦＤＥＴＢのレベルに応じたレベルとなる。すなわち、異常検出信号ＸＯＦＦＤＥＴＢが正常を示すＨｉｇｈの場合、検出出力信号ＤＯはＬｏｗとなり、異常検出信号ＸＯＦＦＤＥＴＢが異常を示すＬｏｗの場合、検出出力信号ＤＯはＨｉｇｈとなる。

また、テスト信号ＴＳ１，ＴＳ２の少なくとも一方がＨｉｇｈである場合は、ＮＯＲ回路８９Ｅの出力は異常検出信号ＸＯＦＦＤＥＴＢに関わらずＬｏｗとなるので、検出出力信号ＤＯはＬｏｗとなる。すなわち、テスト信号ＴＳ１，ＴＳ２によれば、異常検出信号ＸＯＦＦＤＥＴＢに依らず、正常を示す検出出力信号ＤＯを出力させることができる。

＜７．水晶発振クロック信号の異常検出例＞
ここで、水晶発振クロック信号ＸＣの異常検出時の動作例を図９に示すタイミングチャートを用いて説明する。

図９は、ＰＭＩＣ１の定常動作時に水晶発振クロック信号ＸＣが異常となった場合の一例を示すタイミングチャートである。図９において、出力電圧ＶＣＬＫは一例として１．８Ｖとしている。また、イネーブル信号ＥＮ２はＨｉｇｈであり、リセット解除信号ＲＥもＨｉｇｈである。テスト信号ＴＳ１〜ＴＳ３はＬｏｗである。オフ信号ＯＳＣＯＦＦはＬｏｗであるので、イネーブル信号ＥＢはＨｉｇｈである。ＸＴＡＬ_ＯＵＴは、端子Ｔ３の信号である。

図９では、水晶発振クロック信号ＸＣが正常な状態からタイミングｔ１において一例としてＬｏｗに維持される異常状態へなった場合を示す。タイミングｔ１で水晶発振クロック信号ＸＣが異常状態になると、先述したクロック監視部８８の動作により、その後のタイミングｔ２にて異常検出信号ＸＯＦＦＤＥＴＢは、ＨｉｇｈからＬｏｗへ切替えられる。

これにより、セレクタ８７により、水晶発振クロック信号ＸＣからオシレータクロック信号ＯＳＣＫへ選択が切替えられ、オシレータクロック信号ＯＳＣＫがクロック信号ＸＣＬＫとして出力される。

このとき、先述した検出出力部８９の動作により、検出出力信号ＤＯはＬｏｗからＨｉｇｈへ切替えられる。これを受けて、ロジック部７は、水晶発振クロック信号ＸＣに異常が生じたと判断し、シャットダウンシーケンスに移行する。これにより、図９に示すように、ＰＭＩＣ１により構成される各ＤＣ／ＤＣコンバータの出力電圧Ｖｘｘは低下する。すなわち、水晶発振クロック信号ＸＣに異常が生じた場合でも、オシレータクロック信号ＯＳＣＫをロジック部７へ供給することができるので、ロジック部７が無制御状態となることを回避できる。

＜８．テスト時の動作＞
また、ＰＭＩＣ１のテストを行う際には、水晶振動子Ｘを外部接続しないことが可能となる。水晶振動子Ｘを外部端子Ｔ２，Ｔ３に接続せずに、イネーブル信号ＥＮはＨｉｇｈとし、ＲＣオシレータ８６の動作を有効とする。このとき、例えば外部端子Ｔ２，Ｔ３のいずれかをグランド電位にショートさせれば、クロック監視部８８によって異常検出信号ＸＯＦＦＤＥＴＢは異常を示すＬｏｗとなる。これにより、セレクタ８７によりオシレータクロック信号ＯＳＣＫが選択されてクロック信号ＸＣＬＫとしてロジック部７へ供給することが可能となる。

また、このとき、テスト信号ＴＳ１，ＴＳ２は少なくとも一方をＨｉｇｈとしておけば、検出出力部８９により検出出力信号ＤＯを正常を示すＬｏｗとすることができる。これにより、ロジック部７は、動作を継続することができる。

＜９．テスト用端子の配置＞
ここで、ＰＭＩＣ１は、例えば、WL-CSP(Wafer Level Chip Size Package)として構成される。WL-CSPでは、パッケージ底面に外部端子としての半田ボールが配列される。図１０は、ＰＭＩＣ１をWL-CSPとして構成した場合の一例を示すパッケージ底面側の模式図である。

図１０に示すように、パッケージ底面には半田ボールＳＢがマトリクス状に配置される。このうち、パッケージ底面の四隅の領域Ｒ１〜Ｒ４のそれぞれに配置される半田ボールＳＢは、パッケージの実装時に、パッケージを実装する基板に形成されたグランドのランドと接続されることがパッケージの固定強度を向上する上で望ましい。先述したテスト信号ＴＳ１〜ＴＳ３は、パッケージの使用時にはグランド電位とするので、これらのテスト信号を入力させるための外部端子としての半田ボールＳＢは、領域Ｒ１〜Ｒ４のいずれかに配置させればよい。

＜１０．その他＞
以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々の変更が可能である。

本発明は、例えば、ＰＭＩＣに利用することができる。

１ ＰＭＩＣ
２Ａ〜２Ｇ ＤＣ／ＤＣコントローラ
３ 昇降圧コンバータ
４ リファレンスブロック
５ ＶＣＣ_ＵＶＬＯ部
６ Ｖ１５_ＬＤＯ
７ ロジック部
７１ ＯＴＰ ＲＯＭ
８ クロック生成部
８１ クロック用ＬＤＯ
８１１ ＤＡＣ
８１２ ＵＶＬＯ部
８２ 発振回路
８２１ インバータ
Ｘ 水晶振動子
Ｒｆ 帰還抵抗
Ｒｄ 振幅制限抵抗
ＳＷ スイッチ
Ｃ１１，Ｃ１２ 負荷容量
８３ インバータ
８４ レベルシフタ
８５ カウンタ
８６ ＲＣオシレータ
８７ セレクタ
８８ クロック監視部
８９ 検出出力部

Claims (11)

1. 水晶振動子を用いて第１発振信号の生成動作を行う第１発振回路と、
   第２発振信号を生成する第２発振回路と、
   前記第１発振信号を監視して前記第１発振信号の異常を検出する監視部と、
   前記監視部より出力される異常検出信号に応じて前記第１発振信号と前記第２発振信号のいずれかを選択してクロック信号として出力するセレクタと、
   を備える半導体装置。
2. 前記第２発振信号の周波数は、前記第１発振信号の周波数よりも低い、請求項１に記載の半導体装置。
3. 前記監視部は、
   前記第２発振信号をカウントする第１カウンタと、
   前記第２発振信号をカウントする第２カウンタと、
   前記第１カウンタから出力される第１カウント信号と前記第２カウンタから出力される第２カウント信号とが入力されて前記異常検出信号を出力する第１ＡＮＤ回路と、
   を有し、
   前記第１カウンタは、前記第１発振信号のレベルに基づき直接的にリセット状態とリセット解除状態とを切替えられ、
   前記第２カウンタは、前記第１発振信号のレベルを反転させたレベルに基づきリセット状態とリセット解除状態とを切替えられる、請求項２に記載の半導体装置。
4. 前記監視部は、
   前記第１発振信号をカウントする第３カウンタと、
   前記第１カウント信号と前記第２カウント信号とが入力される第２ＡＮＤ回路と、
   を有し、
   前記第３カウンタは、前記第２ＡＮＤ回路の出力レベルに基づきリセット状態とリセット解除状態とを切替えられ、
   前記第３カウンタから出力される第３カウント信号は前記第１ＡＮＤ回路に入力される、請求項３に記載の半導体装置。
5. 前記第１発振信号をカウントしてカウント結果としてリセット解除信号を出力する第４カウンタをさらに備え、
   前記監視部は、
   前記第１発振信号と、前記リセット解除信号に基づく信号とが入力されて、前記第１カウンタのリセット端子への出力を行う第３ＡＮＤ回路と、
   前記第１発振信号のレベルを反転させた信号と、前記リセット解除信号に基づく信号とが入力されて、前記第２カウンタのリセット端子への出力を行う第４ＡＮＤ回路と、
   を有する、請求項３または請求項４に記載の半導体装置。
6. 前記異常検出信号に基づいた検出出力信号を入力されるロジック部をさらに備える、請求項１から請求項５のいずれか１項に記載の半導体装置。
7. 前記ロジック部は、異常を示す前記検出出力信号を入力されると、シャットダウンシーケンスを実行する、請求項６に記載の半導体装置。
8. テスト信号と、前記異常検出信号とに基づき前記検出出力信号を出力する検出出力部をさらに備え、
   前記テスト信号が所定レベルの場合に、前記検出出力部は、前記異常検出信号に関わらず正常を示す前記検出出力信号を出力する、請求項６または請求項７に記載の半導体装置。
9. WL-CSP(Wafer Level Chip Size Package)として構成される請求項８に記載の半導体装置であって、
   前記テスト信号を入力するための外部端子としての半田ボールは、パッケージ底面における隅の領域に配置される、半導体装置。
10. 前記第１発振信号をカウントしてカウント結果としてリセット解除信号を出力する第４カウンタと、
    オフ信号と前記リセット解除信号とに基づき、前記第２発振回路用のイネーブル信号を生成するイネーブル信号生成部と、
    をさらに備え、
    前記オフ信号が所定レベルの場合に、前記イネーブル信号生成部は、前記リセット解除信号に関わらず無効を示す前記イネーブル信号を出力する、請求項１から請求項９のいずれか１項に記載の半導体装置。
11. 車載用である請求項１から請求項１０のいずれか１項に記載の半導体装置。

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