DE102020101431A1 - Halbleitervorrichtung und Herstellungsverfahren - Google Patents

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    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector

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Abstract

Eine Vorrichtung umfasst eine Interconnect-Vorrichtung, die an einer Umverteilungsstruktur angebracht ist, wobei die Interconnect-Vorrichtung ein leitfähiges Routing, das mit leitfähigen Verbindern verbunden ist, die auf einer ersten Seite der Interconnect-Vorrichtung angeordnet sind, ein Formmaterial, das die Interconnect-Vorrichtung wenigstens seitlich umgibt, eine Metallisierungsstruktur über dem Formmaterial und über der ersten Seite der Interconnect-Vorrichtung umfasst, wobei die Metallisierungsstruktur elektrisch mit den leitfähigen Verbindern verbunden ist, erste externe Verbinder mit der Metallisierungsstruktur verbunden sind und Halbleitervorrichtungen mit den ersten externen Verbindern verbunden sind.

Description

  • HINTERGRUND
  • Die Halbleiterindustrie verbessert weiterhin ständig die Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) durch kontinuierliche Verringerung der minimalen Strukturgröße, wodurch mehr Komponenten und damit mehr Funktionen in einer bestimmten Fläche integriert werden können. Integrierte Schaltkreise mit hoher Funktionalität erfordern viele Eingangs-/Ausgangspads. Für Anwendungen, bei denen Miniaturisierung wichtig ist, können jedoch kleine Packages erwünscht sein.
  • Die Integrated Fan Out-Package-Technologie (InFO- Package-Technologie) wird immer beliebter, insbesondere in Kombination mit der Wafer Level Packaging-Technologie (WLP-Technologie), bei der integrierte Schaltkreise in Packages gebündelt sind, die typischerweise eine Umverteilungsschicht (RDL) oder eine Post-Passivierungsverbindung aufweisen, die verwendet wird, um die Verkabelung für Kontaktflächen des Packages aufzufächern, so dass elektrische Kontakte in einem größeren Abstand als Kontaktflächen der integrierten Schaltung hergestellt werden können. Solche resultierenden Package-Strukturen sorgen für eine hohe Funktionsdichte bei relativ geringen Kosten und ergeben Hochleistungs-Packages.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Figuren verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Elemente nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Elemente zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 bis einschließlich 6 veranschaulichen Querschnittsansichten von Zwischenschritten zum Bilden einer Vorrichtungsstruktur einschließlich Interconnect-Vorrichtungen gemäß einigen Ausführungsformen.
    • 7A - 7B veranschaulichen Querschnittsansichten von Zwischenschritten des Anbringens einer Interconnect-Struktur an eine Vorrichtungsstruktur gemäß einigen Ausführungsformen.
    • 8 bis einschließlich 13 veranschaulichen Querschnittsansichten von Zwischenschritten zum Bilden eines Packages gemäß einigen Ausführungsformen.
    • 14 zeigt eine Draufsicht eines Packages gemäß einigen Ausführungsformen.
    • 15A - 15B veranschaulichen Querschnittsansichten von Abschnitten von Packages gemäß einigen Ausführungsformen.
    • 16 zeigt eine Querschnittsansicht eines Packages gemäß einigen Ausführungsformen.
    • 17 zeigt eine Draufsicht eines Packages gemäß einigen Ausführungsformen.
    • 18A und 18B veranschaulichen Zwischenschritte zum Bilden einer Vorrichtungsstruktur auf verschiedenen Arten von Trägersubstraten gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Spezifische Beispiele von Komponenten und Anordnungen werden nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dies sind natürlich nur Beispiele und sollen nicht einschränkend verstanden werden. Beispielsweise kann die Bildung eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Element in direktem Kontakt gebildet werden, und kann auch Ausführungsformen umfassen, in denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element gebildet werden können, so dass das erste und das zweite Element möglicherweise nicht in direktem Kontakt stehen. Zusätzlich kann die vorliegende Offenbarung Bezugsziffern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und diktiert an sich keine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Konfigurationen.
  • Ferner können hierin räumlich relative Begriffe wie „darunter“, „unten“, „unterhalb“, „oberhalb“, „oben“ und dergleichen zur leichteren Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en), wie in den Figuren dargestellt, zu beschreiben. Die räumlich relativen Ausdrücke sollen zusätzlich zu den in den Figuren dargestellten Ausrichtungen unterschiedliche Ausrichtungen der verwendeten oder betriebenen Vorrichtung umfassen. Die Vorrichtung kann anderweitig (um 90 Grad gedreht oder in anderen Ausrichtungen) ausgerichtet sein und die hier verwendeten räumlich relativen Deskriptoren können ebenfalls entsprechend interpretiert werden.
  • In dieser Offenbarung werden verschiedene Aspekte eines Packages und deren Bildung beschrieben. In einigen Ausführungsformen können in dem Package enthaltene Interconnect-Vorrichtungen zwei oder mehr Halbleiter-Dies elektrisch verbinden. Die Interconnect-Vorrichtung kann eine hohe Routing-Dichte aufweisen und sich in der Nähe des Halbleiter-Dies befinden, was die Kommunikationsbandbreite zwischen den Halbleiter-Dies verbessern kann. Die Interconnect-Vorrichtung kann auch eine verringerte Verformung und eine verbesserte Verbindungszuverlässigkeit des Packages ermöglichen. Zusätzlich können andere Arten von elektronischen Vorrichtungen wie integrierte passive Vorrichtungen (IPDs) oder integrierte Spannungsregler (IVRs) auf ähnliche Weise wie die Verbindungsvorrichtungen in dem Package integriert werden und dem Package zusätzliche Funktionen bereitstellen.
  • Die 1 bis einschließlich 6 veranschaulichen Querschnittsansichten von Zwischenschritten zum Bilden einer Vorrichtungsstruktur 100 (siehe 6) mit Interconnect-Vorrichtungen 110 gemäß einigen Ausführungsformen. Die 7A und 7B veranschaulichen Querschnittsansichten von Zwischenschritten des Anbringens einer Interconnect-Struktur 200 an der Vorrichtungsstruktur 100 gemäß einigen Ausführungsformen. Die 8 bis einschließlich 13 veranschaulichen Querschnittsansichten von Zwischenschritten zum Bilden eines Packages 300 (siehe 13), das beispielsweise die Vorrichtungsstruktur 100 gemäß einigen Ausführungsformen enthält. 14 zeigt eine Draufsicht auf ein Package 350 gemäß einigen Ausführungsformen. 16 zeigt eine Querschnittsansicht eines Packages 400 gemäß einigen Ausführungsformen. 17 zeigt eine Draufsicht auf ein Package 450 gemäß einigen Ausführungsformen.
  • In 1 ist ein erstes Trägersubstrat 102 gezeigt, auf dem Through-Mold-Durchkontaktierungen (TMVs) 106 gemäß einigen Ausführungsformen gebildet worden sind. Das erste Trägersubstrat 102 kann beispielsweise Materialien auf Siliziumbasis wie ein Siliziumsubstrat (z. B. ein Siliziumwafer), ein Glasmaterial, Siliziumoxid oder andere Materialien wie Aluminiumoxid oder dergleichen oder eine Kombination davon aufweisen. In einigen Ausführungsformen kann das erste Trägersubstrat 102 eine Plattenstruktur sein, die beispielsweise ein Trägersubstrat sein kann, das aus einem geeigneten dielektrischen Material wie einem Glasmaterial, einem Kunststoffmaterial oder einem organischen Material gebildet ist. Die Plattenstruktur kann beispielsweise eine rechteckige Platte sein.
  • Als veranschaulichende Beispiele zeigen die 18A und 18B Vorrichtungsstrukturen 100 (siehe 6), die unter Verwendung verschiedener Arten von Trägersubstraten 102 gemäß einigen Ausführungsformen gebildet wurden. 18A zeigt eine Ausführungsform, in der das Trägersubstrat 102 ein Siliziumwafer ist, und 18B zeigt eine Ausführungsform, in der das Trägersubstrat 102 eine Plattenstruktur ist. Die 18A - 18B zeigen mehrere Vorrichtungsstrukturen 100, die auf den Trägersubstraten 102 gebildet sind. Auf diese Weise können verschiedene Arten von Trägersubstraten 102 verwendet werden, um mehrere Vorrichtungsstrukturen 100 zu bilden. Die auf dem ersten Trägersubstrat 102 gebildeten Strukturen können anschließend vereinzelt werden.
  • In einigen Ausführungsformen kann eine Freisetzungsschicht (nicht gezeigt) auf der oberen Oberfläche des ersten Trägersubstrats 102 gebildet sein, um das anschließende Ablösen des ersten Trägersubstrats 102 zu erleichtern. In einigen Ausführungsformen kann die Freisetzungsschicht aus einem Polymer-basierten Material gebildet sein, das zusammen mit dem ersten Trägersubstrat 102 von den darüberliegenden Strukturen entfernt werden kann, die in nachfolgenden Schritten gebildet werden. In einigen Ausführungsformen ist die Trennschicht ein thermisches Freisetzungsmaterial auf Epoxidbasis, das beim Erhitzen seine Hafteigenschaft verliert, wie beispielsweise eine Light-to-Heat-Conversion-Trennbeschichtung (LTHC-Trennbeschichtung). In anderen Ausführungsformen kann die Trennschicht ein Ultraviolett-Klebstoff (UV-Klebstoff) sein, der seine Hafteigenschaft verliert, wenn er UV-Licht ausgesetzt wird. Die Trennschicht kann als Flüssigkeit abgegeben und gehärtet sein, kann ein Laminatfilm sein, der auf das erste Trägersubstrat 102 laminiert ist, oder dergleichen. Die Oberseite der Trennschicht kann geebnet sein und einen hohen Grad an Koplanarität aufweisen. In einigen Ausführungsformen kann ein Die-Attach-Film (DAF) (ebenfalls nicht gezeigt) anstelle oder zusätzlich zu der Trennschicht verwendet werden.
  • In einer Ausführungsform können die TMVs 106 durch anfängliches Bilden einer Keimschicht 104 gebildet werden. In einigen Ausführungsformen ist die Keimschicht 104 eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die mehrere gebildete Unterschichten aus verschiedenen Materialien umfasst. In einigen Ausführungsformen umfasst die Keimschicht 104 eine Titanschicht und eine Kupferschicht über der Titanschicht, obwohl die Keimschicht 104 in anderen Ausführungsformen unterschiedliche Materialien oder unterschiedliche Schichten umfassen kann. Die Keimschicht 104 kann unter Verwendung eines geeigneten Verfahrens wie PVD, CVD, Sputtern oder dergleichen gebildet werden. Die Keimschicht 104 wird über dem ersten Trägersubstrat 102 (oder über einer Freisetzungsschicht, falls vorhanden) gebildet. Ein Fotolack (ebenfalls nicht gezeigt) kann dann gebildet werden, um die Keimschicht 104 zu bedecken, und dann strukturiert werden, um diejenigen Abschnitte der Keimschicht freizulegen, die sich dort befinden, wo die TMVs 106 anschließend gebildet werden. Sobald der Fotolack gebildet und strukturiert wurde, kann ein leitfähiges Material auf der Keimschicht 104 gebildet werden. Das leitfähige Material kann ein Material wie Kupfer, Titan, Wolfram, Aluminium, ein anderes Metall oder dergleichen oder eine Kombination davon sein. Das leitfähige Material kann durch einen Abscheidungsprozess wie Galvanisieren, stromloses Plattieren oder dergleichen gebildet werden. Während jedenfalls das diskutierte Material und die diskutierten Verfahren zur Bildung des leitfähigen Materials als geeignet zu betrachten sind, stellen sie nur Beispiele dar. Beliebige andere geeignete Materialien oder beliebige andere geeignete Bildungsprozesse, wie CVD oder PVD, können alternativ zur Bildung der TMVs 106 eingesetzt werden. Sobald das leitfähige Material gebildet worden ist, kann der Fotolack durch einen geeigneten Entfernungsprozess wie eine Veraschung oder ein chemisches Abstreifverfahren, wie die Verwendung von Sauerstoffplasma oder dergleichen, entfernt werden. In einigen Ausführungsformen wird die Keimschicht 104 nach dem Bilden der TMVs 106 nicht entfernt. In einigen Ausführungsformen können die TMVs 106 eine Höhe aufweisen, die zwischen ungefähr 3 µm und ungefähr 100 µm liegt.
  • In 2 sind Interconnect-Vorrichtungen 110 gemäß einigen Ausführungsformen an dem ersten Trägersubstrat 102 angebracht. 2 zeigt auch eine vergrößerte Ansicht einer beispielhaften Interconnect-Vorrichtung 110 und benachbarter TMVs 106 auf dem ersten Trägersubstrat 102. In einigen Ausführungsformen umfassen die Interconnect-Vorrichtungen 110 leitfähige Verbinder 112, die verwendet werden können, um elektrische Verbindungen zu den Interconnect-Vorrichtungen 110 herzustellen Die in 2 gezeigten Interconnect-Vorrichtungen 110 haben leitfähige Verbinder 112, die auf einer einzelnen Seite jeder Interconnect-Vorrichtung 110 ausgebildet sind, aber in einigen Ausführungsformen kann eine Interconnect-Vorrichtung 110 leitfähige Verbinder 112 aufweisen, die auf beiden Seiten ausgebildet sind. In einigen Ausführungsformen wird vor dem Anbringen ein Lotmaterial 114 an jedem leitfähigen Verbinder 112 ausgebildet. 2 zeigt zwei Interconnect-Vorrichtungen 110, die an dem ersten Trägersubstrat 102 angebracht sind, aber in anderen Ausführungsformen können auch nur eine oder mehr als zwei Interconnect-Vorrichtungen 110 angebracht sein. Die angeschlossenen Interconnect-Vorrichtungen 110 können mehrere ähnliche Interconnect-Vorrichtungen 110 und/oder mehr als einen unterschiedlichen Typ der Interconnect-Vorrichtung 110 enthalten. In einigen Ausführungsformen können andere Arten von Vorrichtungen zusätzlich zu den Interconnect-Vorrichtungen 110, wie z. B. elektronische Vorrichtungen 410, die nachstehend in den 15 - 16 beschrieben sind, angebracht sein.
  • In einigen Ausführungsformen umfassen die leitfähigen Verbinder 112 Metallpads oder Metallsäulen (wie Kupfersäulen). Die leitfähigen Verbinder 112 können ein leitfähiges Material wie Lötmittel, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn oder dergleichen oder eine Kombination davon umfassen. In einigen Ausführungsformen können die Metallsäulen lotfrei sein und/oder im Wesentlichen vertikale Seitenwände aufweisen. In einigen Ausführungsformen wird eine Metallkappenschicht auf der Oberseite der Metallsäulen gebildet. Die Metallkappenschicht kann Nickel, Zinn, Zinn-Blei, Gold, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold oder dergleichen oder eine Kombination davon umfassen und kann durch ein Plattierungsverfahren gebildet werden. In einigen Ausführungsformen kann der Abstand der leitfähigen Verbinder 112 zwischen ungefähr 20 µm und ungefähr 80 µm liegen und die Höhe der leitfähigen Verbinder 112 kann zwischen ungefähr 2 µm und ungefähr 30 µm liegen.
  • In einigen Ausführungsformen kann das auf den leitfähigen Verbindern 112 gebildete Lotmaterial 114 Ball Grid Array-Verbinder (BGA-Verbinder), Lötmittelkugeln, Controlled-Collapse-Chip-Connection-Bumps (C4-Bumps), Mikro-Bumps (z. B. µ-Bumps), mit Stromlos Nickel-Stromlos Palladium-Immersions-Gold-Technik gebildete Bumps (ENEPIG-gebildete Bumps) oder dergleichen sein. Das Lotmaterial 114 kann ein leitfähiges Material wie Lötmittel, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn oder dergleichen oder eine Kombination davon umfassen. In einigen Ausführungsformen wird das Lotmaterial 114 durch anfängliches Bilden einer Lötschicht durch Verdampfen, Galvanisieren, Drucken, Löttransfer, Kugelplatzierung oder dergleichen gebildet. Sobald eine Lotschicht auf den leitfähigen Verbindern 112 gebildet worden ist, kann eine Aufschmelzung durchgeführt werden, um das Material in die gewünschten Formen umzuformen.
  • Die Interconnect-Vorrichtungen 110 können beispielsweise unter Verwendung eines Pick-and-Place-Prozesses auf dem ersten Trägersubstrat 102 angeordnet sein. In einigen Ausführungsformen kann, sobald das Lotmaterial 114 der Interconnect-Vorrichtungen 110 in physischem Kontakt mit der Keimschicht 104 ist, ein Aufschmelzungsprozess durchgeführt werden, um das Lotmaterial 114 mit der Keimschicht 104 zu verbinden und somit die Interconnect-Vorrichtungen 110 an dem ersten Trägersubstrat 102 zu befestigen.
  • In einigen Ausführungsformen umfassen die Interconnect-Vorrichtungen 110 eine oder mehrere Schichten von elektrischem Routing 115 (z. B. Umverteilungsschichten (RDLs), Metallisierungsstrukturen, Metallleitungen und Durchkontaktierungen oder dergleichen), die in einem Substrat 113 ausgebildet sind. In einigen Ausführungsformen wird eine Interconnect-Vorrichtung 110, die ein elektrisches Routing 115 umfasst, verwendet, um Verbindungen oder zusätzliches Routing zwischen anderen Vorrichtungen in einem Package zu bilden, wie beispielsweise Halbleitervorrichtunge (z. B. die Halbleitervorrichtungen 320A-C in dem in den 13A-B gezeigten Package 300), Matrizen, Chips oder dergleichen. In einigen Ausführungsformen umfasst eine Interconnect-Vorrichtung 110 eine oder mehrere aktive Vorrichtungen (z. B. Transistoren, Dioden oder dergleichen) und/oder eine oder mehrere passive Vorrichtungen (z. B. Kondensatoren, Widerstände, Induktivitäten oder dergleichen). In einigen Ausführungsformen umfasst eine Interconnect-Vorrichtung 110 ein elektrisches Routing 115 und ist im Wesentlichen frei von aktiven oder passiven Vorrichtungen. In einigen Ausführungsformen kann eine Interconnect-Vorrichtung 110 eine Dicke (ausgenommen leitfähige Verbinder 112 oder Lotmaterial 114) aufweisen, die zwischen ungefähr 10 µm und ungefähr 100 µm liegt. In einigen Ausführungsformen kann eine Interconnect-Vorrichtung 110 seitliche Abmessungen zwischen ungefähr 2 mm × 2 mm und ungefähr 80 mm × 80 mm aufweisen, wie beispielsweise ungefähr 2 mm × 3 mm oder 50 mm × 80 mm.
  • Die Interconnect-Vorrichtungen 110 können unter Verwendung anwendbarer Herstellungsverfahren gebildet werden. Das Substrat 113 kann beispielsweise ein Halbleitersubstrat wie Silizium sein, das dotiert oder undotiert sein kann und das ein Siliziumwafer oder eine aktive Schicht eines Halbleiter-auf-Isolator-Substrats (SOI-Substrats) oder dergleichen sein kann. Das Halbleitersubstrat kann andere Halbleitermaterialien wie Germanium; einen Verbundhalbleiter, welcher Siliciumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid aufweist; ein Legierungshalbleiter, welcher SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP aufweist; oder Kombinationen davon umfassen. Andere Substrate, wie mehrschichtige oder Gradientensubstrate, können ebenfalls verwendet werden. Das elektrische Routing 115 kann aus alternierenden Schichten aus dielektrischem (z. B. dielektrischem Material mit niedrigem k) und leitfähigem Material (z. B. Kupfer) mit Durchkontaktierungen gebildet sein, welche die Schichten aus leitfähigem Material miteinander verbinden, und kann durch einen beliebigen geeigneten Prozess (wie z. B. Abscheidung, Damaszener, Doppel-Damaszener oder dergleichen) gebildet werden.
  • Das elektrische Routing 115 der Interconnect-Vorrichtungen 110 kann unter Verwendung eines geeigneten Verfahrens aus einem beliebigen geeigneten leitfähigen Material gebildet sein. In einigen Ausführungsformen wird ein Damaszenerprozess verwendet, bei dem die jeweilige dielektrische Schicht unter Verwendung von Photolithographietechniken strukturiert und geätzt wird, um Gräben zu bilden, die der gewünschten Struktur von Metallisierungsschichten und/oder Durchkontaktierungen entsprechen. Eine optionale Diffusionsbarriere und/oder eine optionale Haftschicht können abgeschieden werden und die Gräben können mit einem leitfähigen Material gefüllt sein. Geeignete Materialien für die Barriereschicht umfassen Titan, Titannitrid, Tantal, Tantalnitrid oder andere Alternativen, und geeignete Materialien für das leitfähige Material umfassen Kupfer, Silber, Gold, Wolfram, Aluminium, Kombinationen davon oder dergleichen. In einer Ausführungsform können die Metallisierungsschichten gebildet werden, indem eine Keimschicht aus Kupfer oder einer Kupferlegierung abgeschieden wird und die Gräben durch Elektroplattieren gefüllt werden. Eine chemisch-mechanische Planarisierung (CMP) kann verwendet werden, um überschüssiges leitfähiges Material von einer Oberfläche der jeweiligen dielektrischen Schicht zu entfernen und die Oberfläche für die nachfolgende Verarbeitung zu planarisieren.
  • In einigen Ausführungsformen kann das elektrische Routing 115 einer Interconnect-Vorrichtung 110 RDLs mit feiner Teilung, die eine Teilung von weniger als etwa 1 µm aufweisen, umfassen. Die Feinteilungs-RDLs können beispielsweise unter Verwendung von oben beschriebenen Einfach-Damaszener- und/oder Doppel-Damaszener-Prozessen gebildet werden. Durch Bilden eines elektrischen Routings 115 mit einer feinen Teilung kann die Dichte des elektrischen Routings 115 in einer Interconnect-Vorrichtung 110 erhöht werden, wodurch die Leitfähigkeit der Interconnect-Vorrichtung 110 verbessert wird. In einigen Fällen kann eine höhere Dichte des elektrischen Routings 115 in einer Interconnect-Vorrichtung 110 ermöglichen, dass eine kleinere Menge an Routing (z. B. RDLs der Umverteilungsstruktur 120 in 5 oder Routing-Schichten 212/213 der Interconnect-Struktur 200 in 7A) an anderer Stelle in einem Package gebildet wird (z. B. Package 300, das in den 13A-B gezeigt ist). Dies kann die Größe eines Packages verringern, die Bearbeitungskosten eines Packages senken oder die Leistung verbessern, indem die Routing-Entfernungen innerhalb eines Packages verringert werden. In einigen Fällen kann die Verwendung eines Feinteilungs-Formationsprozesses (z. B. eines Damaszener- oder Doppel-Damaszener-Prozesses) eine verbesserte Leitungs- und Verbindungszuverlässigkeit innerhalb der Interconnect-Vorrichtungen 110 ermöglichen. In einigen Fällen können während eines Hochgeschwindigkeitsbetriebs (z. B. größer als etwa 2 Gbit/s) elektrische Signale in der Nähe der Oberflächen leitfähiger Komponenten geleitet werden. Feinteilungs -Routing kann eine geringere Oberflächenrauheit als andere Routing-Arten aufweisen und somit den Widerstand von Signalen mit höherer Geschwindigkeit verringern und auch den Signalverlust (z. B. Einfügungsverlust) während des Hochgeschwindigkeitsbetriebs verringern. Dies kann die Leistung des Hochgeschwindigkeitsbetriebs verbessern, beispielsweise von Serializer-/Deserializer-Schaltungen („SerDes“-Schaltungen) oder anderen Schaltungen, die mit höheren Geschwindigkeiten betrieben werden können.
  • In 3 werden die Interconnect-Vorrichtungen 110 und TMVs 106 gemäß einigen Ausführungsformen unter Verwendung eines Einkapselungsmittels 108 eingekapselt. Vor dem Einkapseln wird eine Unterfüllung 107 in dem Spalt zwischen jeder Interconnect-Vorrichtung 110 und dem ersten Trägersubstrat 102 abgeschieden. Die Unterfüllung 107 kann ein Material wie eine Formmasse, ein Epoxid, ein Unterfüllermaterial, eine Formmassenunterfüllung (MUF), ein Harz oder dergleichen sein. Die Unterfüllung 307 kann die leitfähigen Verbinder 112 schützen und eine strukturelle Unterstützung für die Interconnect-Vorrichtungen 110 bereitstellen. In einigen Ausführungsformen kann die Unterfüllung 107 nach der Abscheidung gehärtet werden. Die Einkapselung kann in einer Gussformvorrichtung durchgeführt werden oder die Einkapselung 108 kann unter Verwendung einer anderen Technik abgeschieden werden. Das Einkapselungsmittel 108 kann beispielsweise eine Formmasse wie ein Harz, Polyimid, PPS, PEEK, PES, eine Epoxidformmasse (EMV), ein anderes Material oder dergleichen oder eine Kombination davon sein. Die Einkapselung 108 kann die Interconnect-Vorrichtungen 110 und TMVs 106 umgeben und/oder abdecken, wie in 3 gezeigt.
  • In 4 wird ein Planarisierungsprozess an dem Einkapselungsmittel 108 gemäß einigen Ausführungsformen durchgeführt. Der Planarisierungsprozess kann beispielsweise unter Verwendung eines mechanischen Schleifprozesses, eines chemisch-mechanischen Polierprozesses (CMP) oder dergleichen durchgeführt werden. Der Planarisierungsprozess entfernt überschüssige Abschnitte des Einkapselungsmittels 108 und legt die TMVs 106 frei. In einigen Fällen kann der Planarisierungsprozess auch eine oder mehrere der Interconnect-Vorrichtungen 110 freilegen. Nach dem Planarisierungsprozess können die TMVs 106 und/oder die Interconnect-Vorrichtungen 110 Oberflächen in Höhe einer Oberfläche des Einkapselungsmittels 108 aufweisen.
  • In 5 wird gemäß einigen Ausführungsformen eine Umverteilungsstruktur 120 über den Interconnect-Vorrichtungen 110, den TMVs 106 und der Einkapselung 108 gebildet. Die Umverteilungsstruktur 120 stellt elektrische Verbindungen zu den TMVs 106 her. In einigen Ausführungsformen, in denen die Interconnect-Vorrichtungen leitfähige Verbinder 112 auf einer dem ersten Trägersubstrat 102 gegenüberliegenden Seite aufweisen, kann die Umverteilungsstruktur 120 eine elektrische Verbindung zu diesen leitfähigen Verbindern herstellen. Die gezeigte Umverteilungsstruktur 120 umfasst Isolierschichten 122A-E und 123 und umfasst Umverteilungsschichten (RDLs) 124A-G. In anderen Ausführungsformen kann eine andere Anzahl von Isolierschichten oder RDLs in der Umverteilungsstruktur 120 gebildet sein als in 5 gezeigt. Beispielsweise kann in einigen Ausführungsformen die Umverteilungsstruktur 120 zwischen ungefähr 1 und ungefähr 15 Isolierschichten oder RDLs oder eine andere Anzahl von Isolierschichten oder RDLs aufweisen. In einigen Ausführungsformen können die Isolierschichten unterschiedliche Materialien umfassen, beispielsweise sind Isolierschichten 122A-E ein anderes Material als die Isolierschicht 123, die nachstehend ausführlicher beschrieben wird. In einigen Ausführungsformen kann die Umverteilungsstruktur 120 beispielsweise eine Fan-Out-Struktur sein.
  • Unter andauernder Bezugnahme auf 5 wird eine erste Isolierschicht 122A über den Interconnect-Vorrichtungen 110, den TMVs 106 und dem Einkapselungsmittel 108 gebildet. Die Isolierschicht 122A kann aus einem oder mehreren geeigneten dielektrischen Materialien wie einem Oxid (z. B. Siliziumoxid), einem Nitrid (z. B. Siliziumnitrid), einem Polymermaterial, einem Polyimidmaterial, einem dielektrischen Material mit niedrigem k-Gehalt, einem Formmassenmaterial (z. B. eine EMC (Epoxidformmasse) oder dergleichen), ein anderes dielektrisches Material, dergleichen oder eine Kombination davon bestehen. Die Isolierschicht 122A kann durch ein Verfahren wie Schleuderbeschichtung, Laminierung, CVD oder dergleichen oder eine Kombination davon gebildet werden. Die Isolierschicht 122A kann eine Dicke zwischen ungefähr 1 µm und ungefähr 50 µm aufweisen, wie beispielsweise ungefähr 5 um, obwohl jede geeignete Dicke verwendet werden kann. In einigen Ausführungsformen können Öffnungen in die Isolierschicht 122A unter Verwendung einer geeigneten photolithographischen Maske und eines Ätzprozesses gebildet werden. Beispielsweise kann ein Fotolack über der Isolierschicht 122A gebildet und strukturiert werden, und ein oder mehrere Ätzprozesse (z. B. ein Nassätzprozess oder ein Trockenätzprozess) werden verwendet, um Abschnitte der Isolierschicht 122A zu entfernen. In einigen Ausführungsformen besteht die Isolierschicht 122A aus einem lichtempfindlichen Polymer wie PBO, Polyimid, BCB oder dergleichen, in dem Öffnungen direkt unter Verwendung einer photolithographischen Maske und eines Ätzprozesses strukturiert werden können. Die Öffnungen in der Isolierschicht 122A können die TMVs 106 und, falls vorhanden, die leitfähigen Verbinder 112 der Interconnect-Vorrichtungen 110 freilegen.
  • Eine erste RDL 124A wird dann über der Isolierschicht 122A gebildet. Die RDL 124A kann eine strukturierte leitfähige Schicht (z. B. eine Metallisierungsstruktur) sein, die Leitungsabschnitte (auch als leitfähige Leitungen bezeichnet) auf der Hauptoberfläche der Isolierschicht 122A umfasst und sich entlang dieser erstreckt. Die RDL 124A umfasst ferner Durchgangsabschnitte (auch als leitfähige Durchkontaktierungen bezeichnet), die sich durch die Isolierschicht 122A erstrecken, um die TMVs 106 (und, falls vorhanden, leitfähige Verbinder 112 von Interconnect-Vorrichtungen 110) physisch und elektrisch zu koppeln. In einer Ausführungsform kann die RDL 124A durch anfängliches Bilden einer Keimschicht (nicht gezeigt) gebildet werden. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die mehrere aus verschiedenen Materialien gebildete Unterschichten umfasst. In einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann unter Verwendung eines geeigneten Formationsverfahrens wie PVD, CVD, Sputtern oder dergleichen gebildet werden. Die Keimschicht ist über der Isolierschicht 122A und über den TMVs 106 (und, falls vorhanden, leitfähigen Verbindern 112 der Interconnect-Vorrichtungen 110) ausgebildet, die durch Öffnungen in der Isolierschicht 122A freigelegt sind. Ein Fotolack (ebenfalls nicht gezeigt) kann dann gebildet werden, um die Keimschicht zu bedecken, und kann dann strukturiert werden, um diejenigen Abschnitte der Keimschicht freizulegen, die sich dort befinden, wo sich anschließend die RDL 124A bilden wird. Sobald der Fotolack gebildet und strukturiert wurde, kann ein leitfähiges Material auf der Keimschicht gebildet werden. Das leitfähige Material kann ein Material wie Kupfer, Titan, Wolfram, Aluminium, ein anderes Metall oder dergleichen oder eine Kombination davon sein. Das leitfähige Material kann durch einen Abscheidungsprozess wie Galvanisieren, stromloses Plattieren oder dergleichen gebildet werden. Während das besprochene Material und die besprochenen Verfahren zur Bildung des leitfähigen Materials geeignet sind, stellen sie nur Beispiele dar. Alternativ können andere geeignete Materialien oder andere geeignete Bildungsprozesse wie CVD oder PVD zur Bildung des RDL 124A verwendet werden. Sobald das leitfähige Material gebildet worden ist, kann der Fotolack durch einen geeigneten Entfernungsprozess wie einen Veraschungsprozess oder einen chemischen Abstreifprozess wie die Verwendung von Sauerstoffplasma oder dergleichen entfernt werden. Zusätzlich können nach dem Entfernen des Fotolacks diejenigen Abschnitte der Keimschicht, die von dem Fotolack bedeckt waren, beispielsweise durch ein geeignetes Nassätzverfahren oder ein Trockenätzverfahren entfernt werden, bei dem das leitfähige Material als Ätzmaske verwendet werden kann. Die verbleibenden Abschnitte der Keimschicht und des leitfähigen Materials bilden die RDL 124A. Abschnitte der RDL 124A, die sich über die Isolierschicht 122A erstrecken, können in einigen Ausführungsformen eine Dicke zwischen etwa 1 µm und etwa 25 µm aufweisen, obwohl jede geeignete Dicke verwendet werden kann.
  • Zusätzliche Isolierschichten 122B-E/123 und RDLs 124B-G können dann über der RDL 124A und der Isolierschicht 122A gebildet werden, um ein zusätzliches Routing zusammen mit einer elektrischen Verbindung innerhalb der Umverteilungsstruktur 220 bereitzustellen. Die Isolierschichten 122B-E/123 und RDLs 124B-G können in alternierenden Schichten gebildet werden. In einigen Ausführungsformen kann die Umverteilungsstruktur 120 verschiedene Arten von Isolierschichten enthalten, wie beispielsweise Isolierschichten, die aus verschiedenen Materialien und/oder verschiedenen Prozessen gebildet sind. Als veranschaulichendes Beispiel sind die in 5 gezeigten Isolierschichten 122B-E eine andere Art von Isolierschicht als die Isolierschicht 123. In einigen Ausführungsformen können die Isolierschichten 122A-E aus einem lichtempfindlichen Polymer gebildet sein und die Isolierschicht 123 kann aus einer Formmasse gebildet sein, aber die Isolierschichten 122A-E/123 können aus anderen Materialien als diesen in anderen Ausführungsformen gebildet sein. Die Isolierschicht 123 kann in einigen Ausführungsformen aus einem Material gebildet sein, das dem Einkapselungsmittel 108 ähnlich ist. Die Umverteilungsstruktur 120 kann eine beliebige Anzahl, Kombination oder Anordnung verschiedener Arten von Isolierschichten aufweisen, einschließlich solcher, die sich von dem in 5 gezeigten Beispiel unterscheiden. Beispielsweise kann die Umverteilungsstruktur 120 mehrere Isolierschichten aufweisen, welche der Isolierschicht 123 ähnlich sind, oder alle Isolierschichten der Umverteilungsstruktur 120 können vom gleichen Typ sein.
  • Isolierschichten, welche der Isolierschicht 122A ähnlich sind, wie beispielsweise Isolierschichten 122B-E, können unter Verwendung von Verfahren und Materialien gebildet werden, welche denen ähnlich sind, die für die Isolierschicht 222A oder die Umverteilungsschicht 224A verwendet werden. Beispielsweise kann eine Isolierschicht gebildet werden, dann können Öffnungen ausgebildet werden, die durch die Isolierschicht hindurch gemacht werden, um Abschnitte der darunter liegenden RDL unter Verwendung einer geeigneten photolithographischen Maske und eines Ätzprozesses freizulegen. Über der Isolierschicht kann eine Keimschicht gebildet werden und auf Abschnitten der Keimschicht kann sich leitfähiges Material bilden, das eine darüber liegende RDL bildet. Diese Schritte können wiederholt werden, um die Umverteilungsstruktur 120 mit einer geeigneten Anzahl und Konfiguration von Isolierschichten und RDLs auszubilden.
  • Die Isolierschicht 123 oder Isolierschichten, welche der Isolierschicht 123 ähnlich sind, können anders als die Isolierschichten 122A-E ausgebildet sein. Beispielsweise können die Isolierschicht 123 und ähnliche Isolierschichten aus einer Formmasse wie EMC oder dergleichen gebildet sein. In einigen Ausführungsformen mit einer Isolierschicht, die aus einer Formmasse gebildet ist, können Durchkontaktierungen, die sich durch die Isolierschicht erstrecken (z. B. über Abschnitte der RDL 124C, welche sich durch die Isolierschicht 123 erstrecken), zuerst auf der darunter liegenden RDL (z. B. RDL 124B) unter Verwendung eines Keimschicht- und Plattierungsverfahrens in einem ähnlichen Verfahren, wie das zur Bildung der oben beschriebenen TMVs 106 verwendete, gebildet werden. Eine Formmasse kann dann über den Durchkontaktierungen abgeschieden und planarisiert werden, um die Durchkontaktierungen freizulegen und die Isolierschicht (z. B. Isolierschicht 123) zu bilden. Die Isolierschicht (z. B. Isolierschicht 123) kann eine Dicke zwischen ungefähr 1 µm und ungefähr 50 µm aufweisen, wie ungefähr 10 µm, obwohl jede geeignete Dicke verwendet werden kann. Abschnitte der RDL, die sich über die Isolierschicht erstrecken (z. B. Metallleitungsabschnitte der RDL 124C, die sich über die Isolierschicht 123 erstrecken), können unter Verwendung von Techniken gebildet werden, die denen ähnlich sind, die zur Bildung der oben beschriebenen RDL 124A verwendet werden. Diese Schritte können wiederholt werden, um die Umverteilungsstruktur 120 mit einer geeigneten Anzahl und Konfiguration von Isolierschichten und RDLs auszubilden.
  • In einigen Fällen kann die Impedanz von Verbindungen innerhalb einer Umverteilungsstruktur wie der Umverteilungsstruktur 120 gesteuert werden, indem eine oder mehrere Isolierschichten aus einem anderen Material und/oder einer anderen Dicke gebildet werden. Zum Beispiel kann durch Bilden einer Isolierschicht (z. B. Isolierschicht 123) aus einer Formmasse die Impedanz der zugehörigen RDL (z. B. RDL 124C) gemäß einer spezifischen Anwendung oder Konstruktion gesteuert werden. Das Steuern der Verbindungsimpedanz auf diese Weise kann mehr Flexibilität beim Design eines Packages ermöglichen und die Betriebsleistung des Packages verbessern.
  • In 6 sind externe Verbinder 126 auf der Umverteilungsstruktur 120 ausgebildet, die eine Vorrichtungsstruktur 100 bilden. In einigen Ausführungsformen werden Unter-Bump-Metallisierungsstrukturen (UBMs, nicht gezeigt) zuerst auf Abschnitten der obersten Umverteilungsschicht der Umverteilungsstruktur 120 (z. B. Umverteilungsschicht 124G in 6) gebildet. Die UBMs können beispielsweise drei Schichten leitfähiger Materialien umfassen, wie beispielsweise eine Schicht aus Titan, eine Schicht aus Kupfer und eine Schicht aus Nickel. Es können jedoch auch andere Anordnungen von Materialien und Schichten verwendet werden, wie beispielsweise eine Anordnung aus Chrom/Chrom-Kupfer-Legierung/Kupfer/Gold, eine Anordnung aus Titan/Titan-Wolfram/Kupfer oder eine Anordnung aus Kupfer/Nickel/Gold, die für die Bildung der UBMs geeignet sind. Alle geeigneten Materialien oder Materialschichten, die für die UBMs verwendet werden können, verstehen sich als vollständig in den Geltungsbereich der aktuellen Anwendung aufgenommen. Die UBMs können durch Bilden jeder Schicht der UBMs über der Umverteilungsstruktur 120 erzeugt werden. Das Bilden jeder Schicht kann unter Verwendung eines Beschichtungsprozesses wie Elektroplattieren oder stromloses Plattieren durchgeführt werden, obwohl andere Bildungsprozesse wie Sputtern, Verdampfen oder PECVD-Verfahren, alternativ in Abhängigkeit von den gewünschten Materialien verwendet werden können. Sobald die gewünschten Schichten gebildet worden sind, können Abschnitte der Schichten durch einen geeigneten photolithografischen Maskierungs- und Ätzprozess entfernt werden, um das unerwünschte Material zu entfernen und die UBMs in einer gewünschten Form zu belassen, wie z. B. in kreisförmiger, achteckiger, quadratischer oder rechteckiger Form, obwohl alternativ jede gewünschte Form gebildet werden kann. In einigen Ausführungsformen werden die UBMs über der obersten Umverteilungsschicht als Abschnitt der Bildung der Umverteilungsstruktur 220 gebildet, was die Verwendung der gleichen photolithographischen Schritte umfassen kann, die zur Bildung der obersten Umverteilungsschicht verwendet werden. Beispielsweise können Schichten der UBMs über der obersten Umverteilungsschicht abgeschieden werden und dann kann überschüssiges Material der obersten Umverteilungsschicht und der UBMs in demselben Prozess entfernt werden. In einigen Ausführungsformen können die UBMs Teil der obersten Umverteilungsschicht der Umverteilungsstruktur 120 sein und sich beispielsweise durch die oberste Isolierschicht der Umverteilungsstruktur 120 hindurch erstrecken (z. B. Isolierschicht 122E in 6).
  • Unter andauernder Bezugnahme auf 6 werden dann externe Verbinder 126 auf der obersten Umverteilungsschicht der Umverteilungsstruktur 120 (z. B. auf der Umverteilungsschicht 124G oder auf den UBMs, falls vorhanden) gebildet. Die externen Verbinder 126 können Ball Grid Array-Verbinder (BGA-Verbinder), Lötmittelkugeln, Metallsäulen, Controlled-Collapse-Chip-Connection-Bumps (C4), Mikro-Bumps, durch Stromlos Nickel-Stromlos Palladium-Immersions-Gold-Technik (ENEPIG) gebildete Bumps oder dergleichen sein. Die externen Verbinder 126 können ein leitfähiges Material wie Lötmittel, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn oder dergleichen oder eine Kombination davon aufweisen. In einigen Ausführungsformen werden die externen Verbinder 126 gebildet, indem anfänglich eine Lötschicht durch Verdampfen, Galvanisieren, Drucken, Löttransfer, Kugelplatzierung oder dergleichen gebildet wird. Sobald eine Lotschicht auf der Struktur gebildet worden ist, kann eine Aufschmelzung durchgeführt werden, um das Material in die gewünschten Bump-Formen zu formen. In einer anderen Ausführungsform umfassen die externen Verbinder 126 Metallsäulen (wie eine Kupfersäule), die durch Sputtern, Drucken, Galvanisieren, stromloses Plattieren, CVD oder dergleichen gebildet werden. Die Metallsäulen können lotfrei sein und im wesentlichen vertikale Seitenwände aufweisen. In einigen Ausführungsformen wird eine Metallkappenschicht auf der Oberseite der Metallsäulen gebildet. Die Metallkappenschicht kann Nickel, Zinn, Zinn-Blei, Gold, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold oder dergleichen oder eine Kombination davon umfassen und kann durch ein Plattierungsverfahren gebildet werden. In einigen Ausführungsformen kann der Abstand der externen Verbinder 126 zwischen ungefähr 150 µm und ungefähr 1250 µm liegen.
  • Die 7A - 7B veranschaulichen die Anbringung einer Interconnect-Struktur 200 an der Vorrichtungsstruktur 100 gemäß einigen Ausführungsformen. Die Interconnect-Struktur 200 stellt der Vorrichtungsstruktur 100 zusätzliches Routing und Stabilität zur Verfügung. Beispielsweise kann die Interconnect-Struktur 200 das Verziehen der Vorrichtungsstruktur 100 verringern, insbesondere für die Vorrichtungsstruktur 100, die große Flächen (z. B. größer als etwa 90 mm2) aufweist.
  • In 7A ist eine Interconnect-Struktur 200 gemäß einigen Ausführungsformen gezeigt. In einigen Ausführungsformen kann die Interconnect-Struktur 200 beispielsweise ein Interposer oder ein „halbfertiges Substrat“ sein und kann frei von aktiven Vorrichtungen sein. In einigen Ausführungsformen kann die Interconnect-Struktur auf einem Kernsubstrat 202 gebildete Frässchichten umfassen. Das Kernsubstrat 202 kann ein Material wie einen Ajinomoto-Aufbaufilm (ABF), ein vorimprägniertes Verbundfasermaterial (Prepreg-Material), ein Epoxid, eine Formmasse, eine Epoxidformmasse, glasfaserverstärkte Harzmaterialien, Leiterplattenmaterialien, Siliziumdioxidfüllstoffe, Polymermaterialien, Polyimidmaterialien, Papier, Glasfasern, Vliesglasgewebe, Glas, Keramik, andere Laminate, dergleichen oder Kombinationen davon aufweisen. In einigen Ausführungsformen kann das Kernsubstrat ein doppelseitiges kupferkaschiertes Laminatsubstrat (CCL) oder dergleichen sein. Das Kernsubstrat 202 kann eine Dicke zwischen ungefähr 30 µm und ungefähr 2000 µm aufweisen, wie ungefähr 500 µm oder ungefähr 1200 µm.
  • Die Interconnect-Struktur 200 kann eine oder mehrere Routing-Strukturen 212/213, die auf jeder Seite des Kernsubstrats 202 ausgebildet sind, und Durchkontaktierungen 210 aufweisen, die sich durch das Kernsubstrat 202 erstrecken. Die Routing-Strukturen 212/213 und Durchkontaktierungen 210 stellen zusätzliches elektrisches Routing und zusätzliche elektrische Verbindungen bereit. Die Routing-Strukturen 212/213 können eine oder mehrere Routing-Schichten 208/209 und eine oder mehrere dielektrische Schichten 218/219 aufweisen. In einigen Ausführungsformen können die Routing-Schichten 208/209 und/oder Durchkontaktierungen 210 eine oder mehrere Schichten aus Kupfer, Nickel, Aluminium, anderen leitfähigen Materialien oder dergleichen oder eine Kombination davon umfassen. In einigen Ausführungsformen können die dielektrischen Schichten 218/219 Materialien wie ein Aufbaumaterial, ABF, ein Prepreg-Material, ein Laminatmaterial, ein anderes Material ähnlich den oben für das Kernsubstrat 202 beschriebenen, dergleichen oder Kombinationen davon aufweisen. Die in 7A gezeigte Interconnect-Struktur 200 zeigt zwei Routing-Strukturen mit insgesamt sechs Routing-Schichten, jedoch können in anderen Ausführungsformen mehr oder weniger Routing-Schichten auf jeder Seite des Kernsubstrats 202 ausgebildet sein.
  • In einigen Ausführungsformen können die Öffnungen in dem Kernsubstrat 202 für die Durchkontaktierungen 210 mit einem Füllmaterial 211 gefüllt sein. Das Füllmaterial 211 kann eine strukturelle Unterstützung und einen Schutz für das leitfähige Material der Durchkontaktierung 210 bereitstellen. In einigen Ausführungsformen kann das Füllmaterial 211 ein Material wie ein Formmaterial, Epoxid, eine Epoxidformmasse, ein Harz, Materialien einschließlich Monomere oder Oligomere wie acrylierte Urethane, kautschukmodifizierte acrylierte Epoxidharze oder multifunktionelle Monomere und dergleichen oder eine Kombination davon sein. In einigen Ausführungsformen kann das Füllmaterial 211 Pigmente oder Farbstoffe (z. B. für Farbe) oder andere Füllstoffe und Additive enthalten, welche die Rheologie modifizieren, die Haftung verbessern oder andere Eigenschaften des Füllmaterials 211 beeinflussen. In einigen Ausführungsformen kann das leitfähige Material der Durchkontaktierungen 210 die Durchkontaktierungen 210 vollständig füllen, wobei das Füllmaterial 211 weggelassen wird.
  • In einigen Ausführungsformen kann die Interconnect-Struktur 200 eine Passivierungsschicht 207 enthalten, die über einer oder über mehreren Seiten der Interconnect-Struktur 200 ausgebildet ist. Die Passivierungsschicht 207 kann ein Material wie ein Nitrid, ein Oxid, ein Polyimid, ein Niedertemperatur-Polyimid, ein Lötstopplack, Kombinationen davon oder dergleichen sein. Einmal gebildet, kann die Passivierungsschicht 207 strukturiert werden (z. B. unter Verwendung eines geeigneten Fotolithografie- und Ätzprozesses), um Abschnitte der Routing-Schichten 208/209 der Routing-Strukturen 212/213 freizulegen.
  • 7B zeigt eine Anordnung der Interconnect-Struktur 200 in elektrischer Verbindung mit der Vorrichtungsstruktur 100 gemäß einigen Ausführungsformen. In einer Ausführungsform wird die Interconnect-Struktur 200 unter Verwendung beispielsweise eines Pick-and-Place-Prozesses in physischen Kontakt mit den externen Verbindern 126 auf der Vorrichtungsstruktur 100 gebracht. Die Interconnect-Struktur 200 kann so angeordnet sein, dass freiliegende Bereiche der obersten Routing-Schicht einer Routing-Struktur (z. B. Routing-Struktur 213) mit entsprechenden externen Verbindern 126 der Vorrichtungsstruktur 100 ausgerichtet sind. Sobald sie sich in physischem Kontakt befinden, kann ein Aufschmelzungsprozess eingesetzt werden, um die externen Verbinder 126 der Vorrichtungsstruktur 100 mit der Interconnect-Struktur 200 zu verbinden. In einigen Ausführungsformen werden externe Verbinder auf der Interconnect-Struktur 200 anstelle oder zusätzlich zu den externen Verbindern 126 gebildet, die auf der Vorrichtungsstruktur 100 gebildet sind. In einigen Ausführungsformen sind externe Verbinder 126 nicht an der Vorrichtungsstruktur 100 ausgebildet und die Interconnect-Struktur 200 wird mit der Vorrichtungsstruktur 100 unter Verwendung einer direkten Bonding-Technik wie einer Thermokompressionsbonding-Technik verbunden.
  • In 8 ist eine Unterfüllung 304 entlang der Seitenwände der Interconnect-Struktur 200 und in dem Spalt zwischen der Interconnect-Struktur 200 und der Vorrichtungsstruktur 100 abgeschieden. Die Unterfüllung 304 kann ein Material wie eine Formmasse, ein Epoxid, ein Unterfüllermaterial, eine Formmassenunterfüllung (MUF), ein Harz oder dergleichen sein. Die Unterfüllung 304 kann die externen Verbinder 126 schützen und eine strukturelle Unterstützung für die Vorrichtungsstruktur 100 bereitstellen. In einigen Ausführungsformen kann die Unterfüllung 304 nach der Abscheidung gehärtet werden. In einigen Ausführungsformen kann die Unterfüllung 304 nach der Abscheidung verdünnt werden. Das Ausdünnen kann beispielsweise unter Verwendung eines mechanischen Mahl- oder CMP-Verfahrens durchgeführt werden. In einigen Ausführungsformen kann die Unterfüllung 304 über der Routing-Struktur 212 abgeschieden sein und die Ausdünnung kann die oberste Routing-Schicht der Routing-Struktur 212 freilegen.
  • In 9 wird das erste Trägersubstrat 102 entbunden, um das erste Trägersubstrat 102 zu lösen (oder „zu entbinden“). Die Struktur wird dann umgedreht und gemäß einigen Ausführungsformen mit einem zweiten Trägersubstrat 302 verbunden. In einigen Ausführungsformen umfasst das Entbinden das Projizieren eines Lichts wie eines Laserlichts oder eines UV-Lichts auf eine Trennschicht auf dem ersten Trägersubstrat 102, so dass sich die Trennschicht unter der Wärme des Lichts zersetzt und das erste Trägersubstrat 102 entfernt werden kann. Das zweite Trägersubstrat 302 kann ein Trägersubstrat sein, das dem oben für das erste Trägersubstrat 102 beschriebenen ähnlich ist. Beispielsweise kann das zweite Trägersubstrat 302 ein Wafer sein, der dem in 17A gezeigten ähnlich ist, oder eine Platte ähnlich der in 17B gezeigten. Die verschiedenen Arten von zweiten Trägersubstraten 302 können auch verwendet werden, um mehrere Packages 300 zu bilden (siehe 13). Die auf dem zweiten Trägersubstrat 302 gebildeten Strukturen können anschließend vereinzelt werden, um einzelne Packages 300 zu bilden. Eine Trennschicht (nicht gezeigt) kann auf dem zweiten Trägersubstrat 302 gebildet sein, um das Anbringen der Struktur an dem zweiten Trägersubstrat 302 zu erleichtern.
  • Wie in 9 gezeigt, ist eine Seite der Interconnect-Struktur 200 an dem zweiten Trägersubstrat 302 angebracht. Nach dem Anbringen kann ein Planarisierungsprozess (z. B. ein Schleifprozess oder ein CMP-Prozess) an der Vorrichtungsstruktur 100 durchgeführt werden Der Planarisierungsprozess kann Abschnitte des Einkapselungsmittels 108 entfernen und kann auch verbleibende Abschnitte der Keimschicht 104 und/oder des Lotmaterials 114 entfernen. Auf diese Weise kann der Planarisierungsprozess die TMVs 106 und die leitfähigen Verbinder 112 (oder das Lotmaterial 114) der Interconnect-Vorrichtungen 110 freilegen. Eine Ausführungsform, bei der das Lotmaterial 114 durch den Planarisierungsprozess vollständig entfernt wird, ist unten in 15A gezeigt, und eine Ausführungsform, bei der das Lotmaterial 114 durch den Planarisierungsprozess freigelegt ist, ist unten in 15B gezeigt.
  • In 10 werden gemäß einigen Ausführungsformen eine RDL 306 und eine Schutzschicht 308 über der Struktur gebildet. Die RDL 306 kann beispielsweise eine Metallisierungsstruktur sein, die leitfähige Leitungen umfasst, welche die Interconnect-Vorrichtungen 110 und die Umverteilungsstruktur 120 elektrisch mit externen Vorrichtungen wie den in 12 beschriebenen Halbleitervorrichtungen 320A-C verbinden. In einigen Ausführungsformen kann die RDL 306 unter Verwendung von Materialien und Verfahren gebildet werden, die den RDLs 124A-G der Umverteilungsstruktur 120 ähnlich sind. Beispielsweise kann eine Keimschicht gebildet werden, wobei ein Fotolack auf der Keimschicht in einer gewünschten Struktur für die RDL 306 gebildet und strukturiert wird. Der Fotolack kann strukturiert werden, um die TMVs 106 und die leitfähigen Verbinder 112 der Interconnect-Vorrichtungen 110 freizulegen. Dann kann leitfähiges Material in den strukturierten Öffnungen des Fotolacks unter Verwendung beispielsweise eines Beschichtungsprozesses ausgebildet werden. Der Fotolack kann dann entfernt und die Keimschicht durch Ätzen entfernt werden, wodurch die RDL 306 gebildet wird. Auf diese Weise kann die RDL 306 elektrische Verbindungen zwischen den TMVs 106 und den leitfähigen Verbindern 112 der Interconnect-Vorrichtungen 110 herstellen.
  • Nach dem Bilden des RDL 306 kann die Schutzschicht 308 über der Struktur gebildet werden, die das RDL 306 bedeckt. Die Schutzschicht 308 kann aus einem oder mehreren geeigneten dielektrischen Materialien wie Polybenzoxazol (PBO), einem Polymermaterial, einem Polyimidmaterial, einem Polyimidderivat, einem Oxid, einem Nitrid, einer Formmasse oder dergleichen oder aus einer Kombination davon gebildet werden. Die Schutzschicht 308 kann durch Schleuderbeschichtung, Laminierung, CVD oder dergleichen oder eine Kombination davon gebildet werden. In einigen Ausführungsformen kann die Schutzschicht 308 eine Dicke zwischen ungefähr 2 µm und ungefähr 50 µm aufweisen.
  • In 11 sind gemäß einigen Ausführungsformen Unter-Bump-Metallisierungen (UBMs) 310 und externe Verbinder 312 auf der Struktur ausgebildet. Die UBMs 310 erstrecken sich durch die Schutzschicht 308 und bilden elektrische Verbindungen mit der RDL 306. In einigen Ausführungsformen können die UBMs 310 gebildet werden, indem beispielsweise Öffnungen in der Schutzschicht 308 gebildet werden und dann das leitfähige Material der UBMs 310 über der Schutzschicht 308 und innerhalb der Öffnungen in der Schutzschicht 308 gebildet wird. In einigen Ausführungsformen können die Öffnungen in der Schutzschicht 308 gebildet werden, indem ein Fotolack über der Schutzschicht 308 ausgebildet, der Fotolack strukturiert und die Schutzschicht 308 durch den strukturierten Fotolack unter Verwendung eines geeigneten Ätzprozesses (z. B. eines Nassätzprozesses und/oder eines Trockenätzprozesses) durchgeätzt wird.
  • In einigen Ausführungsformen umfassen die UBMs 310 drei Schichten aus leitfähigen Materialien, wie eine Schicht aus Titan, eine Schicht aus Kupfer und eine Schicht aus Nickel. Andere Anordnungen von Materialien und Schichten, wie eine Anordnung aus Chrom/Chrom-Kupfer-Legierung/Kupfer/Gold, eine Anordnung aus Titan/Titan-Wolfram/Kupfer oder eine Anordnung aus Kupfer/Nickel/Gold, können zur Bildung der UBMs 310 verwendet werden. Alle geeigneten Materialien oder Materialschichten, welche für die UBMs 310 verwendet werden können, sollen vollständig in den Geltungsbereich der aktuellen Anwendung fallen. Das leitfähige Material (z. B. die Schichten) der UBMs 310 kann unter Verwendung eines oder mehrerer Plattierungsprozesse wie Elektroplattierungs- oder stromloser Plattierungsprozesse gebildet werden, obwohl andere Bildungsprozesse wie Sputtern, Verdampfen oder ein PECVD-Prozess alternativ verwendet werden können. Sobald das leitfähige Material der UBMs 310 gebildet worden ist, können Abschnitte des leitfähigen Materials durch einen geeigneten photolithographischen Maskierungs- und Ätzprozess entfernt werden, um das unerwünschte Material zu entfernen. Das verbleibende leitfähige Material bildet die UBMs 310. In einigen Ausführungsformen können die UBMs 310 eine Teilung zwischen ungefähr 20 µm und ungefähr 80 µm aufweisen.
  • Unter weiterer Bezugnahme auf 11 werden externe Verbinder 312 gemäß einigen Ausführungsformen über den UBMs 310 gebildet. In einigen Ausführungsformen können die externen Verbinder 312 Ball Grid Array-Verbinder (BGA-Verbinder), Lötmittelkugeln, Controlled-Collapse-Chip-Connection-Bumps (C4), Mikro-Bumps (z. B. g-Bumps), mit Stromlos Nickel-Stromlos Palladium-Immersions-Gold-Technik (ENEPIG) gebildete Bumps oder dergleichen sein. Die externen Verbinder 312 können ein leitfähiges Material wie Lötmittel, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn oder dergleichen oder eine Kombination davon aufweisen. In einigen Ausführungsformen werden die externen Verbinder 312 durch anfängliches Bilden einer Lotschicht durch Verdampfen, Galvanisieren, Drucken, Löttransfer, Kugelplatzierung oder dergleichen gebildet. Sobald eine Lotschicht auf den externen Verbindern 312 gebildet worden ist, kann eine Aufschmelzung durchgeführt werden, um das Material in die gewünschten Formen zu formen.
  • 12 zeigt die Anbringung von Halbleitervorrichtungen 320A-C an den externen Verbindern 312 gemäß einigen Ausführungsformen. Die Halbleitervorrichtungen 320A-C sind physisch und elektrisch mit den externen Verbindern 312 verbunden, um eine elektrische Verbindung zwischen den Halbleitervorrichtungen 320A-C und der RDL 306 herzustellen. Auf diese Weise stellen die Halbleitervorrichtungen 320A-C auch eine elektrische Verbindung zu den Interconnect-Vorrichtungen 110 und/oder den TMVs 106 her. Die Halbleitervorrichtungen 320A-C können unter Verwendung eines geeigneten Verfahrens wie eines Bestückungsverfahrens an den externen Verbindern 312 angeordnet werden.
  • In einigen Fällen sind die Halbleitervorrichtungen 320A-C wenigstens teilweise durch die Interconnect-Vorrichtungen 110 miteinander verbunden. Durch Bilden der Interconnect-Vorrichtungen 110 in einer Schicht der Vorrichtungsstruktur 100 nahe den Halbleitervorrichtungen 320A -C, wie hierin beschrieben, können die Routing-Abstände von Verbindungen zwischen den Halbleitervorrichtungen 320A-C verringert werden, was die Bandbreite oder Geschwindigkeit der zwischen den Halbleitervorrichtungen 320A-C übertragenen elektrischen Signale erhöhen kann, wodurch der Hochgeschwindigkeitsbetrieb verbessert wird. Zusätzlich kann die größere Routing-Dichte, die in den Interconnect-Vorrichtungen 110 verfügbar ist, ein effizienteres Routing zwischen den Halbleitervorrichtungen 320A-C bereitstellen und in einigen Fällen die Anzahl der in der Umverteilungsstruktur 120 verwendeten RDLs oder die Anzahl der in der Interconnect-Struktur 200 verwendeten Routing-Schichten verringern. In einigen Fällen kann die Integrität oder Stabilität des den Halbleitervorrichtungen 320A-C zugeführten Stroms verbessert werden, indem die Halbleitervorrichtungen mit der RDL 306 über eine relativ dünne Schutzschicht 308 verbunden werden (z. B. im Vergleich zu den Isolierungsschichten der Umverteilungsstruktur 120).
  • Zusätzlich kann in einigen Fällen das Anbringen der Halbleitervorrichtungen 320A -C an einer Vorrichtungsstruktur 100 anstelle an einer Interconnect-Struktur (z. B. einer Interconnect-Struktur 200, einem organischen Kernsubstrat, einem Substrat mit zusätzlichem Routing oder dergleichen) Verzug zum Beispiel aufgrund einer Fehlanpassung des Wärmeausdehnungskoeffizienten (CTE) verringert werden. Die Verwendung von Interconnect-Vorrichtungen 110 zum Verbinden der Halbleitervorrichtungen 320A-C anstelle des Verbindens der Halbleitervorrichtungen 320A-C unter Verwendung einer separaten Interconnect-Struktur ermöglicht es, dass die Halbleitervorrichtungen 320A-C direkt an der Vorrichtungsstruktur 100 angebracht werden, was die Gesamtgröße der Struktur sowie Verzugsverformung reduzieren kann. Die Verwendung von Interconnect-Vorrichtungen 110 kann auch ein elektrisches Routing mit verringertem Verziehen aufgrund einer verbesserten CTE-Anpassung mit den Halbleitervorrichtungen 320A-C bereitstellen. Dies kann das Risiko von Kontaktermüdungsproblemen bei elektrischen Verbindungen zu den Halbleitervorrichtungen 320A-C verringern, insbesondere bei Halbleitervorrichtungen 320A-C oder Packages mit größeren Flächen. Das Verringern des Verziehens kann auch die Ausrichtungsfehlanpassung beim Anbringen der Halbleitervorrichtungen 320A-C verringern.
  • Gemäß einigen Ausführungsformen können eine oder mehrere der Halbleitervorrichtungen 320AC Vorrichtungen enthalten, die für einen beabsichtigten Zweck ausgelegt sind, wie beispielsweise ein Speicher-Die (z. B. ein DRAM-Die, ein gestapelten Speicher-Die, ein Speicher-Die mit hoher Bandbreite (HBM-Die) usw.), ein Logik-Die, ein Die der Zentraleinheit (CPU-Die), ein E/A-Die, ein System-on-a-Chip (SoC), eine Komponente auf einem Wafer (CoW), eine Integrierte-Fan-Out-Struktur (InFO-Struktur), ein Package, dergleichen oder eine Kombination davon. In einigen Ausführungsformen umfassen eine oder mehrere der Halbleitervorrichtungen 320AC integrierte Schaltungsvorrichtungen, wie Transistoren, Kondensatoren, Induktivitäten, Widerstände, Metallisierungsschichten, externe Verbinder und dergleichen, wie für eine bestimmte Funktionalität gewünscht. 12 zeigt die Anbringung von drei Halbleitervorrichtungen, aber in anderen Ausführungsformen können eine, zwei oder mehr als drei Halbleitervorrichtungen an den externen Verbindern 312 angebracht sein. In einigen Ausführungsformen können die an die externen Verbinder 312 angebrachten Halbleitervorrichtungen mehr als eine der gleichen Art von Halbleitervorrichtungen umfassen oder können zwei oder mehr verschiedene Arten von Halbleitervorrichtungen umfassen.
  • Die Halbleitervorrichtungen 320A-C können so angeordnet sein, dass leitfähige Bereiche der Halbleitervorrichtungen 320AC (z. B. Kontaktflächen, leitfähige Verbinder, Lötmittel-Bumps oder dergleichen) mit entsprechenden externen Verbindern 312 ausgerichtet sind. Ein Aufschmelzungsprozess kann verwendet werden, um die externen Verbinder 312 mit den Halbleitervorrichtungen 320A C zu verbinden. Wie in 12 gezeigt, kann eine Unterfüllung 314 zwischen jeder der Halbleitervorrichtungen 320AC und der Schutzschicht 308 abgeschieden werden. Die Unterfüllung 314 kann auch wenigstens teilweise externe Verbinder 312 oder UBMs 310 umgeben. Die Unterfüllung 314 kann ein Material wie eine Formmasse, ein Epoxidharz, ein Unterfüllermaterial, eine Formmassenunterfüllung (MUF), ein Harz oder dergleichen sein und kann der Unterfüllung 304 oder Unterfüllung 107, wie zuvor beschrieben, ähnlich sein.
  • In 13 wird das zweite Trägersubstrat 302 gelöst und externe Verbinder 322 werden auf der Interconnect-Struktur 200 gebildet, um ein Package 400 gemäß einigen Ausführungsformen zu bilden. In einigen Ausführungsformen umfasst das Entbinden das Projizieren eines Lichts wie eines Laserlichts oder eines UV-Lichts auf eine Trennschicht auf das zweite Trägersubstrat 302, so dass sich die Trennschicht unter der Wärme des Lichts zersetzt und das zweite Trägersubstrat 302 entfernt werden kann. In einigen Ausführungsformen werden mehrere Packages 300 auf dem zweiten Trägersubstrat 302 gebildet und dann vereinzelt, um separate Packages 300 zu bilden.
  • Unter weiterer Bezugnahme auf 13 können die externen Verbinder 322 an freiliegenden Abschnitten der obersten Routing-Schicht der Interconnect-Struktur 200 ausgebildet sein. In einigen Ausführungsformen werden UBMs auf der Interconnect-Struktur 200 gebildet und die externen Verbinder 322 werden über den UBMs gebildet. Die externen Verbinder 322 können beispielsweise Kontakt-Bumps oder Lötmittelkugeln sein, obwohl alle geeigneten Arten von Verbindern verwendet werden können. In einer Ausführungsform, in der die externen Verbinder 322 Kontakt-Bumps sind, können die externen Verbinder 322 ein Material wie Zinn oder andere geeignete Materialien wie Silber, bleifreies Zinn oder Kupfer aufweisen. In einer Ausführungsform, in der die externen Verbinder 322 Lötmittel-Bumps sind, können die externen Verbinder 322 gebildet werden, indem anfänglich eine Lötschicht unter Verwendung einer solchen Technik wie Verdampfen, Galvanisieren, Drucken, Löttransfer, Kugelplatzierung usw. gebildet wird. Wenn einmal eine Schicht Lötmittel auf der Struktur gebildet wurde, kann eine Aufschmelzung durchgeführt werden, um das Material in die gewünschte Bump-Form für die externen Verbinder 322 zu formen. In einigen Ausführungsformen können die externen Verbinder 322 den oben in Bezug auf 6 beschriebenen externen Verbindern 126 ähnlich sein. Auf diese Weise kann ein Package 300 gebildet werden, das Interconnect-Vorrichtungen 110 umfasst.
  • In 14 ist eine veranschaulichende Draufsicht eines Packages 350 gemäß einigen Ausführungsformen gezeigt. Das in 14 gezeigte Package 350 ist ein veranschaulichendes Beispiel und kann dem in 13 gezeigten Package 300 ähnlich sein. Beispielsweise umfasst das Package 350 Interconnect-Vorrichtungen 110 und Halbleitervorrichtungen 320, die den Halbleitervorrichtungen 320A-C ähnlich sein können, die in 12 beschrieben sind. Einige Merkmale des in 14 gezeigten Packages 350 wurden aus Gründen der Klarheit weggelassen. Wie in 14 gezeigt, können sich die Interconnect-Vorrichtungen 110 in Bereichen zwischen benachbarten Halbleitervorrichtungen 320 befinden. Auf diese Weise sind die Interconnect-Vorrichtungen 110 konfiguriert, um elektrische Verbindungen zwischen den benachbarten Halbleitervorrichtungen 320 bereitzustellen. Das in 14 gezeigte Package 350 ist ein veranschaulichendes Beispiel und die Halbleitervorrichtungen 320 oder Interconnect-Vorrichtungen 110 können andere Größen, Formen, Anordnungen oder Konfigurationen als gezeigt aufweisen oder in unterschiedlicher Anzahl als gezeigt vorliegen.
  • Die 15A - 15B zeigen vergrößerte Querschnittsansichten von Packages 300 gemäß einigen Ausführungsformen. Der in den Querschnittsansichten der 15A und 15B gezeigte Bereich ist ungefähr der entsprechend markierte Bereich, der in 13 gezeigt ist. Das in 15A gezeigte Package 300 ist dem in 13 gezeigten Package 300 ähnlich, in dem das gesamte Lotmaterial 114 durch den Planarisierungsprozess entfernt wird, der zuvor für 9 beschrieben wurde. Wie in 15A gezeigt, wird die RDL 306 somit an den leitfähigen Verbindern 112 der Interconnect-Vorrichtungen 110 gebildet. Das in 15B gezeigte Package 300 ist dem in 13 gezeigten Package 300 ähnlich, mit der Ausnahme, dass das Lotmaterial 114 nicht durch den zuvor für 9 beschriebenen Planarisierungsprozess entfernt wird, sondern nur durch den Planarisierungsprozess freigelegt wird. Wie in 15B gezeigt, ist die RDL 306 somit auf dem Lotmaterial 114 der Interconnect-Vorrichtungen 110 ausgebildet.
  • 16 zeigt ein Package 400, das Interconnect-Vorrichtungen 110 und elektronische Vorrichtungen 410 gemäß einigen Ausführungsformen umfasst. Das Package 400 kann dem in 13 gezeigten Package 300 ähnlich sein, mit der Ausnahme, dass elektronische Vorrichtungen 410 zusätzlich zu den Interconnect-Vorrichtungen 110 in der Vorrichtungsstruktur 100 ausgebildet sind. Ähnlich wie die Interconnect-Vorrichtungen 110 können die elektronischen Vorrichtungen 410 elektrisch mit den Halbleitervorrichtungen 320A-C und/oder der Umverteilungsstruktur 120 der Vorrichtungsstruktur 100 verbunden sein. Eine elektronische Vorrichtung 410 ist in 16 gezeigt, aber in anderen Ausführungsformen können mehrere elektronische Vorrichtungen 410 vorhanden sein. Die mehreren elektronischen Vorrichtungen können ähnliche elektronische Vorrichtungen 410 und/oder verschiedene elektronische Vorrichtungen 410 umfassen. Die elektronischen Vorrichtungen 410 können in der Vorrichtungsstruktur 100 ausgebildet sein, indem sie auf ähnliche Weise wie die in 2 beschriebenen Interconnect-Vorrichtungen 110 auf dem ersten Trägersubstrat 102 angeordnet sind. Das Package 400 kann anschließend auf ähnliche Weise wie das Package 300 gebildet werden.
  • Die elektronischen Vorrichtungen 410 können beispielsweise ein Die (z. B. ein Die mit integrierter Schaltung, ein Schaltungs-Die mit integrierter Stromversorgung, ein Logik-Die oder dergleichen), ein Chip, eine Halbleitervorrichtung, eine Speichervorrichtung (z. B. SRAM oder dergleichen), eine passive Vorrichtung (z. B. eine integrierte passive Vorrichtung (IPD), ein mehrschichtiger Keramikkondensator (MLCC), ein integrierter Spannungsregler (IVR oder dergleichen), dergleichen oder eine Kombination davon sein. Die elektronische Vorrichtung 410 kann eine oder mehrere aktive Vorrichtungen wie Transistoren, Dioden oder dergleichen und/oder eine oder mehrere passive Vorrichtungen wie Kondensatoren, Widerstände, Induktivitäten oder dergleichen umfassen. Auf diese Weise können verschiedene elektronische Vorrichtungen 410 in einem Package implementiert werden, was zusätzliche Funktionalität und Leistungsvorteile bietet. Zum Beispiel kann durch Einbau elektronischer Vorrichtungen 410 wie IPDs oder IVRs, die an die Stromleitung des Packages 400 gekoppelt sind, die Stabilität des den Halbleitervorrichtungen 320A-C zugeführten Stroms verbessert werden. In einigen Ausführungsformen können die elektronischen Vorrichtungen 410 auch ein zusätzliches Routing zwischen Halbleitervorrichtungen 320A-C bereitstellen, ähnlich dem, das durch Interconnect-Vorrichtungen 110 bereitgestellt wird.
  • In 17 ist eine veranschaulichende Draufsicht eines Packages 450 gemäß einigen Ausführungsformen gezeigt. Das in 17 gezeigte Package 450 ist ein veranschaulichendes Beispiel und kann dem in 16 gezeigten Package 400 ähnlich sein. Beispielsweise umfasst das Package 450 Interconnect-Vorrichtungen 110, elektronische Vorrichtungen 410 und Halbleitervorrichtungen 320, die den in 12 beschriebenen Halbleitervorrichtungen 320A-C ähnlich sein können. Auf diese Weise können die Interconnect-Vorrichtungen 110 zusätzliches Routing bereitstellen und die elektronischen Vorrichtungen 410 können zusätzliche Funktionalität bereitstellen (z. B. als zusätzliche aktive und/oder passive Vorrichtungen). Einige Merkmale des in 17 gezeigten Packages 450 wurden aus Gründen der Klarheit weggelassen. Wie in 17 gezeigt, können sich die Interconnect-Vorrichtungen 110 in Bereichen zwischen benachbarten Halbleitervorrichtungen 320 befinden. Die elektronischen Vorrichtungen 410 können sich in Bereichen zwischen benachbarten Halbleitervorrichtungen 320 und/oder in anderen Bereichen befinden, wie beispielsweise in Bereichen unterhalb der Halbleitervorrichtungen 320. Auf diese Weise ist das Design eines Packages mit elektronischen Vorrichtungen 410 flexibel, beispielsweise können sich die elektronischen Vorrichtungen 410 in Bereichen befinden, die für ihre Funktionalität geeignet sind. Das in 17 gezeigte Package 450 ist ein veranschaulichendes Beispiel und die Halbleitervorrichtungen 320, die Interconnect-Vorrichtungen 110 oder die elektronischen Vorrichtungen 410 können andere Größen, Formen, Anordnungen oder Konfigurationen als gezeigt aufweisen oder in unterschiedlicher Anzahl als gezeigt vorliegen.
  • Andere Merkmale und Prozesse können ebenfalls umfasst sein. Beispielsweise können Teststrukturen umfasst sein, um das Verifikationstesten des 3D-Packaging oder der 3DIC-Vorrichtungen zu unterstützen. Die Teststrukturen können beispielsweise Testpads umfassen, die in einer Umverteilungsschicht oder auf einem Substrat ausgebildet sind, welches das Testen des 3D-Packaging oder der 3DIC, die Verwendung von Sonden und/oder Sondenkarten und dergleichen ermöglicht. Das Verifikationstesten kann sowohl an Zwischenstrukturen als auch an der endgültigen Struktur durchgeführt werden. Zusätzlich können die hierin offenbarten Strukturen und Verfahren in Verbindung mit Testmethodologien verwendet werden, die eine Zwischenüberprüfung bekannter guter Dies beinhalten, um die Ausbeute zu erhöhen und die Kosten zu senken.
  • Durch Verwendung der hier beschriebenen Ausführungsformen kann die Leistung eines Vorrichtungs-Packages verbessert werden und es kann auch die Zuverlässigkeit eines Vorrichtungs-Packages verbessert werden. Verschiedene Merkmale der hier beschriebenen Ausführungsformen können kombiniert werden, um diese und andere Vorteile zu erzielen. In einigen Fällen kann die Verwendung von Interconnect-Vorrichtungen zum Verbinden von Halbleitervorrichtungen wie beschrieben die Leitfähigkeit und Zuverlässigkeit elektrischer Verbindungen zwischen Halbleitervorrichtungen verbessern und eine verbesserte Bandbreite während des Hochgeschwindigkeitsbetriebs ermöglichen. In einigen Fällen können die hier beschriebenen Techniken in einem Prozessablauf mit anderen typischen Herstellungsprozessen durchgeführt werden und können somit bestehenden Prozessen nur geringe oder keine zusätzlichen Kosten hinzufügen. Darüber hinaus kann die Verwendung der beschriebenen Prozesstechniken zu einer verbesserten Ausbeute und einer verbesserten Verbindungszuverlässigkeit führen, insbesondere bei Packages mit größeren Flächen. Beispielsweise können die hier beschriebenen Prozesstechniken die Verzugverformung verringern. In einigen Fällen können elektronische Vorrichtungen zusätzlich zu Interconnect-Vorrichtungen in ein Package integriert werden, die zusätzliche Funktionen bereitstellen können. Beispielsweise können elektronische Vorrichtungen, die IPDs oder IVRs umfassen, die Leistungsintegrität eines Packages verbessern.
  • In einigen Ausführungsformen umfasst ein Verfahren das Anordnen einer Interconnect-Vorrichtung auf einem ersten Träger, wobei die Interconnect-Vorrichtung einen ersten leitfähigen Verbinder und einen zweiten leitfähigen Verbinder umfasst, das Bilden einer ersten Durchkontaktierung und einer zweiten Durchkontaktierung auf dem ersten Träger, das Bilden einer Umverteilungsstruktur über der Interconnect-Vorrichtung, der ersten Durchkontaktierung und der zweiten Durchkontaktierung, wobei eine erste Seite der Umverteilungsstruktur mit der ersten Durchkontaktierung und der zweiten Durchkontaktierung verbunden ist, das Verbinden einer Interconnect-Struktur mit einer zweiten Seite der Umverteilungsstruktur, wobei die Interconnect-Struktur ein organisches Substrat und Routing-Schichten umfasst, das Anbringen der Interconnect-Struktur an einem zweiten Träger, das Verbinden eines ersten Halbleiter-Dies mit dem ersten leitfähigen Verbinder der Interconnect-Vorrichtung und der ersten Durchkontaktierung und das Verbinden eines zweiten Halbleiter-Dies mit dem zweiten leitfähigen Verbinder der Interconnect-Vorrichtung und der zweiten Durchkontaktierung, wobei der zweite Halbleiter-Die elektrisch mit dem ersten Halbleiter-Die durch die Interconnect-Vorrichtung verbunden ist. In einer Ausführungsform umfasst das Verfahren das Bilden einer Formmasse über dem ersten Träger, wobei die Formmasse die Interconnect-Vorrichtung, die erste Durchkontaktierung und die zweite Durchkontaktierung umgibt. In einer Ausführungsform umfasst das Verfahren das Anordnen eines Integrierten-Spannungsregler-Dies (IVR-Dies) auf dem ersten Träger und das Verbinden des ersten Halbleiter-Dies mit dem IVR. In einer Ausführungsform umfasst das Verfahren das Bilden einer Keimschicht auf dem ersten Träger und das Durchführen eines Aufschmelzungsprozesses, um den ersten leitfähigen Verbinder und den zweiten leitfähigen Verbinder mit der Keimschicht zu verbinden. In einer Ausführungsform erstreckt sich der erste Halbleiter-Die über die Interconnect-Vorrichtung und der zweite Halbleiter-Die erstreckt sich ebenfalls über die Interconnect-Vorrichtung. In einer Ausführungsform umfasst das Verfahren das Bilden einer Unterfüllung zwischen der Interconnect-Vorrichtung und dem ersten Träger. In einer Ausführungsform umfasst das Bilden der Umverteilungsstruktur das Bilden einer Schicht aus Formmasse und einer Umverteilungsschicht, die sich durch die Schicht aus Formmasse erstreckt. In einer Ausführungsform umfasst das Verfahren das Bilden einer Metallisierungsstruktur über der Interconnect-Vorrichtung, der ersten Durchkontaktierung und der zweiten Durchkontaktierung, wobei die Metallisierungsstruktur zwischen dem ersten Halbleiter-Die und der Interconnect-Vorrichtung liegt. In einer Ausführungsform umfasst das Verfahren das Bilden einer Schutzschicht über der Metallisierungsstruktur. In einer Ausführungsform umfasst das Verfahren das Bilden externer Verbinder, die sich durch die Schutzschicht hindurch erstrecken und die Metallisierungsstruktur berühren, wobei der erste Halbleiter-Die elektrisch mit den externen Verbindern verbunden ist.
  • In einer Ausführungsform umfasst eine Vorrichtung eine Interconnect-Vorrichtung, die an einer Umverteilungsstruktur angebracht ist, wobei die Interconnect-Vorrichtung leitfähiges Routing umfasst, das mit leitfähigen Verbindern verbunden ist, die auf einer ersten Seite der Interconnect-Vorrichtung angeordnet sind, wobei ein Formmaterial wenigstens seitlich die Interconnect-Vorrichtung, eine Metallisierungsstruktur über dem Formmaterial und über der ersten Seite der Interconnect-Vorrichtung umgibt, wobei die Metallisierungsstruktur elektrisch mit den leitfähigen Verbindern verbunden ist, erste externe Verbinder, die mit der Metallisierungsstruktur verbunden sind, und Halbleitervorrichtungen, die mit den ersten externen Verbindern verbunden sind. In einer Ausführungsform hat das leitfähige Routing der Interconnect-Vorrichtung eine Teilung von weniger als 1 µm. In einer Ausführungsform umfasst die Vorrichtung eine integrierte passive Vorrichtung (IPD), die an der Umverteilungsstruktur angebracht ist, wobei das Formmaterial die IPD wenigstens seitlich umgibt. In einer Ausführungsform umfasst die Vorrichtung zweite externe Verbinder an der Umverteilungsstruktur und eine Interconnect-Struktur, die an den zweiten externen Verbindern angebracht ist. In einer Ausführungsform umfasst die Vorrichtung eine Unterfüllung, die sich zwischen der Umverteilungsstruktur und der Interconnect-Struktur erstreckt. In einer Ausführungsform umfasst die Vorrichtung eine Isolierschicht über der Metallisierungsstruktur, wobei sich die ersten externen Verbinder durch die Isolierschicht erstrecken.
  • In einer Ausführungsform umfasst ein Package eine Umverteilungsstruktur mit Isolierschichten und Umverteilungsschichten, eine erste Schicht einer Formmasse auf der Umverteilungsstruktur, Durchkontaktierungen innerhalb der ersten Schicht der Formmasse, Interconnect-Vorrichtungen innerhalb der ersten Schicht der Formmasse, wobei jede Interconnect-Vorrichtung Kontakte, eine dielektrische Schicht, welche die erste Schicht der Formmasse, die Durchkontaktierungen und die Interconnect-Vorrichtungen bedeckt, und Halbleitervorrichtungen über der dielektrischen Schicht umfasst, wobei die Halbleitervorrichtungen über die dielektrische Schicht elektrisch mit den Durchkontaktierungen verbunden sind und elektrisch mit den Kontakten der Interconnect-Vorrichtungen über die dielektrische Schicht verbunden sind, wobei wenigstens zwei Halbleitervorrichtungen der Halbleitervorrichtungen über wenigstens eine Interconnect-Vorrichtung der Interconnect-Vorrichtungen elektrisch verbunden sind. In einer Ausführungsform umfasst das Package eine Interconnect-Struktur, die elektrisch mit der Umverteilungsstruktur verbunden ist, wobei die Interconnect-Struktur eine über ein Substrat gebildete Routing-Struktur und ein Unterfüllmaterial umfasst, das sich zwischen der Umverteilungsstruktur und der Interconnect-Struktur erstreckt. In einer Ausführungsform umfasst das Package eine integrierte passive Vorrichtung (IPD) innerhalb der ersten Schicht der Formmasse, wobei die IPD elektrisch mit wenigstens einer Halbleitervorrichtung der Halbleitervorrichtungen verbunden ist. In einer Ausführungsform umfasst eine Isolierschicht der Isolierschichten der Umverteilungsstruktur eine zweite Schicht einer Formmasse.
  • Das Vorstehende umreißt Merkmale mehrerer Ausführungsformen, so dass Fachleute auf diesem Gebiet der Technik die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute auf diesem Gebiet der Technik sollten sich darüber im Klaren sein, dass sie die vorliegende Offenbarung leicht als Grundlage für das Entwerfen oder Modifizieren anderer Verfahren und Strukturen verwenden können, um dieselben Zwecke auszuführen und/oder um dieselben Vorteile der hier eingeführten Ausführungsformen zu erzielen. Fachleute auf diesem Gebiet der Technik sollten auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Abänderungen hierin vornehmen können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren, umfassend: Anordnen einer Interconnect-Vorrichtung auf einen ersten Träger, wobei die Interconnect-Vorrichtung einen ersten leitfähigen Verbinder und einen zweiten leitfähigen Verbinder umfasst; Bilden einer ersten Durchkontaktierung und einer zweiten Durchkontaktierung auf dem ersten Träger; Bilden einer Umverteilungsstruktur über der Interconnect-Vorrichtung, der ersten Durchkontaktierung und der zweiten Durchkontaktierung, wobei eine erste Seite der Umverteilungsstruktur mit der ersten Durchkontaktierung und der zweiten Durchkontaktierung verbunden ist; Verbinden einer Interconnect-Struktur mit einer zweiten Seite der Umverteilungsstruktur, wobei die Interconnect-Struktur ein organisches Substrat und mehrere Routing-Schichten umfasst; Anbringen der Interconnect-Struktur an einem zweiten Träger; Verbinden eines ersten Halbleiter-Dies mit dem ersten leitfähigen Verbinder der Interconnect-Vorrichtung und der ersten Durchkontaktierung; und Verbinden eines zweiten Halbleiter-Dies mit dem zweiten leitfähigen Verbinder der Interconnect-Vorrichtung und der zweiten Durchkontaktierung, wobei der zweite Halbleiter-Die über die Interconnect-Vorrichtung elektrisch mit dem ersten Halbleiter-Die verbunden ist.
  2. Verfahren nach Anspruch 1, ferner umfassend ein Bilden einer Formmasse über dem ersten Träger, wobei die Formmasse die Interconnect-Vorrichtung, die erste Durchkontaktierung und die zweite Durchkontaktierung umgibt.
  3. Verfahren nach Anspruch 1 oder 2, ferner umfassend ein Anordnen eines integrierten Spannungsregler-Dies (IVR-Dies) auf dem ersten Träger und ferner ein Verbinden des ersten Halbleiter-Dies mit dem IVR.
  4. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend ein Bilden einer Keimschicht auf dem ersten Träger und ein Durchführen eines Aufschmelzungsprozesses zum Verbinden des ersten leitfähigen Verbinders und des zweiten leitfähigen Verbinders mit der Keimschicht.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei sich der erste Halbleiter-Die über die Interconnect-Vorrichtung erstreckt und wobei sich der zweite Halbleiter-Die über die Interconnect-Vorrichtung erstreckt.
  6. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend ein Bilden einer Unterfüllung zwischen der Interconnect-Vorrichtung und dem ersten Träger.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Bilden der Umverteilungsstruktur ein Bilden einer Schicht aus Formmasse und einer Umverteilungsschicht umfasst, die sich durch die Schicht aus Formmasse erstreckt.
  8. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend ein Bilden einer Metallisierungsstruktur über der Interconnect-Vorrichtung, der ersten Durchkontaktierung und der zweiten Durchkontaktierung, wobei die Metallisierungsstruktur zwischen dem ersten Halbleiter-Die und der Interconnect-Vorrichtung liegt.
  9. Verfahren nach Anspruch 8, ferner umfassend ein Bilden einer Schutzschicht über der Metallisierungsstruktur.
  10. Verfahren nach Anspruch 9, ferner umfassend ein Bilden externer Verbinder, die sich durch die Schutzschicht erstrecken und die Metallisierungsstruktur berühren, wobei der erste Halbleiter-Die elektrisch mit den externen Verbindern verbunden ist.
  11. Vorrichtung, umfassend: eine Interconnect-Vorrichtung, die an einer Umverteilungsstruktur angebracht ist, wobei die Interconnect-Vorrichtung ein leitfähiges Routing umfasst, das mit einer Mehrzahl von leitfähigen Verbindern verbunden ist, die auf einer ersten Seite der Interconnect-Vorrichtung angeordnet sind; ein Formmaterial, das die Interconnect-Vorrichtung wenigstens seitlich umgibt; eine Metallisierungsstruktur über dem Formmaterial und der ersten Seite der Interconnect-Vorrichtung, wobei die Metallisierungsstruktur elektrisch mit der Mehrzahl von leitfähigen Verbindern verbunden ist; eine Mehrzahl von ersten externen Verbindern, die mit der Metallisierungsstruktur verbunden sind; und eine Mehrzahl von Halbleitervorrichtungen, die mit der Mehrzahl von ersten externen Verbindern verbunden sind.
  12. Vorrichtung nach Anspruch 11, wobei das leitfähige Routing der Interconnect-Vorrichtung eine Teilung von weniger als 1 µm aufweist.
  13. Vorrichtung nach Anspruch 11 oder 12, ferner umfassend eine integrierte passive Vorrichtung (IPD), die an der Umverteilungsstruktur angebracht ist, wobei das Formmaterial die IPD wenigstens seitlich umgibt.
  14. Vorrichtung nach einem der Ansprüche 11 bis 13, ferner umfassend zweite externe Verbinder an der Umverteilungsstruktur und eine Interconnect-Struktur, die an den zweiten externen Verbindern angebracht ist.
  15. Vorrichtung nach Anspruch 14, ferner umfassend eine Unterfüllung, die sich zwischen der Umverteilungsstruktur und der Interconnect-Struktur erstreckt.
  16. Vorrichtung nach einem der Ansprüche 11 bis 15, ferner umfassend eine Isolierschicht über der Metallisierungsstruktur, wobei sich die Mehrzahl von ersten externen Verbindern durch die Isolierschicht erstreckt.
  17. Package, umfassend: eine Umverteilungsstruktur, die ein Mehrzahl von Isolierschichten und eine Mehrzahl von Umverteilungsschichten umfasst; eine erste Schicht Formmasse auf der Umverteilungsstruktur; eine Mehrzahl von Durchkontaktierungen innerhalb der ersten Schicht der Formmasse; eine Mehrzahl von Interconnect-Vorrichtungen innerhalb der ersten Schicht der Formmasse, wobei jede Interconnect-Vorrichtung mehrere Kontakte umfasst; eine dielektrische Schicht, welche die erste Schicht der Formmasse, die Durchkontaktierungen und die Mehrzahl von Interconnect-Vorrichtungen bedeckt; und eine Mehrzahl von Halbleitervorrichtungen über der dielektrischen Schicht, wobei die Mehrzahl von Halbleitervorrichtungen über die dielektrische Schicht elektrisch mit den Durchkontaktierungen verbunden ist und elektrisch durch die dielektrische Schicht mit der Mehrzahl von Kontakten der Mehrzahl von Interconnect-Vorrichtungen verbunden ist, wobei wenigstens zwei Halbleitervorrichtungen der Mehrzahl von Halbleitervorrichtungen über wenigstens eine Interconnect-Vorrichtung der Mehrzahl von Interconnect-Vorrichtungen elektrisch verbunden sind.
  18. Package nach Anspruch 17, ferner umfassend eine Interconnect-Struktur, die elektrisch mit der Umverteilungsstruktur verbunden ist, wobei die Interconnect-Struktur eine über einem Substrat gebildete Routing-Struktur und ein Unterfüllmaterial umfasst, das sich zwischen der Umverteilungsstruktur und der Interconnect-Struktur erstreckt.
  19. Package nach Anspruch 17 oder 18, ferner umfassend eine integrierte passive Vorrichtung (IPD) innerhalb der ersten Schicht der Formmasse, wobei die IPD elektrisch mit wenigstens einer Halbleitervorrichtung der Mehrzahl von Halbleitervorrichtungen verbunden ist.
  20. Package nach Anspruch 17, 18 oder 19, wobei eine Isolierschicht der Mehrzahl von Isolierschichten der Umverteilungsstruktur eine zweite Schicht einer Formmasse umfasst.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
US11462419B2 (en) 2018-07-06 2022-10-04 Invensas Bonding Technologies, Inc. Microelectronic assemblies
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US11227812B2 (en) * 2019-08-28 2022-01-18 Taiwan Semiconductor Manufacturing Company, Ltd. Package and manufacturing method thereof
US11243573B2 (en) * 2020-04-28 2022-02-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package, display apparatus and manufacturing method of semiconductor package
US11296024B2 (en) * 2020-05-15 2022-04-05 Qualcomm Incorporated Nested interconnect structure in concentric arrangement for improved package architecture
US11355463B2 (en) 2020-05-20 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method
DE102020124229A1 (de) 2020-05-20 2021-11-25 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und verfahren
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11705378B2 (en) * 2020-07-20 2023-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
KR20220018746A (ko) * 2020-08-07 2022-02-15 삼성전자주식회사 반도체 패키지
US11282756B2 (en) * 2020-08-17 2022-03-22 Taiwan Semiconductor Manufacturing Company Limited Organic interposer including stress-resistant bonding structures and methods of forming the same
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11728273B2 (en) * 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11574891B2 (en) * 2021-01-26 2023-02-07 Nanya Technology Corporation Semiconductor device with heat dissipation unit and method for fabricating the same
US11842935B2 (en) * 2021-02-18 2023-12-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a reconstructed package substrate comprising substrates blocks
US11664315B2 (en) * 2021-03-11 2023-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Structure with interconnection die and method of making same
TWI781009B (zh) * 2021-12-15 2022-10-11 力晶積成電子製造股份有限公司 半導體封裝及其製造方法
US20230230910A1 (en) * 2022-01-19 2023-07-20 Qualcomm Incorporated Double-sided redistribution layer (rdl) substrate for passive and device integration
FR3133482A1 (fr) * 2022-03-11 2023-09-15 Stmicroelectronics (Grenoble 2) Sas Substrat d’interconnexion et procédé de fabrication d’un tel substrat

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060226527A1 (en) 2005-03-16 2006-10-12 Masaki Hatano Semiconductor device and method of manufacturing semiconductor device
US9831148B2 (en) 2016-03-11 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package including voltage regulators and methods forming same
WO2019132965A1 (en) 2017-12-29 2019-07-04 Intel Corporation Microelectronic assemblies

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US8791536B2 (en) * 2011-04-28 2014-07-29 Aptina Imaging Corporation Stacked sensor packaging structure and method
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US9257333B2 (en) 2013-03-11 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures and methods of forming same
US9263839B2 (en) 2012-12-28 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for an improved fine pitch joint
US9111949B2 (en) 2012-04-09 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of wafer level package for heterogeneous integration technology
US9196532B2 (en) 2012-06-21 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit packages and methods for forming the same
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US9275924B2 (en) 2012-08-14 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package having a recess filled with a molding compound
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US8993380B2 (en) 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
US9196559B2 (en) 2013-03-08 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Directly sawing wafers covered with liquid molding compound
US8987922B2 (en) 2013-03-11 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for wafer level packaging
US9275925B2 (en) 2013-03-12 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for an improved interconnect structure
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
JP2014236188A (ja) * 2013-06-05 2014-12-15 イビデン株式会社 配線板及びその製造方法
US9275955B2 (en) * 2013-12-18 2016-03-01 Intel Corporation Integrated circuit package with embedded bridge
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9425126B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for chip-on-wafer-on-substrate
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
EP2988577A1 (de) * 2014-08-20 2016-02-24 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Leiterplatte
JP6378616B2 (ja) * 2014-11-12 2018-08-22 イビデン株式会社 電子部品内蔵プリント配線板
US20180261535A1 (en) * 2014-12-15 2018-09-13 Bridge Semiconductor Corp. Method of making wiring board with dual routing circuitries integrated with leadframe
US9461018B1 (en) 2015-04-17 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out PoP structure with inconsecutive polymer layer
US9666502B2 (en) 2015-04-17 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Discrete polymer in fan-out packages
US9595494B2 (en) * 2015-05-04 2017-03-14 Qualcomm Incorporated Semiconductor package with high density die to die connection and method of making the same
US9761571B2 (en) 2015-09-17 2017-09-12 Deca Technologies Inc. Thermally enhanced fully molded fan-out module
US9735131B2 (en) 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
US10312220B2 (en) * 2016-01-27 2019-06-04 Amkor Technology, Inc. Semiconductor package and fabricating method thereof
WO2017164810A1 (en) * 2016-03-21 2017-09-28 Agency For Science, Technology And Research Semiconductor package and method of forming the same
US10026716B2 (en) * 2016-04-15 2018-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC formation with dies bonded to formed RDLs
US10541226B2 (en) 2016-07-29 2020-01-21 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of forming the same
US10840227B2 (en) 2017-11-02 2020-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Under-bump-metallization structure and redistribution layer design for integrated fan-out package with integrated passive device
US10784203B2 (en) * 2017-11-15 2020-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method
US20190157222A1 (en) * 2017-11-20 2019-05-23 Nxp Usa, Inc. Package with isolation structure
US10483156B2 (en) * 2017-11-29 2019-11-19 International Business Machines Corporation Non-embedded silicon bridge chip for multi-chip module
US10163798B1 (en) 2017-12-22 2018-12-25 Intel Corporation Embedded multi-die interconnect bridge packages with lithotgraphically formed bumps and methods of assembling same
CN110197793A (zh) * 2018-02-24 2019-09-03 华为技术有限公司 一种芯片及封装方法
US11315891B2 (en) * 2018-03-23 2022-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming semiconductor packages having a die with an encapsulant
US11373951B2 (en) 2018-03-27 2022-06-28 Intel Corporation Via structures having tapered profiles for embedded interconnect bridge substrates
US20190393112A1 (en) * 2018-06-25 2019-12-26 Elizabeth Nofen Encapsulant material containing fluorophores for in-situ visualization of stress in an organic package
US20200243449A1 (en) * 2019-01-30 2020-07-30 Powertech Technology Inc. Package structure and manufacturing method thereof
US11658122B2 (en) * 2019-03-18 2023-05-23 Intel Corporation EMIB patch on glass laminate substrate
US20200395300A1 (en) * 2019-06-13 2020-12-17 Intel Corporation Substrateless double-sided embedded multi-die interconnect bridge

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060226527A1 (en) 2005-03-16 2006-10-12 Masaki Hatano Semiconductor device and method of manufacturing semiconductor device
US9831148B2 (en) 2016-03-11 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package including voltage regulators and methods forming same
WO2019132965A1 (en) 2017-12-29 2019-07-04 Intel Corporation Microelectronic assemblies

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