DE102018125106B4 - Hybridgebondete Struktur und Verfahren zu deren Herstellung - Google Patents

Hybridgebondete Struktur und Verfahren zu deren Herstellung Download PDF

Info

Publication number
DE102018125106B4
DE102018125106B4 DE102018125106.8A DE102018125106A DE102018125106B4 DE 102018125106 B4 DE102018125106 B4 DE 102018125106B4 DE 102018125106 A DE102018125106 A DE 102018125106A DE 102018125106 B4 DE102018125106 B4 DE 102018125106B4
Authority
DE
Germany
Prior art keywords
conductors
dielectric layer
integrated circuit
bonding
connection structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102018125106.8A
Other languages
English (en)
Other versions
DE102018125106A1 (de
Inventor
Bo-Tsung TSAI
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US15/983,104 external-priority patent/US10672820B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102018125106A1 publication Critical patent/DE102018125106A1/de
Application granted granted Critical
Publication of DE102018125106B4 publication Critical patent/DE102018125106B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/89—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using at least one connector not provided for in any of the groups H01L24/81 - H01L24/86
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14632—Wafer-level processed structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1464—Back illuminated imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14687—Wafer level processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/1469—Assemblies, i.e. hybrid integration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02233—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body not in direct contact with the bonding area
    • H01L2224/02235—Reinforcing structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05551—Shape comprising apertures or cavities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05555—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05575—Plural external layers
    • H01L2224/05578—Plural external layers being disposed next to each other, e.g. side-to-side arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0605—Shape
    • H01L2224/06051—Bonding areas having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0651—Function
    • H01L2224/06515—Bonding areas having different functions
    • H01L2224/06517—Bonding areas having different functions including bonding areas providing primarily mechanical bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08146—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a via connection in the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H01L2224/0918—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/09181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0951—Function
    • H01L2224/09515—Bonding areas having different functions
    • H01L2224/09517—Bonding areas having different functions including bonding areas providing primarily mechanical support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H01L2224/80011—Chemical cleaning, e.g. etching, flux
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H01L2224/80013—Plasma cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8012—Aligning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80909—Post-treatment of the bonding area
    • H01L2224/80948—Thermal treatments, e.g. annealing, controlled cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14621—Colour filter arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14623—Optical shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14625—Optical elements or arrangements associated with the device
    • H01L27/14627—Microlenses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/20—Parameters
    • H01L2924/201—Temperature ranges
    • H01L2924/20104—Temperature range 100 C=<T<150 C, 373.15 K =< T < 423.15K
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/20—Parameters
    • H01L2924/201—Temperature ranges
    • H01L2924/20105—Temperature range 150 C=<T<200 C, 423.15 K =< T < 473.15K
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/20—Parameters
    • H01L2924/201—Temperature ranges
    • H01L2924/20108—Temperature range 300 C=<T<350 C, 573.15K =<T< 623.15K
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/20—Parameters
    • H01L2924/201—Temperature ranges
    • H01L2924/20109—Temperature range 350 C=<T<400 C, 623.15K =<T< 673.15K
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/20—Parameters
    • H01L2924/201—Temperature ranges
    • H01L2924/2011—Temperature range 400 C=<T<450 C, 673.15K =<T< 723.15K

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

Verfahren zur Herstellung einer hybridgebondeten Struktur, umfassend:Bereitstellen einer ersten integrierten Schaltungskomponente (100), umfassend ein erstes Halbleitersubstrat (110) mit einer Vielzahl von ersten Halbleitervorrichtungen (112) darin, eine erste Verbindungsstruktur (120), die auf dem ersten Halbleitersubstrat (110) angeordnet ist, eine erste dielektrische Schicht (130), die die erste Verbindungsstruktur (120) bedeckt und wenigstens eine erste Leitergruppe (140), wobei die wenigstens eine erste Leitergruppe (140) eine Vielzahl von ersten Leitern (142) umfasst, die durch die erste Verbindungsstruktur (120) elektrisch miteinander verbunden sind;Bereitstellen einer zweiten integrierten Schaltungskomponente (200) mit einem zweiten Halbleitersubstrat (210) mit einer Vielzahl von zweiten Halbleitervorrichtungen (212) darin, einer zweiten Verbindungsstruktur (220), die auf dem zweiten Halbleitersubstrat (210) angeordnet ist, einer zweiten dielektrischen Schicht (230), die die zweite Verbindungsstruktur (220) bedeckt, und wenigstens einer zweiten Leitergruppe (240), wobei die wenigstens eine zweite Leitergruppe (240) eine Vielzahl von zweiten Leitern umfasst, die durch die zweite Verbindungsstruktur (220) elektrisch miteinander verbunden sind; undDurchführen eines Hybrid-Bonding-Prozesses, um die erste integrierte Schaltungskomponente (100) und die zweite integrierte Schaltungskomponente (200) derart zu verbinden, dass die erste dielektrische Schicht (130) mit der zweiten dielektrischen Schicht (230) verbunden ist und die Vielzahl von ersten Leitern (142) mit der Vielzahl von zweiten Leitern verbunden ist, wobei das Verbinden zwischen der Vielzahl von ersten Leitern (142) und der Vielzahl von zweiten Leitern ein Durchkontaktierung-zu-Durchkontaktierung-Bonden oder ein Durchkontaktierung-zu-Kontaktstellen-Bonden umfasst.

Description

  • HINTERGRUND
  • Wafer-Level-Hybrid-Bonding-Technologie zum Wafer-zu-Wafer-Bonding wird bei der Herstellung von dreidimensionalen integrierten Schaltungskomponenten (3D-IC) verwendet, wie zum Beispiel rückseitig beleuchtete (BSI) komplementäre Metalloxidhalbleiter (CMOS) - Bildsensoren (CIS). Bei der Herstellung des BSI-CIS wird ein Sensorwafer mit integrierten BSI-Erfassungs-Schaltungen, die in einem Array angeordnet sind, und ein Logikschaltungswafer mit Logikschaltungschips, die in einem Array angeordnet sind, bereitgestellt. Der Sensorwafer und der Logikschaltungswafer sind miteinander durch Wafer-Level-Hybrid-Bonding-Technologie verbunden, so dass der Logikschaltungswafer über dem Sensorwafer gestapelt ist. Danach werden die hybridgebondeten Sensor- und Logikschaltungswafer gepackt und vereinzelt, um BSI-CIS-Vorrichtungen zu bilden. Während des Hybrid-Bonding-Prozesses des Sensorwafers und des Logikschaltungswafers kann Kupferextrusion und/oder Kupfermigration an der Bonding-Schnittstelle der Wafer erzeugt werden. Dementsprechend verschlechtert sich die Zuverlässigkeit der hybridgebondeten Wafer aufgrund der oben erwähnten Kupferextrusion und/oder Kupfermigration. Hybridgebondete Schaltungskomponenten sind beispielsweise aus der US 2014/0015084 A1 und der US 2015/0091124 A1 bekannt.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den begleitenden Figuren gelesen wird. Es ist anzumerken, dass gemäß der Standardpraxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu sind. Tatsächlich können die Dimensionen der verschiedenen Merkmale zur Klarheit der Diskussion willkürlich erhöht oder verringert werden.
    • 1 bis 7 veranschaulichen einen Prozessablauf zum Herstellen von BSI-CIS-Vorrichtungen gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 8 und 9 sind Querschnittsansichten, die einen Hybrid-Bonding-Prozess von Wafern gemäß einigen Ausführungsformen der vorliegenden Offenbarung veranschaulichen.
    • 10 ist eine Querschnittsansicht einer hybridgebondeten Struktur gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 11 und 12 sind Querschnittsansichten, die einen Hybrid-Bonding-Prozess von Wafern gemäß einigen alternativen Ausführungsformen der vorliegenden Offenbarung veranschaulichen.
    • 13 bis 18 sind Querschnittsansichten, die hybridgebondete Strukturen gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung veranschaulichen.
    • 19 bis 28 sind Draufsichten, die jeweils eine Leitergruppe der ersten integrierten Schaltungskomponente und/oder der zweiten integrierten Schaltungskomponente gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung darstellen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands bereit. Spezifische Beispiele von Komponenten und Anordnungen werden nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dies sind natürlich nur Beispiele und sollen nicht einschränkend sein. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen den ersten und zweiten Merkmalen ausgebildet sein können, so dass das erste und das zweite Merkmal nicht in direktem Kontakt stehen müssen. Zusätzlich kann die vorliegende Offenbarung in den verschiedenen Beispielen Bezugszeichen und/oder Buchstaben wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schreibt selbst keine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können räumlich relative Begriffe, wie „unterhalb“, „unterer“, „niedriger“, „oberhalb“, „oberer“ und dergleichen hierin zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder einer Eigenschaft zu (einem) anderen Element(en) oder (einem) weiteren Merkmal(en) zu beschreiben, wie in den Figuren dargestellt. Die räumlich relativen Terme sollen zusätzlich zu der in den Figuren dargestellten Orientierung unterschiedliche Orientierungen der verwendeten Vorrichtung oder des Betriebs umfassen. Die Vorrichtung kann auf andere Weise orientiert sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hier verwendeten räumlichen relativen Deskriptoren können ebenfalls entsprechend interpretiert werden.
  • 1 bis 7 veranschaulichen einen Prozessablauf zum Herstellen von BSI-CIS-Vorrichtungen gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • Bezugnehmend auf 1 sind eine erste integrierte Schaltungskomponente 100 und eine zweite integrierte Schaltungskomponente 200 vorgesehen. Die erste integrierte Schaltungskomponente 100 kann ein erstes Halbleitersubstrat 110 mit einer Vielzahl von darin ausgebildeten ersten Halbleitervorrichtungen, eine erste Verbindungsstruktur 120, die auf dem ersten Halbleitersubstrat 110 angeordnet ist, eine erste dielektrische Schicht 130, die die erste Verbindungsstruktur 120 bedeckt, und wenigstens eine erste Leitergruppe 140 umfassen. Die wenigstens eine erste Leitergruppe 140 kann mehrere erste Leiter 142 umfassen, die durch die erste Verbindungsstruktur 120 elektrisch miteinander verbunden sind. Die wenigstens eine erste Leitergruppe 140 ist in die erste dielektrische Schicht 130 eingebettet Die zweite integrierte Schaltungskomponente 200 kann ein zweites Halbleitersubstrat 210 mit einer Vielzahl von darin ausgebildeten zweiten Halbleitervorrichtungen, eine auf dem zweiten Halbleitersubstrat 210 angeordnete zweite Verbindungsstruktur 220, eine zweite dielektrische Schicht 230, die die zweite Verbindungsstruktur 220 abdeckt, und wenigstens eine zweite Leitergruppe 240 umfassen. Die wenigstens eine zweite Leitergruppe 240 kann eine Vielzahl von zweiten Leitern 242 umfassen, die durch die zweite Verbindungsstruktur 220 elektrisch miteinander verbunden sind. Die wenigstens eine zweite Leitergruppe 240 ist in der zweiten dielektrischen Schicht 230 eingebettet.
  • Wie in 1 gezeigt, kann die erste integrierte Schaltungskomponente 100 in einigen Ausführungsformen ein erster Halbleiterwafer (d.h. ein Sensorwafer) sein, der eine Vielzahl von in einem Array angeordneten Fotodetektionschips 102 umfasst, und die zweite integrierte Schaltungskomponente 200 kann ein zweiter Halbleiterwafer (d.h. ein Logikschaltungswafer) sein, der eine Vielzahl von integrierten Logikschaltungschips 202 umfasst, die in einem Array angeordnet sind. Mit anderen Worten, das erste Halbleitersubstrat 110, die erste Verbindungsstruktur 120, die erste dielektrische Schicht 130 und die wenigstens eine erste Leitergruppe 140, die oben erwähnt wurden, können die Vielzahl von Fotodetektionschips 102 in dem ersten Halbleiterwafer bilden; und das zweite Halbleitersubstrat 210, die zweite Verbindungsstruktur 220, die zweite dielektrische Schicht 230 und die wenigstens eine zweite Leitergruppe 240, die oben erwähnt wurden, können die Vielzahl von logischen integrierten Schaltungschips 202 im zweiten Halbleiterwafer bilden.
  • In einigen Ausführungsformen kann das Material der ersten Leiter 142 und der zweiten Leiter 242 Kupfer (Cu) oder ein anderes geeignetes metallisches Material sein, während das Material der ersten dielektrischen Schicht 130 und der zweiten dielektrischen Schicht 230 Siliziumoxid sein kann (SiOx, wobei x>o), Siliziumnitrid (SiNx, wobei x>o), Siliziumoxynitrid (SiOxNy, wobei x>o und y>o) oder ein anderes geeignetes dielektrisches Material. Die ersten Leiter 142 können durch Abscheidung gefolgt von chemisch-mechanischem Polieren (CMP) gebildet werden. In ähnlicher Weise kann der zweite Leiter 242 durch eine weitere Abscheidung gefolgt von chemisch-mechanischem Polieren (CMP) gebildet werden. Die ersten Leiter 142 und die zweiten Leiter 242 sind hilfreich, um die Leiterdichte so einzustellen, dass das Korrosions- und/oder Kümpel-Problem minimiert werden kann.
  • In einigen Ausführungsformen wird, um das Wafer-Wafer-Hybridbonden zu erleichtern, eine Oberflächenvorbereitung zum Verbinden von Oberflächen der ersten integrierten Schaltungskomponente 100 und der zweiten integrierten Schaltungskomponente 200 durchgeführt. Die Oberflächenvorbereitung kann beispielsweise Oberflächenreinigung und - aktivierung umfassen. Eine Oberflächenreinigung kann an den Verbindungsoberflächen der ersten integrierten Schaltungskomponente 100 und der zweiten integrierten Schaltungskomponente 200 durchgeführt werden, um Partikel auf den oberen Oberflächen der ersten Leiter 142, der ersten dielektrischen Schicht 130, der zweiten Leiter 242 und der zweiten dielektrischen Schicht 230 zu entfernen. Die Verbindungsflächen der ersten integrierten Schaltungskomponente 100 und der zweiten integrierten Schaltungskomponente 200 können zum Beispiel durch Nassreinigung gereinigt werden. Nicht nur Partikel werden entfernt, sondern auch natürliches Oxid, das auf den oberen Oberflächen der ersten Leiter 142 und der zweiten Leiter 242 gebildet ist, kann entfernt werden. Das natürliche Oxid, das auf den oberen Oberflächen der ersten Leiter 142 und der zweiten Leiter 242 ausgebildet ist, kann beispielsweise durch Chemikalien entfernt werden, die bei der Nassreinigung verwendet werden.
  • Nach dem Reinigen der Verbindungsoberflächen der ersten integrierten Schaltungskomponente 100 und der zweiten integrierten Schaltungskomponente 200 kann die Aktivierung der oberen Oberflächen der ersten dielektrischen Schicht 130 und der zweiten dielektrischen Schicht 230 zur Entwicklung einer hohen Bindungsfestigkeit durchgeführt werden. In einigen Ausführungsformen kann eine Plasmaaktivierung durchgeführt werden, um die oberen Oberflächen der ersten dielektrischen Schicht 130 und der zweiten dielektrischen Schicht 230 zu behandeln.
  • Unter Bezugnahme auf 1 und 2 ist die erste integrierte Schaltungskomponente 100 mit der zweiten integrierten Schaltungskomponente 200 ausgerichtet, und es kann eine Submikron-Ausrichtungsgenauigkeit erreicht werden. Sobald die erste integrierte Schaltungskomponente 100 und die zweite integrierte Schaltungskomponente 200 genau ausgerichtet sind, wird die erste integrierte Schaltungskomponente 100 auf der zweiten integrierten Schaltungskomponente 200 angeordnet und in Kontakt mit dieser gebracht. Wenn die aktivierte obere Oberfläche der ersten dielektrischen Schicht 130 in Kontakt mit der aktivierten oberen Oberfläche der zweiten dielektrischen Schicht 230 steht, sind die erste dielektrische Schicht 130 der ersten integrierten Schaltungskomponente 100 und die zweite dielektrische Schicht 230 der zweiten integrierten Schaltungskomponente 200 vorab gebondet. Mit anderen Worten werden die erste integrierte Schaltungskomponente 100 und die zweite integrierte Schaltungskomponente 200 durch das Vorab-Bonden der ersten dielektrischen Schicht 130 und der zweiten dielektrischen Schicht 230 vorab bondiert. Nach dem Vorab-Bonden der ersten dielektrischen Schicht 130 und der zweiten dielektrischen Schicht 230 stehen die ersten Leiter 142 in Kontakt mit den zweiten Leitern 242.
  • Nach dem Vorab-Bonden der ersten integrierten Schaltungskomponente 100 auf der zweiten integrierten Schaltungskomponente 200 wird ein Hybridbonden der ersten integrierten Schaltungskomponente 100 und der zweiten integrierten Schaltungskomponente 200 durchgeführt. Das Hybridbonden der ersten integrierten Schaltungskomponente 100 und der zweiten integrierten Schaltungskomponente 200 kann eine Behandlung zum dielektrischen Bonden und ein thermisches Anlassen zum Leiterbonden umfassen. In einigen Ausführungsformen wird die Behandlung zum dielektrischen Bonden durchgeführt, um die Bindung zwischen der ersten dielektrischen Schicht 130 und der zweiten dielektrischen Schicht 230 zu verstärken. Zum Beispiel kann die Behandlung zum dielektrischen Bonden bei einer Temperatur im Bereich von ungefähr 100 Grad Celsius bis ungefähr 150 Grad Celsius durchgeführt werden. Nach dem Durchführen der Behandlung zum dielektrischen Bonden wird das thermische Anlassen zum Leiterbonden durchgeführt, um das Bonden zwischen den ersten Leitern 142 und den zweiten Leitern 242 zu erleichtern. Zum Beispiel kann das thermische Anlassen zum Leiterbonden bei einer Temperatur im Bereich von ungefähr 300 Grad Celsius bis ungefähr 400 Grad Celsius durchgeführt werden. Die Prozesstemperatur des thermischen Anlassens zum Leiterbonden ist höher als die der Behandlung zum dielektrischen Bonden. Da das thermische Anlassen für das Leiterbonden bei einer relativ höheren Temperatur durchgeführt wird, können Metalldiffusion und Kornwachstum an Verbindungsgrenzflächen zwischen den ersten Leitern 142 und den zweiten Leitern 242 auftreten. Wenn andererseits das thermische Anlassen für das Leiterbonden durchgeführt wird, können die ersten Leiter 142 und die zweiten Leiter 242 unter einem Druck leiden, der sich aus der Fehlanpassung des Wärmeausdehnungskoeffizienten (CTE) zwischen den Leitern (142, 242) und den dielektrischen Schichten (130, 230) ergibt. Nach dem Durchführen des thermischen Anlassens für das Leiterbonden ist die erste dielektrische Schicht 130 an die zweite dielektrische Schicht 230 gebondet und die ersten Leiter 140 sind an die zweiten Leiter 240 gebondet. In einigen Ausführungsformen können die ersten Leiter 140 leitende Durchkontaktierungen (z.B. Kupfer-Durchkontaktierungen), leitfähige Kontaktstellen (z.B. Kupfer-Kontaktstellen) oder Kombinationen davon sein, während die zweiten Leiter 240 leitfähige Durchkontaktierungen (z.B. Kupfer-Durchkontaktierungen), leitfähige Kontaktstellen (z.B. Kupferanschlüsse) oder Kombinationen davon sein können. Zum Beispiel kann die Leiterverbindung zwischen den ersten Leitern 140 und den zweiten Leitern 240 Durchkontaktierung-zu- Durchkontaktierung-Bonding oder Durchkontaktierung-zu- Kontaktstelle-Bonding sein.
  • Nachdem das Hybridbonden der ersten integrierten Schaltungskomponente 100 und der zweiten integrierten Schaltungskomponente 200 durchgeführt ist, sind die erste Verbindungsstruktur 120 und die zweite Verbindungsstruktur 220 durch die ersten Leiter 142 und die zweiten Leiter 242 elektrisch miteinander verbunden.
  • Nachdem die erste integrierte Schaltungskomponente 100 und die zweite integrierte Schaltungskomponente 200 hybridgebondet sind, wird eine hybridgebondete Struktur HB1 mit gestapelten und hybridgebondeten Wafern erreicht, wie in 2 gezeigt. In einigen Ausführungsformen kann die hybridgebondete Struktur HB1 bei Bedarf in eine Vielzahl von vereinzelten hybridgebondeten Strukturen HB2 vereinzelt werden, und jede der vereinzelten hybridgebondeten Strukturen HB2 umfasst gestapelte und hybridgebondete Chips. Mit anderen Worten, jede der vereinzelten hybridgebondeten Strukturen HB2 kann einen integrierten Logikschaltungschip und einen Fotosensorchip aufweisen, wobei der Fotosensorchip über dem integrierten Logikschaltungs-Chip gestapelt und mit diesem hybridgebondet ist. In den oben erwähnten Ausführungsformen umfasst die hybridgebondete Struktur HB1 hybridgebondete Wafer, und die hybridgebondete Struktur HB2 umfasst hybridgebondete Chips. Die Offenbarung ist jedoch nicht darauf beschränkt. In einigen alternativen Ausführungsformen kann die (nicht gezeigte) hybridgebondete Struktur einen Wafer und wenigstens einen Chip aufweisen, der auf dem Wafer gestapelt und hybridgebondet ist.
  • Bezugnehmend auf 3 und 4 ist ein Haftmittel 300 auf der Rückseite des ersten Halbleitersubstrats 110 ausgebildet. Das Haftmittel 300 ist so ausgebildet, dass es die Randbereiche der Fotosensorchips 102 so abdeckt, dass es beispielsweise Erfassungsbereiche der Fotosensorchips 102 umgibt. Ein Abdeckungsdeckel 400 mit einem Abstandhalter 500, der an der Bodenfläche des Abdeckungsdeckels 400 angeordnet ist, ist vorgesehen. Der Abdeckungsdeckel 400 kann verwendet werden, um die hybridgebondete Struktur HB1 abzudecken, und die Position des Abstandsstücks 500 entspricht der Verteilung des Haftmittels 300. Durch das auf der hybridgebondeten Struktur HB1 ausgebildete Haftmittel 300 haftet der Abstandshalter 500 an der hybridgebondeten Struktur HB1 und eine Lücke wird zwischen dem Abdeckungsdeckel 400 und der hybridgebondeten Struktur HB1 gebildet. Da der Abdeckungsdeckel 400 von der hybridgebondeten Struktur HB1 durch den Abstandshalter 500 und den Zwischenraum beabstandet ist, sind an der hybridgebondeten Struktur HB1 ausgebildete Komponenten nicht in Kontakt mit dem Abdeckungsdeckel 400 und können gut geschützt sein. Beispielsweise kann das Material des Haftmittels 300 ein organisches Material mit geeigneten Isoliereigenschaften sein, der Deckel 400 kann ein Deckglas mit optischer oder ohne optische Beschichtung (z.B. eine Antireflexionsbeschichtung) sein, und der Abstandshalter 500 kann Epoxidharz oder ein anderes geeignetes Material sein.
  • In einigen Ausführungsformen kann, nachdem der Abdeckungsdeckel 400 und der Abstandshalter 500 an der Hybridverbindungsstruktur HB1 angeklebt sind, ein Schleifprozess auf der Rückseite des zweiten Halbleitersubstrats 210 durchgeführt werden, um die Dicke der hybridgebondeten Struktur HB1 weiter zu reduzieren.
  • Mit Bezug auf 5 werden, nachdem der Abdeckungsdeckel 400 und der Abstandshalter 500 mit der hybridgebondeten Struktur HB1 durch das Haftmittel 300 verklebt sind, eine Vielzahl von Durchgangslöchern TH im zweiten Halbleitersubstrat 210 zum Beispiel durch einen Silizium-Durchkontaktierungsprozess (TSV-Prozess) gebildet, bis die zweite Verbindungsstruktur 220 der zweiten integrierten Schaltungskomponente 200 freigelegt ist. Danach wird eine Umverdrahtungsschicht 250, die durch die Durchgangslöcher TH elektrisch mit der zweiten Verbindungsstruktur 220 verbunden ist, auf der hinteren Oberfläche (d.h. der unteren Oberfläche) des zweiten Halbleitersubstrats 210 gebildet. Vor dem Bilden der Umverdrahtungsschicht 250 kann eine Isolierschicht (nicht gezeigt) auf der hinteren Oberfläche des zweiten Halbleitersubstrats 210 und auf den Seitenwänden der Durchgangslöcher TH ausgebildet werden, um die Umverdrahtungsschicht 250 vom zweiten Halbleitersubstrat 210 elektrisch zu isolieren. Wie in 5 gezeigt, verteilt die Umverdrahtungsschicht 250 die erste Verbindungsstruktur 120 und die zweite Verbindungsstruktur 220 mit der Rückseite des zweiten Halbleitersubstrats 210 neu. In einigen Ausführungsformen kann die zweite Verbindungsstruktur 220, obwohl nicht in den Figuren gezeigt, Landekontaktstellen aufweisen, wobei die Landekontaktstellen durch die Durchgangslöcher TH freigelegt werden können und die Umverdrahtungsschicht 250 mit den Landekontaktstellen durch die Durchgangslöcher TH elektrisch verbunden sein können.
  • Bezugnehmend auf 6 ist eine Passivierungsschicht 260 auf der hinteren Oberfläche des zweiten Halbleitersubstrats 210 ausgebildet, um die Umverdrahtungsschicht 250 teilweise abzudecken. Die Passivierung 260 kann eine Vielzahl von Öffnungen zum teilweisen Belichten der Umverdrahtungsschicht 250 (z.B Kugelkissen der Umverdrahtungsschicht 250) aufweisen. Nach dem Ausbilden der Passivierungsschicht 260 wird eine Vielzahl von leitfähigen Anschlüssen 270 (z.B. leitenden Kugeln), die in einem Array angeordnet sind, auf Teilen der Umverdrahtungsschicht 250 ausgebildet, die durch die Öffnungen der Passivierung 260 freigelegt sind. Die leitfähigen Anschlüsse 270 können Lotperlen sein, die durch Tropfenanordnung und Rückfluss-Prozesse ausgebildet werden.
  • Bezugnehmend auf 6 und 7 wird nach dem Ausbilden der leitenden Anschlüsse 270 ein Schneidprozess entlang der Ritzlinie SL ausgeführt, um die in 6 gezeigte resultierende Struktur in eine Vielzahl von BSI-CIS-Vorrichtungen zu vereinzeln. Wie in 7 gezeigt, können die vereinzelten BSI-CIS-Vorrichtungen Ball-Grid-Array (BGA) (Kugelgitteranordnung) -Vorrichtungen sein.
  • Die Zuverlässigkeit der BSI-CIS-Vorrichtungen kann durch die hybridgebondete Struktur HB1 beeinflusst werden. Die elektrische Verbindung zwischen der ersten integrierten Schaltungskomponente 100 und der zweiten integrierten Schaltungskomponente 200 kann aufgrund von Extrusion (z.B. Kupferextrusion) versagen (d.h. elektrische Unterbrechung und Kurzschlussprobleme) und/oder Migration (z.B. elektrische Migration, thermische Migration und/oder Stressmigration) kann an der Hybridbindungsschnittstelle auftreten. Ein neuartiges Design der ersten Verbindungsstruktur 120 und der zweiten Verbindungsstruktur 220 ist erforderlich, um das Extrusions- und Migrationsproblem zu lösen. Die Details der ersten Verbindungsstruktur 120 und der zweiten Verbindungsstruktur 220 werden wie folgt in Verbindung mit den 8 bis 18 beschrieben.
  • 8 und 9 sind Querschnittsansichten, die einen Hybrid-Bonding-Prozess von Wafern gemäß einigen Ausführungsformen der vorliegenden Offenbarung veranschaulichen.
  • Bezugnehmend auf 8 und 9 kann in einigen Ausführungsformen die erste integrierte Schaltungskomponente 100 eine Vielzahl von ersten Halbleitervorrichtungen 112 (z.B. Fotodioden, Transistoren, Kondensatoren usw.), die in oder auf dem ersten Halbleitersubstrat 110 ausgebildet sind, und eine Mikrolinsenanordnung ML umfassen, die auf der hinteren Oberfläche (d.h. der oberen Oberfläche) des ersten Halbleitersubstrats 110 ausgebildet ist. Die ersten Halbleitervorrichtungen 112, die im ersten Halbleitersubstrat 110 ausgebildet sind, können in einem Array angeordnet sein und können durch die Mikrolinsenanordnung ML bedeckt sein, die auf der hinteren Oberfläche des ersten Halbleitersubstrats 110 ausgebildet ist. Bei einigen alternativen Ausführungsformen kann die erste integrierte Schaltungskomponente 100 ferner eine Vielzahl von Farbfiltern CF zwischen der Mikrolinsenanordnung ML und den ersten Halbleitereinrichtungen umfassen. Mit anderen Worten, die Farbfilter CF sind auf der Rückseite des ersten Halbleitersubstrats 110 ausgebildet, und die Mikrolinsenanordnung ML ist auf den Farbfiltern CF ausgebildet. Basierend auf tatsächlichen Gestaltungsanforderungen können andere optische Komponenten (z.B. Schwarzmatrix) zur Verbesserung der optischen Eigenschaften der ersten Halbleitervorrichtungen 112 in der ersten integrierten Schaltungskomponente 100 ausgebildet werden.
  • Ferner kann die zweite integrierte Schaltungskomponente 200 in einigen Ausführungsformen mehrere zweite Halbleitervorrichtungen 212 (z.B. Transistoren, Kondensatoren usw.) umfassen, die in oder auf dem zweiten Halbleitersubstrat 210 ausgebildet sind. In einigen Ausführungsformen können die zweiten Halbleitervorrichtungen 212 und die erste Verbindungsstruktur 120 eine Logikschaltung bilden.
  • Wie in 8 und 9 gezeigt, begrenzt die Offenbarung, obwohl zwei Gruppen von ersten Leitern 142 und zwei Gruppen von zweiten Leitern 242 gezeigt sind, nicht die Anzahl der Gruppen von ersten Leitern 142, die auf der ersten integrierten Schaltungskomponente 100 ausgebildet sind, und die Anzahl der Gruppen von zweiten Leitern 242, die auf der zweiten integrierten Schaltungskomponente 200 ausgebildet sind. Ferner begrenzt die Offenbarung nicht die Anzahl von Leitern (142 oder 242), die in jeder Leitergruppe (140 oder 240) enthalten sind. In dieser Ausführungsform sind zum Beispiel zwei Leiter 142 in einer Leitergruppe 140 und zwei Leiter 242 in einer Leitergruppe 240 enthalten.
  • Die ersten Leitergruppen 140 können elektrisch mit den ersten Halbleiterbauelementen 112 über erste Nebenschlussleitungen ST1 in der ersten Verbindungsstruktur 120 verbunden sein. Mit anderen Worten, wenigstens eine der ersten Leitergruppen 140 kann elektrisch mit einer der ersten Halbleitervorrichtungen 112 durch eine entsprechende der ersten Nebenschlussbahnen ST1 in der ersten Verbindungsstruktur 120 verbunden sein. Die Anzahl der ersten Nebenschlussbahnen ST1 kann gleich der Anzahl der ersten Leitergruppen 140 sein. In einigen Ausführungsformen kann die erste Verbindungsstruktur 120 zwischen-dielektrische Schichten 122 und Verbindungsmetallschichten 124 umfassen. Die Verbindungsmetallschichten 124 sind elektrisch zwischen den ersten Leitergruppen 140 und den ersten Halbleitervorrichtungen 112 verbunden. Die ersten Nebenschlussleitungen ST1 in der ersten Verbindungsstruktur 120 können durch Abschnitte der Verbindungmetallschichten 124 gebildet sein. In ähnlicher Weise können die zweiten Leitergruppen 240 elektrisch mit den zweiten Halbleitervorrichtungen 212 durch zweite Nebenschlussbahnen ST2 in der zweiten Verbindungsstruktur 220 verbunden sein. Wenigstens eine der zweiten Leitergruppen 240 kann mit anderen Worten durch eine entsprechende zweite Nebenschlussstrecke ST2 in der zweiten Verbindungsstruktur 220 mit einer der zweiten Halbleitervorrichtungen 212 elektrisch verbunden sein. Die Anzahl der zweiten Nebenschlussbahnen ST2 kann gleich der Anzahl der zweiten Leitergruppen 240 sein. In einigen Ausführungsformen kann die zweite Verbindungsstruktur 220 zwischen-dielektrische Schichten 222 und Verbindungsmetallschichten 224 umfassen. Die Verbindungsmetallschichten 224 sind elektrisch zwischen den zweiten Leitergruppen 240 und den zweiten Halbleitervorrichtungen 212 verbunden. Die zweiten Nebenschlussbahnen ST2 in der zweiten Verbindungsstruktur 220 können durch Abschnitte von Verbindungsmetallschichten 224 gebildet sein.
  • Die ersten Leiter 142, die in einer der ersten Leitergruppen 140 enthalten sind, sind direkt in Kontakt mit einer obersten Metallstruktur (d.h. der untersten Metallschicht) der Verbindungsmetallschichten 124 und mit dieser verbunden. In ähnlicher Weise sind die zweiten Leiter 242, die in einer der zweiten Leitergruppen 240 enthalten sind, direkt in Kontakt mit einer obersten Metallstruktur (d.h. der obersten Metallschicht) der Verbindungsmetallschichten 224 und mit dieser verbunden. Mit anderen Worten sind die ersten Leiter 142 und die zweiten Leiter 242 zwischen der obersten Metallstruktur der Verbindungsmetallschichten 124 und der obersten Metallstruktur der Verbindungsmetallschichten 224 angeordnet.
  • Wie in 8 gezeigt, werden vor dem Hybridbonden der ersten integrierten Schaltungskomponente 100 und der zweiten integrierten Schaltungskomponente 200 die erste integrierte Schaltungskomponente 100 und die zweite integrierte Schaltungskomponente 200 gereinigt und zum Vorab-Bonden aufeinander ausgerichtet. Mit anderen Worten, die ersten Leitergruppen 140 auf der ersten integrierten Schaltungskomponente 100 und die zweiten Leitergruppen 240 auf der zweiten integrierten Schaltungskomponente 200 werden im Voraus vor dem Hybridbonden ausgerichtet.
  • Wie in 9 gezeigt, stellen nach dem Hybridbonden der ersten integrierten Schaltungskomponente 100 und der zweiten integrierten Schaltungskomponente 200 die ersten Nebenschlussleitungen ST1, die zweiten Nebenschlussleitungen ST2, die ersten Leiter 142 (d.h. die ersten Leitergruppen 140) und die zweiten Leiter 242 (d.h. die zweiten Leitergruppen 240) eine Vielzahl von Nebenschlussbahnen SP1 in der ersten integrierten Schaltungskomponente 100 und der zweiten integrierten Schaltungskomponente 200 bereit. Die ersten Halbleitervorrichtungen 112 können sich elektrisch mit den zweiten Halbleitervorrichtungen 212 durch die Nebenschlussbahnen SP1 verbinden. In dieser Ausführungsform enthält jede der Nebenschlussbahnen SP1 zwei Verbindungspfade zum Übertragen von Strom zwischen den ersten Halbleitervorrichtungen 112 und den zweiten Halbleitervorrichtungen 212. Jedoch ist die Anzahl der Verbindungspfade in jeder der Nebenschlussbahnen SP1 in dieser Offenbarung nicht begrenzt. In einigen alternativen Ausführungsformen kann die Anzahl der Verbindungspfade, die in verschiedenen Nebenschlussbahnen SP1 enthalten sind, gleich oder verschieden sein.
  • Die ersten Nebenschlussbahnen ST1 und die zweiten Nebenschlussbahnen ST2 können den zwischen den ersten Halbleitervorrichtungen 112 und den zweiten Halbleitervorrichtungen 212 fließenden Strom verteilen, um die Stromdichte in den ersten Nebenschlussbahnen ST1 und den zweiten Nebenschlussbahnen ST2 zu reduzieren. Die Verringerung der Stromdichte in den ersten Nebenschlussbahnen ST1 und den zweiten Nebenschlussbahnen ST2 kann die an den hybridgebondeten Grenzflächen zwischen der ersten integrierten Schaltungskomponente 100 und der zweiten integrierten Schaltungskomponente 200 auftretende elektrische Migration (z.B. Kupfermigration) minimieren. Die ersten Nebenschlussbahnen ST1 und die zweiten Nebenschlussbahnen ST2 und die Hybridbondleiter 142/242 können einen niedrigeren spezifischen Widerstand bereitstellen. Ferner können die ersten Nebenschlussbahnen ST1 und die zweiten Nebenschlussbahnen ST2 Belastung verteilen, die von den ersten Leitern 142 und den zweiten Leitern 242 während des Hybridbondens erlitten wird. Das Verteilen der Belastung, die von den ersten Leitern 142 und den zweiten Leitern 242 erlitten wird, kann eine Stressmigration minimieren, die an den hybridgebondeten Grenzflächen zwischen der ersten integrierten Schaltungskomponente 100 und der zweiten integrierten Schaltungskomponente 200 auftritt. Dementsprechend kann die Ausbeute des Hybridbondens aufgrund der ersten Nebenschlussbahnen ST1 und der zweiten Nebenschlussbahnen ST2 erhöht werden.
  • Während der oben erwähnten Behandlung für das dielektrische Bonden können Unterbrechungs- und/oder Kurzschlussprobleme, die sich aus der thermischen Migration ergeben, durch die Gestaltung der ersten Verbindungsstruktur 120 und der zweiten Verbindungsstruktur 220 minimiert werden. Während des oben erwähnten thermischen Anlassens zum Leiterbonden können nicht nur Unterbrechungs- und/oder Kurzschlussprobleme auftreten, die beide aus thermischer Migration und Stressmigration resultieren, sondern auch die durch CTE-Fehlanpassung hervorgerufene Extrusionsproblematik kann durch die Gestaltung der ersten Verbindungsstruktur 120 und der zweiten Verbindungsstruktur 220 minimiert werden. Während des oben erwähnten Schleifprozesses zum Reduzieren der Dicke der hybridgebondeten Struktur HB1 (in 4 gezeigt) können eine Extrusionsproblematik und eine Stressmigration auftreten, die aus einer Belastung resultieren, die durch die Gestaltung der ersten Verbindungsstruktur 120 und der zweiten Verbindungsstruktur 220 minimiert werden kann. Während des Betriebs der BSI-CIS-Geräte können Unterbrechungs-/Kurzschlussprobleme, die von elektrischer Migration herrühren, durch die Gestaltung der ersten Verbindungsstruktur 120 und der zweiten Verbindungsstruktur 220 minimiert werden. Zusammenfassend kann die zuvor erwähnte Extrusion und Migration durch die Gestaltung der ersten Verbindungsstruktur 120 und der zweiten Verbindungsstruktur 220 minimiert werden.
  • 10 ist eine Querschnittsansicht einer hybridgebondeten Struktur gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 9 und 10 ist die in 10 gezeigte hybridgebondete Struktur ähnlich der in 9 gezeigten, außer dass drei erste Leiter 142 in jeder der ersten Leitergruppen 140 enthalten sind und drei zweite Leiter 242 in jeder der zweiten Leitergruppen 240 enthalten sind. Zusätzlich enthält in dieser Ausführungsform beispielsweise jede der Nebenschlussbahnen SP2 drei Verbindungspfade zum Übertragen von Strom zwischen den ersten Halbleitervorrichtungen 112 und den zweiten Halbleitervorrichtungen 212. Jedoch ist die Anzahl der Verbindungspfade in jeder der Nebenschlussbahnen SP2 in dieser Offenbarung nicht beschränkt. In einigen alternativen Ausführungsformen kann die Anzahl der Verbindungspfade, die in verschiedenen Nebenschlussbahnen SP2 enthalten sind, gleich oder verschieden sein.
  • 11 und 12 sind Querschnittsansichten, die einen Hybrid-Bonding-Prozess von Wafern gemäß einigen alternativen Ausführungsformen der vorliegenden Offenbarung veranschaulichen.
  • Unter Bezugnahme auf die 8, 9, 11 und 12 sind die erste Verbindungsstruktur 120 und die zweite Verbindungsstruktur 220, die in den 11 und 12 dargestellt sind, ähnlich zu denen in den 8 und 9 dargestellten, außer dass die ersten Leiter 142, die in einer der ersten Leitergruppen 140 enthalten sind, in Kontakt mit einer Vielzahl von obersten Metallstrukturen (d.h. die unterste Metallschicht) von Verbindungsmetallschichten 124 stehen, und die ersten Leiter 142, die in einer der ersten Leitergruppen 140 enthalten sind, miteinander elektrisch durch eine Metallstruktur, die über den obersten Metallstrukturen angeordnet ist, verbunden sind. In ähnlicher Weise stehen die zweiten Leiter 242, die in einer der zweiten Leitergruppen 240 enthalten sind, in Kontakt mit einer Vielzahl von obersten Metallstrukturen (d.h. die unterste Metallschicht) von Verbindungsmetallschichten 224 und die zweiten Leiter 242, die in einer der zweiten Leitergruppen 240 enthalten sind, sind durch eine Metallstruktur, die unter den obersten Metallstrukturen angeordnet ist, elektrisch miteinander verbunden.
  • Die ersten Leitergruppen 140 können elektrisch mit den ersten Halbleiterbauelementen 112 über erste Nebenschlussleiterbahnen ST1 in der ersten Verbindungsstruktur 120 verbunden sein. Mit anderen Worten, wenigstens eine der ersten Leitergruppen 140 kann elektrisch mit einer der ersten Halbleitervorrichtungen 112 durch eine entsprechende der ersten Nebenschlussbahnen ST1 in der ersten Verbindungsstruktur 120 verbunden sein. Die Anzahl der ersten Nebenschlussbahnen ST1 kann gleich der Anzahl der ersten Leitergruppen 140 sein. In einigen Ausführungsformen kann die erste Verbindungsstruktur 120 zwischen-dielektrische Schichten 122 und Verbindungsmetallschichten 124 umfassen. Die Verbindungsmetallschichten 124 sind elektrisch zwischen den ersten Leitergruppen 140 und den ersten Halbleitervorrichtungen 112 verbunden. Die ersten Nebenschlussbahnen ST1 in der ersten Verbindungsstruktur 120 können durch Abschnitte der Verbindungsmetallschichten 124 gebildet sein. In ähnlicher Weise können die zweiten Leitergruppen 240 elektrisch mit den zweiten Halbleitervorrichtungen 212 durch zweite Nebenschlussbahnen ST2 in der zweiten Verbindungsstruktur 220 verbunden sein. Die wenigstens eine der zweiten Leitergruppen 240 kann mit anderen Worten durch eine der entsprechenden zweiten Nebenschlussbahnen ST2 in der zweiten Verbindungsstruktur 220 mit einer der zweiten Halbleitervorrichtungen 212 elektrisch verbunden sein. Die Anzahl der zweiten Nebenschlussbahnen ST2 kann gleich der Anzahl der zweiten Leitergruppen 240 sein. In einigen Ausführungsformen kann die zweite Verbindungsstruktur 220 zwischen-dielektrische Schichten 222 und Verbindungsmetallschichten 224 umfassen. Die Verbindungsmetallschichten 224 sind elektrisch zwischen den zweiten Leitergruppen 240 und den zweiten Halbleitervorrichtungen 212 verbunden. Die zweiten Nebenschlussbahnen ST2 in der zweiten Verbindungsstruktur 220 können durch Abschnitte von Verbindungsmetallschichten 224 gebildet sein. Mit anderen Worten, nicht nur die ersten Leiter 142 und die zweiten Leiter 242 befinden sich zwischen der obersten Metallstruktur der Verbindungsmetallschichten 124 und der obersten Metallstruktur der Verbindungsmetallschichten 224, sondern auch Abschnitte der Verbindungsmetallschichten 124 und 224 sind sandwichartig zwischen der obersten Metallstruktur der Verbindungsmetallschichten 124 und der obersten Metallstruktur Verbindungsmetallschichten 224 angeordnet.
  • 13 bis 18 sind Querschnittsansichten, die hybridgebondete Strukturen gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung veranschaulichen.
  • Mit Bezug auf 13 sind die erste Verbindungsstruktur 120 und die zweite Verbindungsstruktur 220, die in 13 dargestellt sind, ähnlich zu denen in 11 und 12 mit der Ausnahme, dass eine Vielzahl von Isolationsstrukturen, die jeweils einen Isolationsabschnitt 128A und einen Isolationsabschnitt 128B enthalten, ferner in der ersten Verbindungsstruktur 120 enthalten sind. Die Isolationsabschnitte 128A der Isolationsstrukturen sind elektrisch von den ersten Leitern 142 isoliert, und jeder der ersten Leiter 142 ist von einem der Isolationsabschnitte 128A umgeben. Ferner sind mehrere Isolationsabschnitte 128B der Isolationsstrukturen von den zweiten Leitern 242 elektrisch isoliert und jeder der zweiten Leiter 242 ist von einem der Isolationsabschnitte 128B umgeben. Die Isolationsabschnitte 128A sind in der ersten dielektrischen Schicht 130 eingebettet, und die Isolationsabschnitte 128B sind in der zweiten dielektrischen Schicht 230 eingebettet. Die Isolationsabschnitte 128A sind elektrisch erdfrei und voneinander getrennt, während auch die Isolationsabschnitte 128B elektrisch erdfrei und getrennt voneinander sind. Wie in 13 gezeigt, ist jeder der Isolationsabschnitte 128A an einen der Isolationsabschnitte 128B jeweils hybrid gebondet. In einigen Ausführungsformen können die Isolationsabschnitte 128A und die ersten Leiter 142 durch denselben Prozess gebildet und aus dem selben Material hergestellt sein, während die Isolationsabschnitte 128B und die zweiten Leiter 242 durch den gleichen Prozess gebildet und aus demselben Material hergestellt sein können. Zum Beispiel können die Isolationsabschnitte 128A, die ersten Leiter 142, die Isolationsabschnitte 128B und die zweiten Leiter 242 aus dem gleichen Material wie Kupfer oder einem anderen geeigneten metallischen Material gebildet sein.
  • Die ersten Leiter 142 und die Isolationsabschnitte 128A können durch Abscheidung gefolgt von chemisch-mechanischem Polieren (CMP) gebildet werden. In ähnlicher Weise können die zweiten Leiter 242 und die Isolationsabschnitte 128B durch eine weitere Abscheidung gefolgt von chemisch-mechanischem Polieren (CMP) gebildet werden. Die ersten Leiter 142, die Isolationsabschnitte 128A, die zweiten Leiter 242 und die Isolationsabschnitte 128B sind hilfreich, um die Leiterdichte so einzustellen, dass das Korrosions- und/oder Kümpel-Problem minimiert werden kann. Darüber hinaus können die elektrisch erdfreien Isolationsabschnitte 128A und 128B ein Unterbrechungs-/Kurzschluss-Problem einschränken, das sich aus dem Migrationsproblem der ersten Leiter 142 und der zweiten Leiter 242 ergibt.
  • Mit Bezug auf 14 sind die erste Verbindungsstruktur 120 und die zweite Verbindungsstruktur 220, die in 14 dargestellt sind, ähnlich zu denen in 13, außer dass die Isolationsabschnitte 128A in der ersten Verbindungsstruktur 120 weggelassen sind (wie in 13 gezeigt). In einigen Ausführungsformen können die Isolationsabschnitte 128B und die zweiten Leiter 242 durch den gleichen Prozess gebildet und aus demselben Material hergestellt sein. Zum Beispiel können die Isolationsabschnitte 128B, die ersten Leiter 142 und die zweiten Leiter 242 aus dem gleichen Material wie Kupfer oder einem anderen geeigneten metallischen Material gebildet sein.
  • Mit Bezug auf 15 sind die erste Verbindungsstruktur 120 und die zweite Verbindungsstruktur 220, die in 15 dargestellt sind, ähnlich zu denen in 13 mit der Ausnahme, dass die Isolationsabschnitte 128B in der zweiten Verbindungsstruktur 220 weggelassen sind (wie in 13 gezeigt). In einigen Ausführungsformen können die Isolationsabschnitte 128A und die ersten Leiter 142 durch denselben Prozess gebildet und aus dem gleichen Material hergestellt sein. Zum Beispiel können die Isolationsabschnitte 128A, die ersten Leiter 142 und die zweiten Leiter 242 durch das gleiche Material wie Kupfer oder ein anderes geeignetes metallisches Material gebildet sein.
  • Unter Bezugnahme auf die 16 bis 18 sind die erste Verbindungsstruktur 120 und die zweite Verbindungsstruktur 220, die in den 16, 17 und 18 dargestellt sind, ähnlich zu jenen, die in den 13, 14 und 15 dargestellt sind, mit der Ausnahme, dass die ersten Nebenschlussbahnen ST1 und die zweiten Nebenschlussbahnen ST2 in der ersten Verbindungsstruktur 120 und der zweiten Verbindungsstruktur 220 fehlen. Mit anderen Worten ist es nicht notwendig, dass die Nebenschlussstrukturen mit den Isolationsstrukturen kombiniert werden.
  • Die 19 bis 28 sind Draufsichten, die jeweils eine Leitergruppe der ersten integrierten Schaltungskomponente und/oder der zweiten integrierten Schaltungskomponente gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung darstellen.
  • Unter Bezugnahme auf die 19 bis 22 kann in einer Leitergruppe 140/240 eine Vielzahl von (z.B. zwei, drei oder vier ersten) Leitern 142/242, die durch eine Verbindungsmetallschicht 124/224 elektrisch miteinander verbunden sind, enthalten sein. Jeder der ersten Leiter 142/242 kann von einem Isolationsabschnitt 128A und/oder 128B umgeben sein. In dieser Ausführungsform können die Isolationsabschnitte 128A oder 128B rechteckige Ringe sein. Die Leiter 142/242, die zu einer Leitergruppe 140/240 gehören, können entlang der Zeilenrichtung, der Spaltenrichtung oder in einem Array angeordnet sein.
  • In einigen alternativen Ausführungsformen beispielsweise, wie in den 23 und 24 gezeigt, können die Leiter 142/242, die elektrisch durch eine Verbindungsmetallschicht 124/224 miteinander verbunden sind, kreisförmig sein, und die Isolationsabschnitte 128A oder 128B können Kreisringe sein. In einigen alternativen Ausführungsformen, wie in 25 und 26 gezeigt, können die elektrisch durch eine Verbindungsmetallschicht 124/224 verbundenen Leiter 142/242 eine rechteckige Form aufweisen und die Isolationsabschnitte 128A oder 128B können eine Vielzahl von getrennten Isolationsstreifen aufweisen, die angeordnet sind, um zum Beispiel die Leiter 142/242 zu umgeben. In einigen anderen Ausführungsformen, wie in 27 und 28 gezeigt, können die Leiter 142/242, die elektrisch durch eine Verbindungsmetallschicht 124/224 miteinander verbunden sind, eine rechteckige Form haben und die Isolationsabschnitte 128a oder 128b können beispielsweise eine hexagonale Form aufweisen.
  • Gemäß einigen Ausführungsformen der Offenbarung wird ein Verfahren zum Herstellen einer hybridgebondeten Struktur mit den folgenden Schritten bereitgestellt. Eine erste integrierte Schaltungskomponente und eine zweite integrierte Schaltungskomponente werden bereitgestellt. Die erste integrierte Schaltungskomponente umfasst ein erstes Halbleitersubstrat mit einer Vielzahl von ersten Halbleitervorrichtungen darin, eine erste Verbindungsstruktur, die auf dem ersten Halbleitersubstrat angeordnet ist, eine erste dielektrische Schicht, die die erste Verbindungsstruktur bedeckt, und wenigstens eine erste Leitergruppe. Die wenigstens eine erste Leitergruppe umfasst eine Vielzahl von ersten Leitern, die durch die erste Verbindungsstruktur elektrisch miteinander verbunden sind. Die zweite integrierte Schaltungskomponente umfasst ein zweites Halbleitersubstrat mit einer Vielzahl von zweiten Halbleitervorrichtungen darin, eine zweite Verbindungsstruktur, die auf dem zweiten Halbleitersubstrat angeordnet ist, eine zweite dielektrische Schicht, die die zweite Verbindungsstruktur bedeckt, und wenigstens eine zweite Leitergruppe. Die wenigstens eine zweite Leitergruppe umfasst eine Vielzahl von zweiten Leitern, die durch die zweite Verbindungsstruktur elektrisch miteinander verbunden sind. Ein Hybrid-Bonding-Prozess wird durchgeführt, um die erste integrierte Schaltungskomponente und die zweite integrierte Komponente derart zu verbinden, dass die erste dielektrische Schicht mit der zweiten dielektrischen Schicht verbunden wird und die Vielzahl von ersten Leitern mit der Vielzahl von zweiten Leitern verbunden wird. Das Verbinden zwischen der Vielzahl von ersten Leitern und der Vielzahl von zweiten Leitern umfasst ein Durchkontaktierung-zu-Durchkontaktierung-Bonden oder ein Durchkontaktierung-zu-Kontaktstellen-Bonden.
  • Gemäß einigen Ausführungsformen der Offenbarung wird ein Verfahren zum Herstellen einer hybridgebondeten Struktur, die die folgenden Schritte umfasst, bereitgestellt. Eine erste integrierte Schaltungskomponente und eine zweite integrierte Schaltungskomponente werden bereitgestellt. Die erste integrierte Schaltungskomponente umfasst ein erstes Halbleitersubstrat, eine erste Verbindungsstruktur, eine erste dielektrische Schicht und mehrere erste Leitergruppen. Das erste Halbleitersubstrat enthält eine Vielzahl von ersten Halbleitervorrichtungen darin. Die erste Verbindungsstruktur ist auf dem ersten Substrat angeordnet und elektrisch mit den ersten Halbleitervorrichtungen verbunden. Die erste dielektrische Schicht bedeckt die erste Verbindungsstruktur. Die mehreren ersten Leitergruppen sind in die erste dielektrische Schicht eingebettet und über die erste Verbindungsstruktur mit den ersten Halbleitervorrichtungen elektrisch verbunden. Wenigstens eine erste Leitergruppe unter der Vielzahl von ersten Leitergruppen umfasst eine Vielzahl von ersten Leitern, die elektrisch miteinander verbunden sind. Die zweite integrierte Schaltungskomponente umfasst ein zweites Halbleitersubstrat, eine zweite Verbindungsstruktur, eine zweite dielektrische Schicht und mehrere zweite Leitergruppen. Das zweite Halbleitersubstrat enthält eine Vielzahl von zweiten Halbleitervorrichtungen darin. Die zweite Verbindungsstruktur ist auf dem zweiten Substrat angeordnet und elektrisch mit den zweiten Halbleitervorrichtungen verbunden. Die zweite dielektrische Schicht bedeckt die zweite Verbindungsstruktur. Die Vielzahl von zweiten Leitergruppen ist in der zweiten dielektrischen Schicht eingebettet und elektrisch mit den zweiten Halbleitervorrichtungen durch die zweite Verbindungsstruktur verbunden. Wenigstens eine zweite Leitergruppe unter der Vielzahl von zweiten Leitergruppen umfasst eine Vielzahl von zweiten Leitern, die elektrisch miteinander verbunden sind. Ein Hybrid-Bonding-Prozess wird durchgeführt, um die erste integrierte Schaltungskomponente und die zweite integrierte Komponente derart zu verbinden, dass die erste dielektrische Schicht mit der zweiten dielektrischen Schicht verbunden ist und die wenigstens eine erste Leitergruppe elektrisch mit der wenigstens einen zweiten Leitergruppe verbunden ist, wobei eine Nebenschlussbahn durch die wenigstens eine erste Leitergruppe, die wenigstens eine zweite Leitergruppe, die erste Verbindungsstruktur und die zweite Verbindungsstruktur bereitgestellt wird. Das Verbinden zwischen der Vielzahl von ersten Leitern und der Vielzahl von zweiten Leitern umfasst ein Durchkontaktierung-zu-Durchkontaktierung-Bonden oder ein Durchkontaktierung-zu-Kontaktstellen-Bonden.
  • Gemäß einigen Ausführungsformen der Offenbarung wird eine Hybridverbindungsstruktur bereitgestellt, die einen ersten integrierten Schaltungschip und einen zweiten integrierten Schaltungschip umfasst. Der erste integrierte Schaltungschip umfasst eine erste dielektrische Schicht, eine Vielzahl von ersten Leitern und eine Vielzahl von Isolationsstrukturen. Die Vielzahl von ersten Leitern und die Vielzahl von Isolationsstrukturen sind in der ersten dielektrischen Schicht eingebettet. Die Vielzahl von Isolationsstrukturen ist elektrisch von der Vielzahl von ersten Leitern isoliert und umgibt die Vielzahl von ersten Leitern. Der zweite integrierte Schaltungschip enthält eine zweite dielektrische Schicht und eine Vielzahl von zweiten Leitern. Die Vielzahl von zweiten Leitern ist in der zweiten dielektrischen Schicht eingebettet. Die erste dielektrische Schicht ist mit der zweiten dielektrischen Schicht verbunden, und die Vielzahl von ersten Leitern ist mit der Vielzahl von zweiten Leitern über ein Durchkontaktierung-zu-Durchkontaktierung-Bonden oder ein Durchkontaktierung-zu-Kontaktstellen-Bonden verbunden.
  • Bezugszeichenliste:
    • 100
    Schaltungskomponente
    102
    Fotodetektionschips
    110
    erstes Halbleitersubstrat
    112
    erste Halbleitervorrichtungen
    120
    erste Verbindungsstruktur
    122
    zwischen-dielektrische Schichten
    124
    Verbindungsmetallschichten
    128A
    Isolationsabschnitte
    128B
    Isolationsabschnitte
    130
    erste dielektrische Schicht
    140
    erste Leitergruppe
    142
    erste Leiter
    200
    Schaltungskomponente
    202
    integrierte Logikschaltungschips
    210
    zweites Halbleitersubstrat
    212
    zweite Halbleitervorrichtungen
    220
    zweite Verbindungsstruktur
    222
    zwischen-dielektrische Schichten
    224
    Verbindungsmetallschichten
    230
    zweite dielektrische Schicht
    240
    zweite Leitergruppe
    242
    zweite Leitern
    250
    Umverdrahtungsschicht
    260
    Passivierungsschicht
    270
    leitfähige Anschlüsse
    300
    Haftmittel
    400
    Abdeckungsdeckel
    500
    Abstandshalter

Claims (18)

  1. Verfahren zur Herstellung einer hybridgebondeten Struktur, umfassend: Bereitstellen einer ersten integrierten Schaltungskomponente (100), umfassend ein erstes Halbleitersubstrat (110) mit einer Vielzahl von ersten Halbleitervorrichtungen (112) darin, eine erste Verbindungsstruktur (120), die auf dem ersten Halbleitersubstrat (110) angeordnet ist, eine erste dielektrische Schicht (130), die die erste Verbindungsstruktur (120) bedeckt und wenigstens eine erste Leitergruppe (140), wobei die wenigstens eine erste Leitergruppe (140) eine Vielzahl von ersten Leitern (142) umfasst, die durch die erste Verbindungsstruktur (120) elektrisch miteinander verbunden sind; Bereitstellen einer zweiten integrierten Schaltungskomponente (200) mit einem zweiten Halbleitersubstrat (210) mit einer Vielzahl von zweiten Halbleitervorrichtungen (212) darin, einer zweiten Verbindungsstruktur (220), die auf dem zweiten Halbleitersubstrat (210) angeordnet ist, einer zweiten dielektrischen Schicht (230), die die zweite Verbindungsstruktur (220) bedeckt, und wenigstens einer zweiten Leitergruppe (240), wobei die wenigstens eine zweite Leitergruppe (240) eine Vielzahl von zweiten Leitern umfasst, die durch die zweite Verbindungsstruktur (220) elektrisch miteinander verbunden sind; und Durchführen eines Hybrid-Bonding-Prozesses, um die erste integrierte Schaltungskomponente (100) und die zweite integrierte Schaltungskomponente (200) derart zu verbinden, dass die erste dielektrische Schicht (130) mit der zweiten dielektrischen Schicht (230) verbunden ist und die Vielzahl von ersten Leitern (142) mit der Vielzahl von zweiten Leitern verbunden ist, wobei das Verbinden zwischen der Vielzahl von ersten Leitern (142) und der Vielzahl von zweiten Leitern ein Durchkontaktierung-zu-Durchkontaktierung-Bonden oder ein Durchkontaktierung-zu-Kontaktstellen-Bonden umfasst.
  2. Verfahren nach Anspruch 1, wobei das Hybrid-Bonding-Verfahren umfasst: Durchführen einer Behandlung zum dielektrischen Bonden zwischen der ersten dielektrischen Schicht (130) und der zweiten dielektrischen Schicht (230); und Durchführen eines thermischen Annealing zum Leiterbonden zwischen der Vielzahl von ersten Leitern (142) und der Vielzahl von zweiten Leitern.
  3. Verfahren nach Anspruch 2, wobei eine Prozesstemperatur des thermischen Annealing zum Leiterbonden höher ist als die der Behandlung zum dielektrischen Bonden.
  4. Verfahren nach einem der vorhergehenden Ansprüche 2 bis 3, wobei die Behandlung zum dielektrischen Bonden der ersten dielektrischen Schicht (130) und der zweiten dielektrischen Schicht (230) bei einer Temperatur im Bereich von ungefähr 100 Grad Celsius bis ungefähr 150 Grad Celsius durchgeführt wird.
  5. Verfahren nach einem der vorhergehenden Ansprüche 2 bis 4, wobei das thermische Annealing zum Leiterbonden bei einer Temperatur im Bereich von ungefähr 300 Grad Celsius bis ungefähr 400 Grad Celsius durchgeführt wird.
  6. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Vereinzeln der ersten integrierten Schaltungskomponente (100) und der zweiten integrierten Schaltungskomponente (200), die miteinander hybridgebondet sind, um eine Vielzahl von vereinzelten hybridgebondeten Strukturen zu bilden.
  7. Verfahren zur Herstellung einer hybridgebondeten Struktur, umfassend: Bereitstellen einer ersten integrierten Schaltungskomponente (100), die ein erstes Halbleitersubstrat (110), eine erste Verbindungsstruktur (120), eine erste dielektrische Schicht (130) und eine Vielzahl von ersten Leitergruppen (140) umfasst, wobei das erste Halbleitersubstrat (110) eine Vielzahl von ersten Halbleitervorrichtungen (112) umfasst, wobei die erste Verbindungsstruktur (120) auf dem ersten Halbleitersubstrat (110) angeordnet ist und elektrisch mit den ersten Halbleitervorrichtungen (112) verbunden ist, wobei die erste dielektrische Schicht (130) die erste Verbindungsstruktur (120) bedeckt, wobei die Vielzahl der ersten Leitergruppen (140) in die erste dielektrische Schicht (130) eingebettet und über die erste Verbindungsstruktur (120) mit den ersten Halbleitervorrichtungen (112) elektrisch verbunden sind und wobei wenigstens eine erste Leitergruppe (140) unter der Vielzahl von ersten Leitergruppen (140) eine Vielzahl von elektrisch miteinander verbundenen ersten Leitern (142) umfasst; Bereitstellen einer zweiten integrierten Schaltungskomponente (200), die ein zweites Halbleitersubstrat (210), eine zweite Verbindungsstruktur (220), eine zweite dielektrische Schicht (230) und eine Vielzahl von zweiten Leitergruppen (240) umfasst, wobei das zweite Halbleitersubstrat (210) eine Vielzahl von zweiten Halbleitervorrichtungen (212) darin umfasst, wobei die zweite Verbindungsstruktur (220) auf dem zweiten Substrat angeordnet ist und elektrisch mit den zweiten Halbleitervorrichtungen (212) verbunden ist, wobei die zweite dielektrische Schicht (230) die zweite Verbindungsstruktur (220) bedeckt, wobei die Vielzahl der zweiten Leitergruppen (240) in die zweite dielektrische Schicht (230) eingebettet sind und durch die zweite Verbindungsstruktur (220) mit den zweiten Halbleitervorrichtungen (212) elektrisch verbunden ist und wobei wenigstens eine zweite Leitergruppe (240) unter der Vielzahl von zweiten Leitergruppen (240) eine Vielzahl von elektrisch miteinander verbundenen zweiten Leitern umfasst, Durchführen eines Hybrid-Bonding-Prozesses zum Verbinden der ersten integrierten Schaltungskomponente (100) und der zweiten integrierten Schaltungskomponente (200) derart, dass die erste dielektrische Schicht (130) mit der zweiten dielektrischen Schicht (230) gebondet ist und die wenigstens eine erste Leitergruppe (140) elektrisch mit der wenigstens einen zweiten Leitergruppe (240) verbunden ist, wobei eine Nebenschlussbahn durch die wenigstens eine erste Leitergruppe (140), die wenigstens eine zweite Leitergruppe (240), die erste Verbindungsstruktur (120) und die zweite Verbindungsstruktur (220) bereitgestellt wird, wobei das Verbinden zwischen der Vielzahl von ersten Leitern (142) und der Vielzahl von zweiten Leitern ein Durchkontaktierung-zu-Durchkontaktierung-Bonden oder ein Durchkontaktierung-zu-Kontaktstellen-Bonden umfasst.
  8. Verfahren nach Anspruch 7, wobei der Hybrid-Bonding-Prozess umfasst: Durchführen einer Behandlung zum dielektrischen Bonden der ersten dielektrischen Schicht (130) und der zweiten dielektrischen Schicht (230); und Durchführen eines thermischen Annealing zum Leiterbonden der Vielzahl von ersten Leitern (142) und der Vielzahl von zweiten Leitern.
  9. Verfahren nach Anspruch 8, wobei eine Prozesstemperatur des thermischen Annealing zum Leiterbonden höher ist als die der Behandlung zum dielektrischen Bonden.
  10. Verfahren nach einem der Ansprüche 8 bis 9, wobei die Behandlung zum dielektrischen Bonden der ersten dielektrischen Schicht (130) und der zweiten dielektrischen Schicht (230) bei einer Temperatur im Bereich von ungefähr 100 Grad Celsius bis ungefähr 150 Grad Celsius durchgeführt wird.
  11. Verfahren nach einem der Ansprüche 8 bis 10, wobei das thermische Anlassen zum Leiterbonden bei einer Temperatur im Bereich von ungefähr 300 Grad Celsius bis ungefähr 400 Grad Celsius durchgeführt wird.
  12. Verfahren nach einem der Ansprüche 7 bis 11, weiter umfassend: Vereinzeln der ersten integrierten Schaltungskomponente (100) und der zweiten integrierten Komponente (200), die miteinander hybridgebondet sind, um eine Vielzahl von vereinzelten hybridgebondeten Strukturen zu bilden.
  13. Hybridgebondete Struktur, umfassend: einen ersten integrierten Schaltkreischip, der ein erstes Halbleitersubstrat (110) mit einer Vielzahl von ersten Halbleitervorrichtungen (112) darin, eine erste Verbindungsstruktur (120), die auf dem ersten Halbleitersubstrat (110) angeordnet ist, eine erste dielektrische Schicht (130), die die erste Verbindungsstruktur (120) bedeckt, und wenigstens eine erste Leitergruppe (140) umfasst, wobei die wenigstens eine erste Leitergruppe (140) eine Vielzahl von ersten Leitern (142) umfasst, die durch die erste Verbindungsstruktur (120) elektrisch miteinander verbunden sind; und einen zweiten integrierten Schaltkreischip, der ein zweites Halbleitersubstrat (210) mit einer Vielzahl von zweiten Halbleitervorrichtungen (212) darin, eine zweite Verbindungsstruktur (220), die auf dem zweiten Halbleitersubstrat (210) angeordnet ist, eine zweite dielektrische Schicht (230), die die zweite Verbindungsstruktur (220) bedeckt, und wenigstens eine zweite Leitergruppe (240) umfasst, wobei die wenigstens eine zweite Leitergruppe (240) eine Vielzahl von zweiten Leitern umfasst, die durch die zweite Verbindungsstruktur (220) elektrisch miteinander verbunden sind, wobei die erste dielektrische Schicht (130) an die zweite dielektrische Schicht (230) gebondet ist und die Vielzahl von ersten Leitern (142) an die Vielzahl von zweiten Leitern über ein Durchkontaktierung-zu-Durchkontaktierung-Bonden oder ein Durchkontaktierung-zu-Kontaktstellen-Bonden gebondet ist.
  14. Hybridgebondete Struktur nach Anspruch 13, wobei die ersten Leiter (142) leitfähige Durchkontaktierungen und/oder leitfähige Kontaktstellen umfassen.
  15. Hybridgebondete Struktur nach Anspruch 13 oder 14, wobei die wenigstens eine erste Leitergruppe (140) elektrisch mit einer der Vielzahl von ersten Halbleitervorrichtungen (112) über eine erste Nebenschlussbahn in der ersten Verbindungsstruktur (120) verbunden ist, die wenigstens eine zweite Leitergruppe (240) elektrisch mit einer der Vielzahl von zweiten Halbleitervorrichtungen (212) über eine zweite Nebenschlussbahn in der zweiten Verbindungsstruktur (220) verbunden ist, so dass die erste Nebenschlussbahn, die zweite Nebenschlussbahn, die Vielzahl der ersten Leiter (142) und die Vielzahl der zweiten Leiter einen Nebenschlusspfad im ersten integrierten Schaltungschip und im zweiten integrierten Schaltungschip bilden.
  16. Hybridgebondete Struktur nach einem der Ansprüche 13 bis 15, ferner umfassend eine Vielzahl von Isolationsstrukturen, die elektrisch von der Vielzahl von ersten Leitern (142) isoliert sind und die Vielzahl von ersten Leitern (142) umgeben.
  17. Hybridgebondete Struktur nach Anspruch 16, wobei die Vielzahl von Isolationsstrukturen elektrisch erdfrei und voneinander getrennt sind.
  18. Hybridgebondete Struktur nach einem der Ansprüche 13 bis 17, wobei der erste integrierte Schaltungschip ein Fotosensor-Chip ist und der zweite integrierte Schaltungschip ein integrierter Logik-Schaltungschip ist.
DE102018125106.8A 2017-11-23 2018-10-11 Hybridgebondete Struktur und Verfahren zu deren Herstellung Active DE102018125106B4 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762590345P 2017-11-23 2017-11-23
US62/590,345 2017-11-23
US15/983,104 US10672820B2 (en) 2017-11-23 2018-05-18 Hybrid bonded structure
US15/983,104 2018-05-18

Publications (2)

Publication Number Publication Date
DE102018125106A1 DE102018125106A1 (de) 2019-05-23
DE102018125106B4 true DE102018125106B4 (de) 2023-10-05

Family

ID=66336362

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102018125106.8A Active DE102018125106B4 (de) 2017-11-23 2018-10-11 Hybridgebondete Struktur und Verfahren zu deren Herstellung

Country Status (2)

Country Link
US (1) US12021103B2 (de)
DE (1) DE102018125106B4 (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102020116671A1 (de) 2020-06-24 2021-12-30 Nanowired Gmbh Waferbonding
US11817420B2 (en) * 2021-07-19 2023-11-14 Micron Technology, Inc. Systems and methods for direct bonding in semiconductor die manufacturing

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120098140A1 (en) 2010-10-26 2012-04-26 International Business Machines Corporation Hybrid bonding techniques for multi-layer semiconductor stacks
US20140015084A1 (en) 2012-07-12 2014-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method and Apparatus for Image Sensor Packaging
US20140145338A1 (en) 2011-05-24 2014-05-29 Sony Corporation Semiconductor device
US20150091124A1 (en) 2013-09-27 2015-04-02 Taiwan Semiconductor Manufacturing Company, Ltd. Dual Facing BSI Image Sensors with Wafer Level Stacking

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120098140A1 (en) 2010-10-26 2012-04-26 International Business Machines Corporation Hybrid bonding techniques for multi-layer semiconductor stacks
US20140145338A1 (en) 2011-05-24 2014-05-29 Sony Corporation Semiconductor device
US20140015084A1 (en) 2012-07-12 2014-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method and Apparatus for Image Sensor Packaging
US20150091124A1 (en) 2013-09-27 2015-04-02 Taiwan Semiconductor Manufacturing Company, Ltd. Dual Facing BSI Image Sensors with Wafer Level Stacking

Also Published As

Publication number Publication date
US20220359601A1 (en) 2022-11-10
US12021103B2 (en) 2024-06-25
DE102018125106A1 (de) 2019-05-23

Similar Documents

Publication Publication Date Title
KR102418161B1 (ko) 하이브리드 본딩된 구조물
DE112019003048B4 (de) Multi-chip-packungsstruktur mit einer chip-zwischenverbindungsbrücke, die leistungsverbindungen zwischen chip und packungssubstrat bereitstellt und verfahren für ein aufbauen dieser multi-chip-packungsstruktur
DE102019130567B4 (de) Package mit brücken-die zum verbinden und verfahren zu dessen herstellung
DE102016101770B4 (de) Chippaket und Bildungsverfahren für Chippaket
DE102016100270B4 (de) Bondstrukturen und verfahren zu ihrer herstellung
DE102013104970B4 (de) Gekapselte Halbleitervorrichtungen und Kapselungsvorrichtungen und -verfahren
DE102016100011B4 (de) Ein Chip-Package
DE102009035437B4 (de) Halbleiterbauelement mit einem Verspannungspuffermaterial, das über einem Metallisierungssystem mit kleinem ε gebildet ist
DE102015110731B4 (de) Hybride bondinselstruktur
DE102016100274B4 (de) Verfahren und packages für struktur eines dreidimensionalen chip-stackings
DE102016101287B4 (de) Halbleitervorrichtungsstruktur und verfahren zu deren bildung
DE102017124071A1 (de) Packages mit si-substrat-freiem interposer und verfahren zum ausbilden derselben
DE102013101192B4 (de) Halbleitergehäuse
DE102012109484B4 (de) Gepackte Halbleitervorrichtung und Verfahren zum Packen der Halbleitervorrichtung
DE112010004204B4 (de) Koaxiale Silizium-Durchkontaktierung und Herstellungsverfahren
DE102015109751B4 (de) Metalloxid-schichtstruktur und verfahren zum ausbilden derselben
DE102018130035B4 (de) Package und verfahren
DE102018100045A1 (de) Zwischenverbindungs-chips
DE102016100108B4 (de) Halbleitervorrichtungsstruktur mit antisäureschicht und verfahren zu ihrer herstellung
DE102018117689A1 (de) Unterstützen von Info-Packages zum Reduzieren von Durchbiegung
DE102019117352B4 (de) Padstruktur zur verbesserten bondfähigkeit
DE102018125106B4 (de) Hybridgebondete Struktur und Verfahren zu deren Herstellung
DE102021112653A1 (de) Halbleiter-Package und Verfahren zur Herstellung eines Halbleiter-Packages
DE102020124131A1 (de) Halbleitervorrichtung und verfahren
DE102017123326A1 (de) Halbleiter-Packages und Verfahren zu deren Herstellung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division