DE112019003048B4 - Multi-chip-packungsstruktur mit einer chip-zwischenverbindungsbrücke, die leistungsverbindungen zwischen chip und packungssubstrat bereitstellt und verfahren für ein aufbauen dieser multi-chip-packungsstruktur - Google Patents
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- H01L2224/13144—Gold [Au] as principal constituent
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- H01L2224/13147—Copper [Cu] as principal constituent
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- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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- H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
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- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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- H01L2224/32057—Shape in side view
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- H01L2224/321—Disposition
- H01L2224/32104—Disposition relative to the bonding area, e.g. bond pad
- H01L2224/32105—Disposition relative to the bonding area, e.g. bond pad the layer connector connecting bonding areas being not aligned with respect to each other
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- H01L2224/321—Disposition
- H01L2224/32104—Disposition relative to the bonding area, e.g. bond pad
- H01L2224/32106—Disposition relative to the bonding area, e.g. bond pad the layer connector connecting one bonding area to at least two respective bonding areas
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Abstract
Packungsstruktur (100; 200), die aufweist:Ein Packungssubstrat (110; 410);eine Zwischenverbindungs-Brückeneinheit (120; 130; 400), die mit dem Packungssubstrat verbunden ist;einen ersten integrierten Schaltkreis-Einzelchip (140; 144; 420), der mit der Zwischenverbindungs-Brückeneinheit und mit dem Packungssubstrat verbunden ist; undeinen zweiten integrierten Schaltkreis-Einzelchip (142; 430), der mit der Zwischenverbindungs-Brückeneinheit und mit dem Packungssubstrat verbunden ist;wobei die Zwischenverbindungs-Brückeneinheit eine Verdrahtung (122; 132; 324, 326, 334, 336) aufweist, um Verbindungen von Einzelchip zu Einzelchip zwischen dem ersten und dem zweiten integrierten Schaltkreis-Einzelchip bereitzustellen, und eine Verdrahtung (124; 134) aufweist, um Verbindungen von Packung zu Einzelchip zwischen dem Packungssubstrat und dem ersten und dem zweiten integrierten Schaltkreis-Einzelchip bereitzustellen, wobei die Verbindungen von Packung zu Einzelchip Leistungsverbindungen aufweisen;wobei die Zwischenverbindungs-Brückeneinheit einen Aufbau von mehreren Schichten (322) aus einem anorganischen dielektrischen Material sowie eine strukturierte Metallisierung aufweist, um zur Bildung der Verdrahtung der Zwischenverbindungs-Brückeneinheit Zwischenschicht-Durchkontakte (324) und laterale Leiterbahnen (326) bereitzustellen;wobei die Zwischenverbindungs-Brückeneinheit zumindest eine organische dielektrische Schicht (332) mit einer strukturierten Metallisierung aufweist, welche die Verdrahtung für die Verbindungen von Packung zu Einzelchip bereitstellt.
Description
- Technisches Gebiet
- Diese Offenbarung bezieht sich allgemein auf Halbleiterpackungs-Techniken und insbesondere auf Multi-Chip-Packungsstrukturen, die Chip-Zwischenverbindungs-Brückeneinheiten realisieren.
- Hintergrund
- Innovationen in Halbleiterherstellungs- und Halbleiterpackungstechnologien haben die Entwicklung von kleiner skalierten integrierten Schaltkreis(IC)-Chips (oder Einzelchips) mit höherer Dichte ebenso wie die Entwicklung von hoch integrierten Chip-Modulen mit Verdrahtungs- und Flächenanordnungs-Eingabe-/Ausgabe(E/A)-Kontaktdichten ermöglicht, die ein dichtes Packen von IC-Chips (oder Einzelchips) ermöglichen. Für bestimmte Anwendungen sind elektronische Module mit hoher Leistungsfähigkeit mit einem oder mehreren Multi-Chip-Modulen (MCMs) aufgebaut, die an einer Leiterplatte (z.B. an einer Systemplatte (oder Node-Karte), einer gedruckten Leiterplatte, einer Verdrahtungsplatte etc.) unter Verwendung einer geeigneten Flächenanordnungs-Verbindungstechnik für Modul-an-Platte-E/A-Zwischenverbindungen montiert sind (z.B. Land-Grid-Array (LGA)- oder Ball-Grid-Array(BGA)-Verbindungen). Die MCM-Technologie kann eingesetzt werden, um eine First-Level-Packungsstruktur mit einem Packen von mehreren IC-Prozessor-Chips mit hoher Dichte für Computer-Server-Anwendungen oder von mehreren heterogenen Chips für benutzerdefinierte Anwendungen etc. zu bilden.
- Es können verschiedene herkömmliche Techniken eingesetzt werden, um eine MCM-Packungsstruktur aufzubauen. Zum Beispiel kann ein MCM aufgebaut werden, indem mehrere Halbleiter-IC-Einzelchips direkt mit einem Packungssubstrat verbunden werden. Die Halbleiter-IC-Einzelchips können unter Verwendung von Verdrahtungs-Bonding, Tape-Bonding oder Flip-Chip-Bonding mit einer Oberfläche des Packungssubstrats verbunden werden. Für Packungen mit hoher Leistungsfähigkeit und hoher Dichte werden üblicherweise direkte Chip-Anbringungs(DCA, Direct Chip Attachment)-Techniken verwendet, um IC-Einzelchips durch Flip-Chip-Bonding an dem Packungssubstrat anzubringen, wobei Flächenanordnungen von Lot-Zwischenverbindungen, die zwischen Kontaktstellen auf aktiven Oberflächen der Halbleiter-IC-Einzelchips ausgebildet sind, und dazu passende Anordnungen von Kontaktstellen verwendet werden, die auf einer Chip-Montagefläche (oder einer Oberfläche an der Oberseite) auf dem Packungssubstrat ausgebildet sind. Das Packungssubstrat weist eine Verdrahtung, um Verbindungen von Einzelchip zu Einzelchip zwischen IC-Einzelchips bereitzustellen, die an der Oberseite des Packungssubstrats montiert sind, ebenso wie eine Verdrahtung auf, um die Kontaktstellen an der Oberseite mit Kontaktstellen an der Unterseite zu verbinden.
- Bei herkömmlichen MCM-Technologien kann es sich bei dem Packungssubstrat z.B. um ein Glas-Keramik-Substrat oder ein Laminat-Substrat handeln. Zum Beispiel kann unter Verwendung einer Co-Fired-Keramik(LTCC)-Substrat-Technologie bei niedriger Temperatur (LTCC, Low Temperature Co-fired Ceramic) ein mehrschichtiges Keramik-Packungssubstrat hergestellt werden. Darüber hinaus kann unter Verwendung einer Oberflächen-Laminat-Schaltkreis(SLC, Surface Laminate Circuit)-Technologie ein Laminat-Packungssubstrat hergestellt werden, um bei geringen Kosten organische Packungssubstrate mit aufgebauten Schichten herzustellen, die durch Mikro-Durchkontakte vertikal verbunden sind, um Flip-Chips mit Lot-Bumps zu tragen.
- Es besteht eine fortgesetzte Nachfrage nach IC-Chips mit zunehmender integrierter Funktionalität und geringeren Abmessungen von Grundflächen, so dass dies zu Zunahmen der E/A-Anzahl und der E/A-Dichte der IC-Chips führt. Darüber hinaus erfordern Lösungen für integrierte Packungen mit hoher Leistungsfähigkeit und hoher Dichte typischerweise kleine Mikro-Bumps für eine Flip-Chip-Verbindungsfähigkeit, wobei Zwischenverbindungs-Abstände von z.B. 50 Mikrometern oder weniger und Linienbreiten- und Linienabstands-Entwurfsregeln von 10 Mikrometern oder weniger verwendet werden. Wenngleich eine MCM-Packungsstruktur ermöglicht, dass heterogene IC-Einzelchips durch das Packungssubstrat direkt miteinander verbunden werden (z.B. DCA), sind herkömmliche Packungssubstrat-Technologien auf Grundlage von Keramiken und Laminat-Substrat-Technologien in Bezug auf den geringsten erreichbaren Kontaktstellen-Abstand, die geringste erreichbare Linienbreite und den geringsten erreichbaren Linienabstand beschränkt. Auf diese Weise stellen herkömmliche keramisch und organisch aufgebaute Laminat-Substrate einen Engpass für ein Packen mit hoher Dichte dar, so können derartige Substrat-Technologien die engen Abstände nicht stützen, die für E/A-Flip-Chip-Verbindungen mit hoher Dichte und Zwischenverbindungen von Einzelchip zu Einzelchip mit hoher Dichte erforderlich sind.
- Um diese Beschränkungen anzugehen, wurden 2,5-D-Packungstechniken dazu verwendet, die E/A-Dichte zu erhöhen und ein Routing mit hoher Dichte für eine Übertragung von Einzelchip zu Einzelchip mit geringer Leistung bereitzustellen. Im Allgemeinen umfasst eine 2,5-D-Integration ein Flip-Chip-Bonding von mehreren IC-Einzelchips auf einem passiven Interposer-Substrat (z.B. auf einem Silicium-, einem Glas- oder einem organisch aufgebauten Substrat mit feinen Abständen), wobei das passive Interposer-Substrat an das Packungssubstrat gebondet ist. Im Vergleich zum Packungssubstrat weist der Interposer eine Verdrahtung mit feineren Abständen, höhere Dichten der Kontaktstellen sowie geringere Abstände für Zwischenverbindungen von Einzelchip zu Einzelchip auf.
- Ein Silicium-Interposer für eine 2,5D-Packung besteht aus einer dünnen Schicht aus Silicium, die zwischen den IC-Einzelchips und dem Packungssubstrat angeordnet ist und die Silicium-Durchkontakte (TSVs, Through Silicon Vias) aufweist, um eine Plattform mit einer hohen Verdrahtungsdichte für eine E/A-Neuverteilung und eine Übertragung von Einzelchip zu Einzelchip bereitzustellen. Silicium-Interposer erfordern große und teure Silicium-Chips mit TSVs, um mehrere Chips auf der oberen Oberfläche aufzunehmen. Ungünstigerweise sind Silicium-Interposer aufgrund der Abmessung des Silicium-Interposer-Chips, die notwendig ist, um die Grundflächen von mehreren Einzelchips aufzunehmen, die an der Oberfläche des Silicium-Interposers angebracht werden, und aufgrund der Verwendung der TSV-Technologie kostenintensiv, so dass die Fertigungskosten und die Komplexität erhöht werden.
- Andererseits wird bei einem organisch aufgebauten Interposer mit feinen Abständen für eine 2,5D-Packung eine Dünnschichttechnologie verwendet, um organische Neuverteilungsschichten mit feinen Abständen auf der Oberseite eines herkömmlichen organischen Laminat-Substrats aufzubauen. Wenngleich die organischen Neuverteilungsschichten mit feinen Abständen eine Plattform mit einer hohen Verdrahtungsdichte für die E/A-Neuverteilung und die Übertragung von Einzelchip zu Einzelchip bereitstellen, ist eine derartige Technologie in Bezug auf die Anzahl von Neuverteilungsschichten mit feinen Abständen und den minimalen Verdrahtungsabstand, der erreicht werden kann, im Vergleich zu Lösungen mit Interposern auf Grundlage von Silicium beschränkt.
- Weitere Lösungen für ein 2,5D-Packen verwenden Silicium-Brückeneinheiten, die in ein Packungssubstrat eingebettet sind, um eine engere Zwischenverbindungsdichte zwischen benachbarten Einzelchips bereitzustellen. Die Silicium-Brückeneinheiten weisen geringere Kosten als herkömmliche Silicium-Interposer auf, da Silicium-Brückeneinheiten viel kleiner sind (sie verbinden lediglich periphere Bereiche benachbarter Einzelchips) und bei ihnen keine kostenintensiven TSVs eingesetzt werden. Wenngleich Silicium-Brückeneinheiten von der Form her einfach sind, sind herkömmliche Brückeneinheiten so ausgelegt, dass sie nur eine Verdrahtung für die Zwischenverbindung von Einzelchip zu Einzelchip umfassen, jedoch keine Verdrahtung z.B. für eine vertikale Leistungsverteilung durch die Brückeneinheit von dem Packungssubstrat zu den Einzelchips umfassen.
- Mit Erhöhen der IC-Einzelchip-Funktionalität und der Dichte besteht jedoch eine Notwendigkeit für ein Erhöhen der Anzahl von Leistungs- und Masse-Stiften, um den Ground Bounce zu minimieren. Auf diese Weise sind die IC-Einzelchips typischerweise mit Leistungs-/Masse-Kontaktstellen hergestellt, die über die Flächenanordnung von E/A-Kontaktstellen auf der Rückseite der IC-Einzelchips verteilt sind. Wenn Silicium-Brückeneinheiten für die E/A-Zwischenverbindungen von Einzelchip zu Einzelchip mit hoher Dichte verwendet werden, blockieren die Brückeneinheiten eine vertikale Leistungsverteilung durch die Brückenstruktur zu Leistungs-/Masse-Kontaktstellen, die innerhalb der E/A-Flächen mit hoher Dichte der IC-Einzelchips angeordnet sind, die von den Brückeneinheiten überlagert sind. Auf diese Weise müssen Verbindungen zu derartigen Leistungs-/Masse-Kontaktstellen von dem Packungssubstrat zu anderen Bereichen der IC-Einzelchips hergestellt werden, die nicht von den Brückeneinheiten überlagert werden, und müssen dann durch die IC-Einzelchips (ebenso wie durch laterale Zwischenverbindungen in den Brückeneinheiten) zu den Leistungs-/Masse-Kontaktstellen geführt werden, die durch die Brückeneinheiten blockiert sind. Diese Konfiguration vergrößert die Länge der Leistungs-/Masse-Leiterbahnen, so dass dadurch der Spannungsabfall und die IR-Erwärmung innerhalb des Packungssubstrats erhöht werden.
- Die Druckschrift
US 2014 / 0 048 928 A1 betrifft eine Vorrichtung, die umfasst: ein Packungssubstrat; mindestens zwei integrierte Schaltungs-Einheiten, von denen jede elektrisch mit dem Packungssubstrat gekoppelt ist; und eine Mehrzahl von Zwischenschaltungselementen, die so angeordnet sind, dass sie die beiden integrierten Schaltungs-Einheiten miteinander und mit dem Packungssubstrat elektrisch koppeln, wobei eines oder mehrere der Mehrzahl von Zwischenschaltungselementen überwiegend vertikale Durchkontaktierungen und eines oder mehrere andere der Mehrzahl von Zwischenschaltungselementen überwiegend horizontale Verbindungen aufweisen. - Die Druckschrift
US 2017 / 0 125 359 A1 betrifft eine elektronische Einheit, die umfasst: eine erste Leiterplatte; eine zweite Leiterplatte, die sich über einem ersten Bereich der ersten Leiterplatte befindet; ein erstes Halbleiterelement, das sich über einem zweiten Bereich der ersten Leiterplatte, der sich von dem ersten Bereich unterscheidet, und über einem dritten Bereich der zweiten Leiterplatte befindet; eine erste Verbindung, die zwischen dem ersten Halbleiterelement und dem zweiten Bereich angeordnet ist, um das erste Halbleiterelement und die erste Leiterplatte elektrisch miteinander zu verbinden; und eine zweite Verbindung, die zwischen dem ersten Halbleiterelement und dem dritten Bereich angeordnet ist, um das erste Halbleiterelement und die zweite Leiterplatte elektrisch miteinander zu verbinden. - Kurzdarstellung
- Die Erfindung betrifft eine Packungsstruktur und Verfahren zu deren Herstellung, deren Merkmale in den entsprechenden unabhängigen Ansprüchen angegeben sind. Bevorzugte Ausführungsformen der Erfindung sind in den abhängigen Patentansprüchen angegeben.
- Insbesondere sind Multi-Chip-Packungsstrukturen, die Chip-Zwischenverbindungs-Brückeneinheiten aufweisen, so ausgelegt, dass eine hohe E/A-Zwischenverbindungsdichte zwischen benachbarten Chips in der Packungsstruktur bereitgestellt wird, ebenso wie vertikale Leistungsverteilungsleiterbahnen durch die Chip-Zwischenverbindungs-Brückeneinheit bereitgestellt werden, um Leistungs(und Masse)-Verbindungen von einem Packungssubstrat zu den Chips bereitzustellen, die mit der Chip-Zwischenverbindungs-Brückeneinheit verbunden sind. Eine Ausführungsform umfasst zum Beispiel eine Packungsstruktur, die ein Packungssubstrat, eine Zwischenverbindungs-Brückeneinheit, die mit dem Packungssubstrat verbunden ist, einen ersten integrierten Schaltkreis-Einzelchip, der mit der Zwischenverbindungs-Brückeneinheit und mit dem Packungssubstrat verbunden ist, sowie einen zweiten integrierten Schaltkreis-Einzelchip aufweist, der mit der Zwischenverbindungs-Brückeneinheit und mit dem Packungssubstrat verbunden ist. Die Zwischenverbindungs-Brückeneinheit weist eine Verdrahtung auf, um Verbindungen von Einzelchip zu Einzelchip zwischen dem ersten und dem zweiten integrierten Schaltkreis-Einzelchip bereitzustellen, und weist eine Verdrahtung auf, um Verbindungen von Packung zu Einzelchip zwischen dem Packungssubstrat und dem ersten und dem zweiten integrierten Schaltkreis-Einzelchip bereitzustellen, wobei die Verbindungen von Packung zu Einzelchip Leistungsverbindungen aufweisen.
- Weitere Ausführungsformen werden in der folgenden detaillierten Beschreibung von Ausführungsformen beschrieben, die in Verbindung mit den beigefügten Figuren zu lesen ist.
- Figurenliste
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1 stellt eine Chip-Zwischenverbindungs-Brückeneinheiten aufweisende Multi-Chip-Packungsstruktur gemäß einer Ausführungsform der Erfindung schematisch dar. -
2 stellt eine Chip-Zwischenverbindungs-Brückeneinheiten aufweisende Multi-Chip-Packungsstruktur gemäß einer weiteren Ausführungsform der Erfindung schematisch dar. -
3 ist eine Querschnittsseitenansicht eines Brücken-Wafers in einem Zwischenstadium der Herstellung, in dem eine Anfangsschicht einer Rückseite des Brücken-Wafers, die Bond-Kontaktstellen aufweist, auf einem ersten vorübergehenden Trägersubstrat gebildet wird. -
4 ist eine Querschnittsseitenansicht des Brücken-Wafers von3 nach dem Bilden eines Stapels aus Signalzwischenverbindungs- und Neuverteilungsschichten, die Signaldrähte mit feinen Abständen und vertikale Durchkontakte zwischen Ebenen aufweisen. -
5 ist eine Querschnittsseitenansicht des Brücken-Wafers von4 nach dem Bilden eines Stapels aus Leistungsverteilungsschichten, die Drähte mit groben Abständen, vertikale Durchkontakte zwischen Ebenen sowie Bond-Kontaktstellen an der Oberseite des Brücken-Wafers aufweisen. -
6 ist eine Querschnittsseitenansicht des Brücken-Wafers von5 nach dem Bilden von Flip-Chip-Bumps auf den Bond-Kontaktstellen an der Oberseite des Brücken-Wafers. -
7 ist eine Querschnittsseitenansicht des Brücken-Wafers von6 nach dem Bonding eines zweiten vorübergehenden Trägersubstrats an eine Vorderseite des Brücken-Wafers. -
8 ist eine Querschnittsseitenansicht des Brücken-Wafers von7 nach dem Entfernen des ersten vorübergehenden Trägersubstrats von der Rückseite des Brücken-Wafers, dem Bilden von Lot-Bumps auf den Bond-Kontaktstellen auf der Rückseite des Brücken-Wafers und der Chip-Vereinzelung des Brücken-Wafers und des zweiten vorübergehenden Trägersubstrats, um eine einzelne Chip-Zwischenverbindungs-Brückeneinheit zu bilden. -
9 ist eine Querschnittsseitenansicht einer Packungsstruktur in einem Zwischenstadium einer Fertigung, in dem die Chip-Zwischenverbindungs-Brückeneinheit von8 mit einem Packungssubstrat verbunden wird. -
10 ist eine Querschnittsseitenansicht der Packungsstruktur von9 nach dem Entfernen des verbliebenen Bereichs des zweiten vorübergehenden Trägersubstrats von der Chip-Zwischenverbindungsbrücke und dem Verbinden einer Mehrzahl von IC-Chips mit der Chip-Zwischenverbindungs-Brückeneinheit und dem Packungssubstrat. -
11 ist eine Querschnittsseitenansicht des Brücken-Wafers von6 nach der Chip-Vereinzelung des Brücken-Wafers und des ersten vorübergehenden Trägersubstrats, um eine einzelne Chip-Zwischenverbindungs-Brückeneinheit zu bilden. -
12 ist eine Querschnittsseitenansicht einer Packungsstruktur in einem Zwischenstadium der Fertigung, in dem eine Mehrzahl von IC-Chips, die an einem vorübergehenden Chip-Trägersubstrat montiert sind, mit der Chip-Zwischenverbindung-Brückeneinheit von11 verbunden wird. -
13 ist eine Querschnittsseitenansicht der Packungsstruktur von12 nach dem Entfernen eines verbliebenen Bereichs des ersten vorübergehenden Trägersubstrats von der Unterseite der Chip-Zwischenverbindungs-Brückeneinheit und dem Verbinden des Aufbaus aus den IC-Chips und der Chip-Zwischenverbindungs-Brückeneinheit mit einem Packungssubstrat. -
14 ist eine Draufsicht auf eine rückseitige Oberfläche eines IC-Chips, die eine Anordnung von Ausrichtungs-Kontaktstellen für eine Chip-Ausrichtung unter Verwendung eines hierarchischen Lötprozesses zur Fertigung einer Packungsstruktur gemäß einer Ausführungsform der Erfindung zeigt. - Detaillierte Beschreibung
- Im Folgenden werden Ausführungsformen der Erfindung detaillierter unter Bezugnahme auf Multi-Chip-Packungsstrukturen erörtert, die Chip-Zwischenverbindungs-Brückeneinheiten aufweisen, die so ausgelegt sind, dass eine hohe E/A-Zwischenverbindungsdichte zwischen benachbarten Chips in der Packungsstruktur bereitgestellt wird, ebenso wie vertikale Leistungsverteilungsleiterbahnen durch die Chip-Zwischenverbindungs-Brückeneinheit bereitgestellt werden, um Leistungs(und Masse)-Verbindungen von einem Packungssubstrat zu den Chips bereitzustellen, die mit der Chip-Zwischenverbindungs-Brückeneinheit verbunden sind. Es versteht sich, dass die verschiedenen Schichten, Strukturen und Bereiche, die in den beigefügten Zeichnungen gezeigt sind, schematische Darstellungen sind, die nicht maßstabsgetreu gezeichnet sind. Darüber hinaus ist es zur leichteren Erläuterung möglich, dass eine oder mehrere Schichten, Strukturen und Bereiche eines Typs, der üblicherweise zur Bildung von Halbleitereinheiten oder -strukturen verwendet wird, in einer gegebenen Zeichnung nicht explizit gezeigt sind. Dies impliziert nicht, dass irgendwelche Schichten, Strukturen und Bereiche, die nicht explizit gezeigt sind, aus den tatsächlichen Halbleiterstrukturen weggelassen sind.
- Des Weiteren versteht es sich, dass die hierin erörterten Ausführungsformen nicht auf die speziellen Materialien, Merkmale und Prozessschritte beschränkt sind, die hierin gezeigt und beschrieben sind. Insbesondere in Bezug auf Halbleiterprozessschritte ist hervorzuheben, dass die hierin bereitgestellten Beschreibungen nicht sämtliche der Prozessschritte umfassen sollen, die möglicherweise erforderlich sind, um eine funktionelle integrierte Halbleiterschaltkreiseinheit zu bilden. Stattdessen sind bestimmte Prozessschritte, die bei der Bildung von Halbleitereinheiten üblicherweise verwendet werden, wie zum Beispiel Nassreinigungs- und Temperschritte, aus Gründen der Einsparung bei der Beschreibung absichtlich hierin nicht beschrieben.
- Darüber hinaus werden überall in den Zeichnungen die gleichen oder gleichartige Bezugszeichen verwendet, um die gleichen oder gleichartige Merkmale, Elemente oder Strukturen zu bezeichnen, und somit wird eine detaillierte Erläuterung der gleichen oder gleichartiger Merkmale, Elemente oder Strukturen nicht für jede der Zeichnungen wiederholt. Es versteht sich, dass die Begriffe „etwa“ oder „im Wesentlichen“, wie hierin in Bezug auf Dicken, Breiten, Prozentzahlen, Bereiche etc. verwendet, so gemeint sind, dass sie nahebei oder ungefähr, jedoch nicht exakt bezeichnen. Der Begriff „etwa“ oder „im Wesentlichen“, wie hierin verwendet, impliziert, dass ein geringer Fehlerspielraum vorhanden sein kann, wie beispielsweise 1 % oder weniger als die angegebene Menge.
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1 stellt eine Chip-Zwischenverbindungs-Brückeneinheiten aufweisende Multi-Chip-Packungsstruktur gemäß einer Ausführungsform der Erfindung schematisch dar. Insbesondere stellt1 eine Packungsstruktur 100 schematisch dar, die ein Packungssubstrat 110, eine erste und eine zweite Chip-Zwischenverbindungs-Brückeneinheit 120 und 130 (oder „Brückeneinheit“), eine Mehrzahl von IC-Einzelchips 140, 142 und 144 sowie eine Packungskappe 150 aufweist. Eine Bonding-Schicht 152 (z.B. ein Epoxidkleber) bondet die Packungskappe 150 an einen peripheren Oberflächenbereich auf einer Oberseite des Packungssubstrats 110. Ein Underfill-Material 160 ist zwischen den IC-Einzelchips 140, 142 und 144 und dem Packungssubstrat 110 angeordnet, und ein Wärmeleitmaterial 162 ist zwischen den Oberseiten der IC-Einzelchips 140, 142 und 144 und der Packungskappe 150 angeordnet. Das Underfill-Material 160 weist ein elektrisch isolierendes Klebematerial auf, das dazu verwendet wird, die strukturelle Integrität der Flip-Chip-Verbindungen zwischen (i) den IC-Einzelchips 140, 142 und 144 und dem Packungssubstrat 110, (ii) den IC-Einzelchips 140, 142 und 144 und den Brückeneinheiten 120 und 130 sowie (iii) den Brückeneinheiten 120 und 130 und dem Packungssubstrat 110 aufrechtzuerhalten. Bei einer alternativen Ausführungsform kann das Underfill-Material 160 aus verschiedenen Schichten aus dem Underfill-Material bestehen, z.B. aus einer Schicht aus einem Underfill-Material in dem Brückenbereich und einer anderen Schicht aus einem Underfill-Material außerhalb des Brückenbereichs. Das Wärmeleitmaterial 162 weist eine Wärmeleitpaste auf, die für ein Ableiten von thermischer Energie, die durch die IC-Einzelchips 140, 142 und 144 erzeugt wird, zu der Packungskappe 150 ausgelegt ist, wobei die Packungskappe 150 als ein Wärmeverteiler dient, um die thermische Energie abzuführen und die IC-Einzelchips 140, 142 und 144 zu kühlen. - Für eine heterogene Packungsanwendung können die IC-Einzelchips 140, 142 und 144 integrierte Schaltkreise irgendeines Typs und ein System für eine Realisierung einer gegebenen Anwendung aufweisen. Für illustrative Zwecke zeigt die exemplarische Packungsstruktur 100 von
1 drei IC-Einzelchips, wobei der erste IC-Einzelchip 140 eine dynamische Speichereinheit mit wahlfreiem Zugriff (DRAM) mit einem Speicher mit einer hohen Bandbreite (HBM, High-Bandwidth Memory) aufweist, wobei der zweite IC-Einzelchip 142 eine Hardware-Beschleunigungseinheit aufweist und wobei der dritte IC-Einzelchip 144 eine Multi-Kern-Prozessoreinheit aufweist. Bei anderen Ausführungsformen können die IC-Einzelchips 140, 142 und 144 (sowie weitere zusätzliche IC-Einzelchips) irgendeine(n) oder mehrere von einer Speichereinheit, einer zentralen Verarbeitungseinheit (CPU), einem Mikrocontroller, einem anwendungsspezifischen integrierten Schaltkreis (ASIC, Application-Specific Integrated Circuit), einem Field-Programmable Gate-Array (FPGA) und anderen Typen von Universalprozessoren oder arbeitslastoptimierten Prozessoren aufweisen, wie beispielsweise Graphikverarbeitungseinheiten (GPUs, Graphics Processing Units), Prozessoren für digitale Signale (DSPs, Digital Signal Processors), System-auf-Chip (SoC, System-on-Chip) sowie weitere Arten von spezialisierten Prozessoren oder Co-Prozessoren, die für eine Ausführung von einer oder mehreren festen Funktionen konfiguriert sind. - Bei dem Packungssubstrat 110 kann es sich um ein keramisches Substrat, ein Silicium-Substrat oder ein organisch aufgebautes Laminat-Substrat oder irgendeinen anderen Typ einer Packungssubstrat-Technologie handeln, das oder der für die gegebene Anwendung geeignet ist. Das Packungssubstrat 110 weist eine Flächenanordnung von Lotkugel-Zwischenverbindungen 112 (z.B. Ball-Grid-Array(GBA)-Lotzwischenverbindungen), die auf einer Unterseite des Packungssubstrats 110 ausgebildet sind, ein Netzwerk von Packungsleiterbahnen 114, die sich vertikal und horizontal durch das Packungssubstrat 110 erstrecken, sowie einen ersten und einen zweiten vertieften Hohlraum 116 und 118 auf, die in der Oberseite des Packungssubstrats 100 ausgebildet sind. Bei der beispielhaften Ausführungsform von
1 ist die erste Brückeneinheit 120 in dem ersten vertieften Hohlraum 116 angeordnet, und die zweite Brückeneinheit 130 ist in dem zweiten vertieften Hohlraum 118 des Packungssubstrats 110 angeordnet. - Die erste Brückeneinheit 120 ist mit dem ersten und dem zweiten IC-Einzelchip 140 und 142 verbunden, wobei Flächenanordnungen von Flip-Chip-Bump-Verbindungen 170 verwendet werden, und die zweite Brückeneinheit 130 ist mit dem zweiten und dem dritten IC-Einzelchip 142 und 143 verbunden, wobei Flächenanordnungen von Flip-Chip-Bump-Verbindungen 172 verwendet werden. Des Weiteren ist die erste Brückeneinheit 120 mit einer Oberfläche des Packungssubstrats 110 am Boden des ersten vertieften Hohlraums 116 verbunden, wobei eine Flächenanordnung von Flip-Chip-Bump-Verbindungen 180 verwendet wird. In einer ähnlichen Weise ist die zweite Brückeneinheit 130 mit einer Oberfläche des Packungssubstrats 110 am Boden des zweiten vertieften Hohlraums 118 verbunden, wobei eine Flächenanordnung von Flip-Chip-Bump-Verbindungen 182 verwendet wird. Die IC-Einzelchips 142 und 144 sind mit der Oberseite des Packungssubstrats 110 verbunden, wobei jeweilige Flächenanordnungen von Flip-Chip-Bump-Verbindungen 184 und 186 verwendet werden.
- Bei einer Ausführungsform weisen die Flächenanordnungen von Flip-Chip-Bump-Verbindungen 170 und 172 Mikro-Bumps für eine E/A-Signalübertragung mit hoher Dichte zwischen den benachbarten Einzelchips auf, wobei die Flip-Chip-Mikro-Bump-Verbindungen 170 und 172 in Abhängigkeit von der Anwendung mit einem Kontaktabstand von etwa 55 Mikrometern oder weniger ausgebildet sind. Des Weiteren weisen die Flip-Chip-Bump-Verbindungen 180, 182, 184 und 186 E/A-Verbindungen zwischen (i) dem Packungssubstrat 110 und den Brückeneinheiten 120 und 130 sowie (ii) dem Packungssubstrat 110 und den IC-Einzelchips 142 und 144 auf. Bei einer Ausführungsform weisen die Flip-Chip-Bump-Verbindungen 180, 182, 184 und 186 einen gröberen Abstand als die Flip-Chip-Bump-Verbindungen 170 und 172 auf. Bei einer weiteren Ausführungsform weisen die Flip-Chip-Bump-Verbindungen 184 und 186 Mikro-Bump-Verbindungen mit feinen Abständen auf. Bei einer Ausführungsform sind die Flächenanordnungen der Flip-Chip-Bump-Verbindungen 180, 182, 184 und 186 in Abhängigkeit von der Anwendung mit einem Kontaktabstand von etwa 75 Mikrometern oder einem größeren Kontaktabstand ausgebildet. Die Flächenanordnung der Lotkugel-Zwischenverbindungen 112 (z.B. BGA C4s) auf der Unterseite des Packungssubstrats 110 sind in Abhängigkeit von der Anwendung mit einem Kontaktabstand von etwa 300 Mikrometern oder einem größeren Kontaktabstand ausgebildet.
- Die erste Brückeneinheit 120 weist eine Verdrahtung 122 mit feinen Abständen für ein Verbinden der Flächenanordnungen der Mikro-Bumps 170 auf, um eine E/A-Verbindungsfähigkeit mit hoher Dichte und großer Bandbreite zwischen dem ersten und dem zweiten IC-Einzelchip 140 und 142 bereitzustellen. In einer ähnlichen Weise weist die zweite Brückeneinheit 130 eine Verdrahtung 132 mit feinen Abständen für ein Verbinden der Flächenanordnungen der Mikro-Bumps 172 auf, um eine E/A-Verbindungsfähigkeit mit hoher Dichte und großer Bandbreite zwischen dem zweiten und dem dritten IC-Einzelchip 142 und 144 bereitzustellen. Die Verdrahtungen 122 und 132 mit feinen Abständen der Brückeneinheiten 120 und 130 können mit Linienbreiten- und Linienabstands-Entwurfsregeln im Submikrometerbereich gebildet werden, wobei eine nachstehend detaillierter erörterte Brücken-Herstellungstechnik verwendet wird.
- Darüber hinaus weist die erste Brückeneinheit 120 vertikale Verteilungsleiterbahnen 124 auf, um direkte Leistungs- und Masse-Verbindungen von dem Packungssubstrat 110 durch die erste Brückeneinheit 120 zu dem ersten IC-Einzelchip 140 und/oder dem zweiten IC-Einzelchip 142 bereitzustellen. In einer ähnlichen Weise weist die zweite Brückeneinheit 130 vertikale Verteilungsleiterbahnen 134 auf, um direkte Leistungs- und Masse-Verbindungen von dem Packungssubstrat 110 durch die zweite Brückeneinheit 130 zu dem zweiten IC-Einzelchip 142 und/oder dem dritten IC-Einzelchip 144 bereitzustellen. Wie vorstehend angemerkt, kann mit IC-Einzelchip-Funktionalität und E/A mit hoher Dichte eine Anzahl von Leistungs- und Masse-Kontaktstellen innerhalb der Flächenanordnungen von Mikro-Bumps 170 und 172 der IC-Einzelchips 140, 142 und 144 enthalten sein, um den Ground Bounce zu minimieren.
- Bei der Packungsstruktur von
1 sind die erste und die zweite Brückeneinheit 120 und 130 so ausgelegt, dass eine vertikale Leistungs-/Masse-Verteilung durch die Brückeneinheiten 120 und 130 zu den Leistungs-/Masse-Kontaktstellen bereitgestellt wird, die innerhalb der E/A-Flächenanordnungen 170 und 172 mit hoher Dichte der IC-Einzelchips 140, 142 und 144 angeordnet sind, die von den Brückeneinheiten 120 und 130 überlagert sind. Auf diese Weise können Verbindungen zu derartigen Leistungs-/Masse-Kontaktstellen innerhalb der E/A-Flächenanordnungen 170 und 172 mit hoher Dichte der IC-Einzelchips 140, 142 und 144 durch die Brückeneinheiten 120 und 130 direkt von der Packung zum Einzelchip hergestellt werden. Wie in1 gezeigt, kann eine Leistungs-/Masse-Verbindung zu dem ersten IC-Einzelchip 140 zum Beispiel entlang eines Pfads von einer Packungsleiterbahn 114 des Packungssubstrats 110 zu einer Flip-Chip-Verbindung 180 zwischen dem Packungssubstrat 110 und der ersten Brückeneinheit 120, durch die erste Brückeneinheit 120 zu einer vertikalen Leiterbahn 124 und durch eine Flip-Chip-Verbindung 170 zwischen der ersten Brückeneinheit 120 und dem ersten IC-Einzelchip 140 zu dem ersten IC-Einzelchip 140 geführt werden. - Dies steht im Gegensatz zu herkömmlichen Brückeneinheiten, welche die vertikalen Verteilungsleiterbahnen 124 und 134 nicht umfassen, wie in
1 gezeigt. Es werde zum Beispiel angenommen, dass die erste Brückeneinheit 120 in1 die vertikale Leistungs-/Masse-Verteilungsverdrahtung 124 nicht umfasste und dass die Flächenanordnung der Flip-Chip-Verbindungen 170 zu dem ersten IC-Einzelchip 140 Leistungs-/Masse-Verbindungen umfasst. In diesem Fall muss eine Leistungs-/Masse-Verbindung zu dem ersten IC-Einzelchip 140 entlang eines Pfads von einer Packungsleiterbahn 114 des Packungssubstrats 110 zu einer Flip-Chip-Verbindung 184 zwischen dem zweiten IC-Einzelchip 142 und dem Packungssubstrat 110, zu einer Verteilungsverdrahtung zwischen der Flip-Chip-Verbindung 184 und einer Flip-Chip-Verbindung 170 an der Peripherie des zweiten IC-Einzelchips 142 und durch eine Neuverteilungsverdrahtung 122 der ersten Brückeneinheit 120 zu der Leistungs-/Masse-Verbindung innerhalb der Flächenanordnung der Flip-Chip-Verbindungen 170 des ersten IC-Einzelchips 140 geführt werden. Diese herkömmliche Konfiguration vergrößert die Länge der Leistungs-/Masse-Leiterbahnen im Vergleich zu der direkten Verbindung von Packung zu Einzelchip durch die erste Brückeneinheit 120 signifikant, wie vorstehend erörtert. - Wenngleich die Flip-Chip-Bump-Verbindungen 170, 172, 180, 182, 184 und 186 in
1 zur leichteren Darstellung generisch dargestellt sind, versteht es sich, dass die Flip-Chip-Bump-Verbindungen 170, 172, 180, 182, 184 und 186 unter Verwendung irgendeiner geeigneten Flip-Chip-Bump-Technologie realisiert werden können. Die Flip-Chip-Bump-Verbindungen 170, 172, 180, 182, 184 und 186 können zum Beispiel unter Verwendung der Controlled-Collapse-Chip-Connection(C4)-Flip-Chip-Bump-Technologie realisiert werden, bei der Lotkugeln auf kugelbegrenzenden Metallurgie(BLM, Ball Limiting Metallurgy)-Kontaktstellen oder unter Bump-Metallisierungs(UBM, Under Bump Metallization)-Kontaktstellen gebildet werden. Die Lotkugeln können durch ein Drucken einer Lotpaste oder durch Elektroplattieren gebildet werden. Bei weiteren Ausführungsformen kann es sich bei den Flip-Chip-Bump-Verbindungen 170, 172, 180, 182, 184 und 186 um Chip-Connection(C2)-Bumps handeln, die metallische Säulenstrukturen (z.B. Kupfer-Säulen) aufweisen, die auf Metall-Kontaktstellen ausgebildet sind. Die metallischen Säulen-Bump-Strukturen können Lot-Endkappen aufweisen oder nicht aufweisen. Bei weiteren Ausführungsformen kann es sich bei den Flip-Chip-Bump-Verbindungen 170, 172, 180, 182, 184 und 186 um C2-Bumps mit plattiertem Metall handeln, die auf UBM-Kontaktstellen ausgebildet sind. - Bei weiteren Ausführungsformen können Lot-Mikro-Bumps, die Cu und Sn aufweisen, auf UBM-Kontaktstellen elektroplattiert werden, wobei die UBM-Kontaktstellen stromlos plattiertes Nickel und Eintauch-Gold aufweisen. Das Verbinden der zwei Flip-Chip-Elemente kann durch Verbinden von CuSn-Lot-Mikro-Bumps auf dem einen Flip-Chip-Element mit UBM-Kontaktstellen auf dem anderen Flip-Chip-Element oder durch Verbinden von CuSn-Lot-Mikro-Bumps auf dem einen Flip-Chip-Element mit CuSn-Lot-Mikro-Bumps auf dem anderen Flip-Chip-Element durchgeführt werden. Bei weiteren Ausführungsformen kann eine Flächenanordnung von Kupfer-Säulen-Bumps auf dem einen Flip-Chip-Element an eine Flächenanordnung von Lotkugeln auf dem anderen Flip-Chip-Element gebondet werden. Darüber hinaus kann eine Flächenanordnung von Hochtemperatur-Lot-Bumps, die auf UBM-Kontaktstellen auf dem einen Flip-Chip-Element ausgebildet sind, mit einer Flächenanordnung von Niedertemperartur-Lot-Bumps verbunden werden, die auf Kontaktstellen des anderen Flip-Chip-Elements ausgebildet sind.
- Wie des Weiteren in
1 gezeigt, kann bei einigen Ausführungsformen eine Grundfläche des ersten IC-Einzelchips 140 (z.B. HBM DRAM) entweder insgesamt oder im Wesentlichen mit der Zwischenverbindungs-Brückeneinheit 120 derart überlappen, dass sämtliche Eingabe-/Ausgabe-, Leistungs-/Masse- und sonstigen Verbindungen zwischen dem ersten integrierten Schaltkreis-Einzelchip 140 und dem Packungssubstrat 110 durch die Zwischenverbindungs-Brückeneinheit 120 geführt werden. Bei einigen Ausführungsformen von Packungsstrukturen kann ein kleiner IC-Einzelchip (im Vergleich zu einem großen IC-Einzelchip, wie beispielsweise einem Beschleuniger (z.B. GPU)) vorhanden sein, der eine Brückeneinheit aufweist, welche die Grundfläche des kleineren IC-Einzelchips vollständig trägt, während er nur teilweise mit dem größeren IC-Einzelchip überlappt. In diesem Fall kann die Brückeneinheit ungleichmäßig gestaltet sein (z.B. nicht rechtwinklig), um sowohl den kleineren als auch den größeren IC-Einzelchip aufzunehmen, die an der Brücke angebracht sind. Es gibt verschiedene Vorteile, Brückeneinheiten zu bilden, welche die kleinen IC-Einzelchips vollständig tragen. Mit einem kleinen IC-Einzelchip, wie beispielsweise einem HBM DRAM, ist es zum Beispiel möglich, dass der Abstand zwischen verschiedenen Bereichen der Bump-Grundfläche sehr klein ist (z.B. kann der Abstand zwischen einem Leistungs-Bereich und einem Signal-E/A-Bereich gleich 75 Mikrometer oder geringer sein). Dieser enge Abstand zwischen Bump-Bereichen erschwert es sehr, den kleinen IC-Einzelchip unter Verwendung nur eines Bereichs der Bump-Grundfläche des kleinen IC-Einzelchips an der Brückeneinheit zu montieren, während weiterhin Bumps mit dem Laminat-Packungssubstrat außerhalb des Bereichs der Brückeneinheit aufgenommen sind. In diesem Fall besteht die Möglichkeit, dass ein Verbinden einiger Bumps in der Nähe des Rands der Brückeneinheit nicht möglich ist. Außerdem kann es mit einem IC-Einzelchip, der sämtliche Mikro-Bumps aufweist, schwierig sein, den IC-Einzelchip mit Mikro-Bumps sowohl an die Brückeneinheit als auch an das Laminat-Packungssubstrat durch eine Flip-Chip-Montage anzubringen, da sie sich beide in geringem Abstand befinden. Daher ist es in diesem Fall leichter, den gesamten IC-Einzelchip durch Flip-Chip-Montage an der Brückeneinheit anzubringen. -
2 stellt eine Chip-Zwischenverbindungs-Brückeneinheiten aufweisende Multi-Chip-Packungsstruktur gemäß einer weiteren Ausführungsform der Erfindung schematisch dar. Insbesondere stellt2 eine Packungsstruktur 200 schematisch dar, die der Packungsstruktur 100 von1 ähnlich ist, mit der Ausnahme, dass die erste und die zweite Brückeneinheit 120 und 130 bei der Packungsstruktur 200 von2 im Vergleich zu einer Anordnung und Montage innerhalb der vertieften Hohlräume 116 und 118 des Packungssubstrats 110 an der Oberseite des Packungssubstrats 110 montiert sind. - Darüber hinaus weisen die Flächenanordnungen der Flip-Chip-Verbindungen 184 und 186 zwischen den IC-Einzelchips 142 und 144 und dem Packungssubstrat 110 bei der in
2 gezeigten beispielhaften Ausführungsform auf der Oberseite des Packungssubstrats 110 ausgebildete Abstandsstrukturen 210 auf, um die Höhe der Brückeneinheiten 120 und 130 auszugleichen. Darüber hinaus können Lot-Bumps 212 mit einem größeren Durchmesser (oder höhere Bump-Strukturen) auf Flächenanordnungs-Kontaktstellen auf den Rückseiten der IC-Einzelchips 142 und 144 ausgebildet sein, um die Höhe der Brückeneinheiten 120 und 130 auszugleichen. Wie in2 schematisch gezeigt, weisen die Abstandsstrukturen 210 bei einer Ausführungsform mit Lot beschichtete Kupfer-Kugeln auf, die auf Flächenanordnungs-Kontaktstellen angeordnet sind, die auf der Oberseite des Packungssubstrats 110 ausgebildet sind. Bei einer weiteren Ausführungsform können die Abstandsstrukturen 210 Kupfer-Säulen oder Kupfer-Säulen mit Lot-Endkappen oder andere Arten von Abstandsstrukturen aufweisen, die für die gegebene Anwendung geeignet sind. - Im Folgenden werden unter Bezugnahme auf die
4 bis14 verschiedene Verfahren für ein Herstellen von Chip-Zwischenverbindungsbrücken und für ein Aufbauen von Multi-Chip-Packungsstrukturen detaillierter erörtert, die Chip-Zwischenverbindungsbrücken aufweisen. Im Allgemeinen werden Zwischenverbindungsbrücken gemäß Ausführungsformen der Erfindung unter Verwendung von Wafer-Level-Fan-Out(WLFO)-Techniken in Verbindung mit Back-End-of-Line(BEOL)-Herstellungsverfahren und üblichen dielektrischen und metallischen BEOL-Materialien auf einem vorübergehenden Trägersubstrat gebildet, um Brückenstrukturen zu bilden, die mehrere Schichten aus Verdrahtungen und Zwischenschicht-Durchkontakten, die Zwischenverbindungsverdrahtungen von Einzelchip zu Einzelchip mit hoher Dichte für eine E/A-Übertragung mit großer Bandbreite zwischen Packungs-Einzelchips bereitstellen, ebenso wie Neuverteilungsschichten aufweisen, um Leistungs-/Masse-Verbindungen durch die Brückenstrukturen von den Flip-Chip-Verbindungen auf der Unterseite mit dem Packungssubstrat zu den Flip-Chip-Verbindungen auf der Oberseite mit den IC-Einzelchips zu führen. Darüber hinaus wird bei einer Ausführungsform ein „Chip-zuerst“-Packungs-Fertigungsprozess realisiert, der ein Flip-Chip-Bonding einer Brückeneinheit an zwei oder mehr IC-Einzelchips und ein anschließendes Flip-Chip-Bonding des Aufbaus aus der Brückeneinheit und den IC-Einzelchips an ein Packungssubstrat aufweist. Bei einer weiteren Ausführungsform wird ein „Chip-zuletzt“-Packungs-Fertigungsprozess realisiert, der ein Flip-Chip-Bonding einer Brückeneinheit an ein Packungssubstrat und ein anschließendes Flip-Chip-Bonding von zwei oder mehr IC-Einzelchips an den Aufbau aus der Brückeneinheit und dem Packungssubstrat aufweist. - Insbesondere werden in
3 bis10 ein Prozess zur Herstellung von Brückeneinheiten und ein „Chip-zuletzt“-Packungs-Fertigungsprozess gemäß einer Ausführungsform der Erfindung schematisch dargestellt. Um zu beginnen, ist3 eine Querschnittsseitenansicht eines Brücken-Wafers in einem Zwischenstadium der Herstellung, in dem eine Anfangsschicht einer Rückseite des Brücken-Wafers, die Bond-Kontaktstellen aufweist, auf einem ersten vorübergehenden Trägersubstrat gebildet wird. Insbesondere stellt3 ein erstes vorübergehendes Trägersubstrat 300 (oder einen Träger-Wafer) dar, auf dem unter Verwendung von WLFO- und BEOL-Prozesstechniken ein Brücken-Wafer zu bilden ist, der eine Mehrzahl von einzelnen Brückeneinheiten aufweist. Bei dem ersten vorübergehenden Trägersubstrat 300 kann es sich zum Beispiel um ein Glas-Substrat oder ein Silicium-Substrat handeln. Des Weiteren stellt3 ein Anfangsstadium der Bildung eines Brücken-Wafers dar, in dem eine Klebemittelschicht 302 auf einer Oberfläche des ersten vorübergehenden Trägersubstrats 300 angebracht wird. Die Klebemittelschicht 302 wird aus irgendeinem geeigneten Klebemittelmaterial (z.B. aus einem Epoxid) gebildet, das als eine Ablöseschicht dient, die unter Verwendung geeigneter Ablösetechniken (z.B. IR-Laserablation) ablatiert oder verdampft werden kann, um das erste vorübergehende Trägersubstrat 300 in einem späteren Stadium des Herstellungsprozessablaufs abzulösen. Wenn das erste vorübergehende Trägersubstrat 300 bei einer weiteren Ausführungsform ein Silicium-Trägersubstrat aufweist, kann der Brücken-Wafer direkt auf einer Oberfläche des Silicium-Trägersubstrats (ohne die Klebemittelschicht 302) derart gebildet werden, dass das Silicium-Trägersubstrat nachfolgend unter Verwendung eines Silicium-Schleifprozesses entfernt werden kann. Es können verschiedene Techniken verwendet werden (z.B. Laserablation), um ein Glas- oder Silicium-Trägersubstrat abzulösen, wenn eine Klebemittelschicht für ein Bonden an den Brücken-Wafer verwendet wird. - Als nächstes wird eine Bond-Kontaktstellenschicht 310 auf der Klebemittelschicht 302 gebildet. Die Bond-Kontaktstellenschicht 310 weist eine Passivierungsschicht 312 und eine Flächenanordnung von Bond-Kontaktstellen 314 auf. Bei einer Ausführungsform wird die Bond-Kontaktstellenschicht 310 durch Abscheiden und Strukturieren einer Schicht aus einem dielektrischen/isolierenden Material (als die Passivierungsschicht 312), um Gräben zu bilden, und durch Abscheiden einer Schicht aus einem metallischen Material gebildet (z.B. aus Kupfer), um die Gräben zur Bildung der Bond-Kontaktstellen 314 mit dem metallischen Material zu füllen. Anschließend wird ein chemisch-mechanischer Polier(CMP)-Prozess durchgeführt, um das metallische Überlastmaterial zu entfernen und die Bond-Kontaktstellenschicht 310 bis zur Oberfläche der Passivierungsschicht 312 zu planarisieren. Bei einer weiteren Ausführungsform kann die Passivierungsschicht 312 ein organisches Polymer-Material aufweisen. Wenngleich zur leichteren Darstellung in
3 ein kleiner Bereich der Bond-Kontaktstellenschicht 310 gezeigt ist, ist die Bond-Kontaktstellenschicht 310 so ausgebildet, dass sie die Flächenanordnungen der Bond-Kontaktstellen an der Unterseite für mehrere Brückeneinheiten des Brücken-Wafers umfasst. Bei einer alternativen Ausführungsform kann die Bond-Kontaktstellenschicht 310 unter Verwendung eines Prozessmoduls an der Rückseite nach einem Entfernen des ersten vorübergehenden Trägersubstrats 300 gebildet werden. Bei noch einer weiteren Ausführungsform kann der Brücken-Wafer einen Stapel aus organischen Neuverteilungsschichten, der auf der Rückseite des Brücken-Wafers ausgebildet ist, zusätzlich oder anstatt der Neuverteilungsschicht aufweisen, die auf der Vorderseite des Brücken-Wafers ausgebildet ist. - Als nächstes ist
4 eine Querschnittsseitenansicht des Brücken-Wafers von3 nach dem Bilden eines Stapels 320 aus Signalzwischenverbindungs- und Neuverteilungsschichten, die Signaldrähte mit feinen Abständen sowie vertikale Durchkontakte zwischen Ebenen aufweisen. Insbesondere weist der Stapel 320 aus Signalzwischenverbindungs- und Neuverteilungsschichten eine Mehrzahl von Metallisierungsschichten auf, die dielektrische Schichten 322 zwischen Ebenen (ILD, Inter-Level Dielectric) sowie metallische Zwischenverbindungsstrukturen aufweisen, die vertikale Durchkontakte 324 (und zugehörige Durchkontakt-Auflage-Kontaktstellen) sowie eine horizontale Verdrahtung 326 aufweisen, die in den ILD-Schichten 322 eingebettet ist. Die ILD-Schichten 322 können unter Verwendung von dielektrischen Materialien gebildet werden, die üblicherweise für eine BEOL-Herstellung verwendet werden, die Siliciumoxid, hydriertes Siliciumkohlenstoffoxid (SiCOH), SiCH, SiCNH oder andere Arten von Dielektrika mit niedrigem k auf Grundlage von Silicium (z.B. mit einem k kleiner als etwa 4,0), poröse Dielektrika oder bekannte dielektrische ULK-Materialien (mit ultraniedrigem k) (mit einem k kleiner als etwa 2,5) umfassen, jedoch nicht auf diese beschränkt sind. Die ILD-Schichten 322 können unter Verwendung von bekannten Abscheidungstechniken abgeschieden werden, wie zum Beispiel unter Verwendung atomarer Schichtabscheidung (ALD), chemischer Gasphasenabscheidung (CVD), plasmaunterstützter CVD (PECVD), physikalischer Gasphasenabscheidung (PVD) oder Aufschleuderabscheidung. - Die vertikalen Durchkontakte 324 und die horizontale Verdrahtung 326, die in den ILD-Schichten 322 eingebettet sind, stellen gemeinsam E/A-Zwischenverbindungen von Einzelchip zu Einzelchip mit hoher Dichte ebenso wie eine Neuverteilungs-Verdrahtung bereit, um die Bond-Kontaktstellen 312 an der Unterseite mit Bond-Kontaktstellen an der Oberseite des Brücken-Wafers zu verbinden. Die vertikalen Durchkontakte 324 und die horizontale Verdrahtung 326 (einschließlich der Durchkontakt-Auflage-Kontaktstellen) können unter Verwendung von metallischen Materialien gebildet werden, die üblicherweise für eine BEOL-Herstellung verwendet werden, die Kupfer, Kobalt, Ruthenium etc. umfassen, jedoch nicht auf diese beschränkt sind. Bei einer Ausführungsform werden beispielsweise die vertikalen Durchkontakte 324 und die horizontale Verdrahtung 326 unter Verwendung eines Einzel- und/oder eines Doppel-Damaszener-Metallisierungsprozesses mit Kupfer gebildet. Darüber hinaus können in Abhängigkeit von den dielektrischen und metallischen Materialien, die zur Bildung der ILD-Schichten und der vertikalen Durchkontakte 324 sowie der horizontalen Verdrahtung 326 verwendet werden, eine dünne Diffusionsbarrierenschicht und eine Kristallkeimschicht, um in den ILD-Schichten 322 ausgebildete Gräben zu überziehen, unter Verwendung bekannter Materialien und Abscheidungstechniken vor der Metallabscheidung abgeschieden werden.
- Als nächstes ist
5 eine Querschnittsseitenansicht des Brücken-Wafers von4 nach dem Bilden eines Stapels 330 aus Leistungsverteilungsschichten, die Drähte mit groben Abständen, vertikale Durchkontakte zwischen Ebenen sowie Bond-Kontaktstellen an der Oberseite des Brücken-Wafers aufweisen. Insbesondere weist der Stapel 330 aus Leistungsverteilungsschichten eine Mehrzahl von isolierenden Schichten 332 und metallische Zwischenverbindungsstrukturen auf, die vertikale Durchkontakte 334 (und zugehörige Durchkontakt-Auflage-Kontaktstellen), horizontale Verdrahtungen 336 sowie Bond-Kontaktstellen 338 an der Oberseite aufweisen. Bei einer Ausführungsform wird der Stapel aus Leistungsverteilungsschichten 330 unter Verwendung von üblichen organisch aufgebauten Laminat-Schichten gebildet, bei denen die isolierenden Schichten 332 aus einem organischen Material gebildet werden (z.B. aus Polyimid, FR4 etc.). Die Verwendung von organisch aufgebauten Schichten erleichtert die Herstellung einer dickeren Verdrahtung und von Zwischenverbindungen zwecks einer Leistungsverteilung durch die Brückenstrukturen, während außerdem eine vertikale Durchkontakt-Verbindungsfähigkeit von den Bond-Kontaktstellen 338 an der Oberseite zu dem Stapel 320 aus Signalzwischenverbindungs- und Neuverteilungsschichten bereitgestellt wird. Bei weiteren Ausführungsformen kann der Stapel 330 aus Leistungsverteilungsschichten unter Verwendung von üblichen BEOL-Herstellungsverfahren mit anderen Entwurfsregeln als bei den BEOL-Prozessen hergestellt werden, die zur Herstellung des Stapels 320 aus Signalzwischenverbindungs- und Neuverteilungsschichten verwendet werden. Die in5 gezeigte resultierende Brücken-Wafer-Struktur weist eine Dicke T in einem Bereich von etwa 50 Mikrometern bis etwa 70 Mikrometern auf. -
6 ist eine Querschnittsseitenansicht des Brücken-Wafers von5 nach dem Bilden von Flip-Chip-Bumps 340 auf den Bond-Kontaktstellen 338 an der Oberseite des Brücken-Wafers. Die Flip-Chip-Bumps 340 können unter Verwendung von einer von verschiedenen Techniken gebildet werden. Zum Beispiel kann es sich bei den Flip-Chip-Bumps 340 um C4-Lot-Bumps handeln, die auf UBM- oder BLM-Kontaktstellen gebildet werden. Bei einer weiteren Ausführungsform kann es sich bei den Flip-Chip-Bumps 340 um plattierte Bumps handeln (z.B. um mit Nickel, Kupfer, Gold, Zinn plattierte Bumps), die unter Verwendung von stromlosen Plattierungstechniken auf den Bonding-Kontaktstellen 338 gebildet werden. Bei einer weiteren Ausführungsform kann es sich bei den Flip-Chip-Bumps um Kupfer-Säulen-Strukturen mit oder ohne Lot-Endkappen handeln. - Als nächstes ist
7 eine Querschnittsseitenansicht des Brücken-Wafers von6 nach dem Bonding eines zweiten vorübergehenden Trägersubstrats 360 an eine Vorderseite des Brücken-Wafers. Insbesondere stellt7 eine exemplarische Ausführungsform dar, bei der eine ablösbare Klebemittelschicht 350 an der Oberseite des Brücken-Wafers angebracht wird und bei der das zweite vorübergehende Trägersubstrat 360 durch die Klebemittelschicht 350 an den Brücken-Wafer gebondet wird. Bei dem zweiten vorübergehenden Trägersubstrat 360 handelt es sich eine optionale Struktur, die verwendet wird, wenn eine Bearbeitung an der Rückseite notwendig ist, wie z.B. ein Wegschleifen des ersten vorübergehenden Trägersubstrats 300 und der Klebemittelschicht 302 oder ein Bilden von Flip-Chip-Bumps auf den Bond-Kontaktstellen 314 an der Unterseite etc. Wenn bei einer weiteren Ausführungsform keine Bearbeitung der Rückseite des Brücken-Wafers notwendig ist, kann der Brücken-Wafer mit der Oberseite nach unten auf einem Wafer-Chip-Vereinzelungs-Streifen montiert werden, gefolgt von einer Entfernung des ersten vorübergehenden Trägersubstrats 300 und einer Chip-Vereinzelung des Brücken-Wafers in einzelne Brückeneinheiten. -
8 ist eine Querschnittsseitenansicht des Brücken-Wafers von7 nach einem Entfernen des ersten vorübergehenden Trägersubstrats 300 von der Rückseite des Brücken-Wafers, einem Bilden von Lot-Bumps 370 (z.B. C4 Lot-Bumps) auf den Bond-Kontaktstellen 314 auf der Rückseite des Brücken-Wafers und einer Chip-Vereinzelung des Brücken-Wafers und des zweiten vorübergehenden Trägersubstrats 360 entlang von Chip-Vereinzelungslinien D (die durch gestrichelte Linien dargestellt sind), um eine einzelne Chip-Zwischenverbindungs-Brückeneinheit 400 zu bilden. Bei einer alternativen Ausführungsform des Fertigungsprozesses umfasst die Bearbeitung der Rückseite des Brücken-Wafers eine Entfernung des ersten vorübergehenden Trägersubstrats 300, jedoch keine Bildung von Flip-Chip-Bumps auf den Bond-Kontaktstellen 314 an der Unterseite des Brücken-Wafers. In diesem Fall werden die Bond-Kontaktstellen 314 an Flächenanordnungs-Flip-Chip-Bumps gebondet, die auf einer Oberfläche des Packungssubstrats ausgebildet sind. Bei noch einer weiteren Ausführungsform kann eine Bearbeitung der Rückseite, wie vorstehend angemerkt, im Anschluss an eine Entfernung des ersten vorübergehenden Trägersubstrats 300 durchgeführt werden, um eine Anordnung von Bonding-Kontaktstellen oder Neuverteilungsschichten etc. auf der freiliegenden Rückseite des Brücken-Wafers zu bilden. -
9 ist eine Querschnittsseitenansicht einer Packungsstruktur in einem Zwischenstadium der Fertigung, in dem die Chip-Zwischenverbindungs-Brückeneinheit 400 von8 mit einem Packungssubstrat 410 verbunden wird. Das Packungssubstrat 410 weist eine Flächenanordnung von Bond-Kontaktstellen 412 auf (oder Säulenstrukturen oder mit Lot abgedeckte Bumps etc.), die auf einer Oberfläche des Packungssubstrats 410 ausgebildet sind. Bei einer Ausführungsform handelt es sich bei dem Oberflächenbereich des in9 gezeigten Bereichs des Packungssubstrats 410 um eine untere Oberfläche eines vertieften Hohlraums des Packungssubstrats 410, in dem die Brückeneinheit 400 angeordnet ist (z.B.1 ). Bei einer weiteren Ausführungsform handelt es sich bei dem Oberflächenbereich des in9 gezeigten Bereichs des Packungssubstrats 410 um eine obere Oberfläche des Packungssubstrats 410, auf der die Brückeneinheit 400 angeordnet ist (z.B.2 ). Bei noch einer weiteren Ausführungsform können die in9 gezeigten Lot-Bumps 370 zu Anfang auf den Bond-Kontaktstellen 412 des Packungssubstrats 410 gebildet werden, wobei die Bond-Kontaktstellen 314 an der Unterseite der Brückeneinheit 400 an die Lot-Bumps 370 des Packungssubstrats 410 gebondet werden. Die Chip-Zwischenverbindungs-Brückeneinheit 400 kann unter Verwendung von Lot-Aufschmelzung oder von Thermokompressions-Bonding mit dem Packungssubstrat 410 verbunden werden. - Als nächstes ist
10 eine Querschnittsseitenansicht der Packungsstruktur von9 nach einem Entfernen des verbliebenen Bereichs des zweiten vorübergehenden Trägersubstrats 360 (oder des Wafer-Chip-Vereinzelungsstreifens) von der Chip-Zwischenverbindungs-Brückeneinheit 400 und einem Flip-Chip-Verbinden einer Mehrzahl von IC-Chips 420 und 430 mit der Chip-Zwischenverbindungs-Brückeneinheit 400. Die IC-Chips 420 und 430 weisen jeweilige Flächenanordnungen von Flip-Chip-Bumps 422 und 432 mit feinen Abständen auf, die an die Flip-Chip-Bumps 340 mit feinen Abständen auf der Oberseite der Brückeneinheit 400 gebondet werden. Wenngleich in10 nicht spezifisch gezeigt, werden die IC-Chips 420 und 430 darüber hinaus durch ein Flip-Chip-Verfahren an das Packungssubstrat 410 gebondet, wobei Flip-Chip-Verbindungen mit gröberen Abständen verwendet werden (z.B. C4-Verbindungen, mit Lot abgedeckte Kupfer-Säulen etc.), wie vorstehend unter Bezugnahme auf die1 und2 erörtert. Die IC-Chips 420 und 430 können unter Verwendung von Lot-Aufschmelzung oder Thermokompressions-Bonding mit der Brückeneinheit 400 und dem Packungssubstrat 410 verbunden werden. - Die
11 bis13 stellen einen „Chip-zuerst“-Packungs-Fertigungsprozess gemäß einer Ausführungsform der Erfindung im Anschluss an den Brücken-Wafer-Herstellungsprozess der1 bis5 schematisch dar. Insbesondere ist11 eine Querschnittsseitenansicht des Brücken-Wafers von6 nach einer Chip-Vereinzelung des Brücken-Wafers und des ersten vorübergehenden Trägersubstrats 300 entlang von Chip-Vereinzelungslinien D (die durch gestrichelte Linien dargestellt sind), um eine einzelne Chip-Zwischenverbindungs-Brückeneinheit 400 zu bilden. Bei diesem Fertigungsprozess verbleibt das erste vorübergehende Trägersubstrat 300 während des Wafer-Chip-Vereinzelungsprozesses an den Brücken-Wafer gebondet, so dass einzelne Brückeneinheiten, die als ein Resultat des Chip-Vereinzelungsprozesses gebildet werden, durch jeweilige Bereiche des ersten vorübergehenden Trägersubstrats 300 getragen werden, wie in11 gezeigt. - Als nächstes ist
12 eine Querschnittsseitenansicht einer Packungsstruktur in einem Zwischenstadium der Fertigung, in dem eine Mehrzahl von IC-Chips 420 und 430, die an einem vorübergehenden Chip-Trägersubstrat 500 montiert sind, mit der Chip-Zwischenverbindungs-Brückeneinheit 400 von11 verbunden wird. Das Chip-Trägersubstrat 500 wird unter Verwendung irgendeiner geeigneten ablösbaren Klebemittelschicht 505 an die IC-Chips 420 und 430 gebondet. Bei einer weiteren Ausführungsform kann eine Präzisionshalterung eingesetzt werden, um die IC-Chips 420 und 420 entweder mit einem Vakuumsystem oder einer ablösbaren Klebemittelschicht vorübergehend zu halten. Die IC-Chips 420 und 430 weisen jeweilige Flächenanordnungen von Flip-Chip-Bumps 422 und 432 mit feinen Abständen auf, die an die Flip-Chip-Bumps 340 mit feinen Abständen auf der Oberseite der Brückeneinheit 400 gebondet werden. Darüber hinaus weisen die IC-Chips 420 und 430 Flächenanordnungen von Flip-Chip-Bumps 424 und 434 auf (z.B. C4-Verbindungen, mit Lot abgedeckte Kupfer-Säulen etc.), die mit groben Abständen oder feinen Abständen ausgebildet sein können. Bei den Flip-Chip-Bumps 424 und 434 kann es sich um Bumps/Säulen mit der gleichen Abmessung wie jener der Flip-Chip-Bumps 422 und 432 handeln, jedoch mit zwanglosen Abständen. Die IC-Chips 420 und 430 können unter Verwendung von Lot-Aufschmelzung oder Thermokompressions-Bonding mit der Brückeneinheit 400 verbunden werden. -
13 ist eine Querschnittsseitenansicht der Packungsstruktur von12 nach dem Entfernen eines verbliebenen Bereichs des ersten vorübergehenden Trägersubstrats 300 von der Unterseite der Brückeneinheit 400 und einem Verbinden des Aufbaus aus den IC-Chips 420 und 430 und der Chip-Zwischenverbindungs-Brückeneinheit 400 von12 mit einem Packungssubstrat 510. Das Packungssubstrat 510 weist einen vertieften Hohlraum 512 auf, der in der Oberfläche an der Oberseite des Packungssubstrats 510 ausgebildet ist. Das Packungssubstrat 510 weist auf der Oberfläche an der Oberseite des Packungssubstrats 510 ausgebildete Flächenanordnungen von Bond-Kontaktstellen 512 auf, die an die Flächenanordnungs-Flip-Chip-Bumps 424 und 434 auf den Rückseiten der IC-Chips 420 und 430 gebondet werden. Darüber hinaus weist das Packungssubstrat 510 eine auf eine untere Oberfläche des vertieften Hohlraums 512 ausgebildete Flächenanordnung von Flip-Chip-Bumps 516 auf, die an die jeweiligen Bonding-Kontaktstellen 314 der Flächenanordnung von Bonding-Kontaktstellen gebondet werden, die an der unteren Oberfläche der Brückeneinheit 400 freiliegen. Es versteht sich, dass das exemplarische Chip-zuerst-Fertigungskonzept dazu verwendet werden kann, eine Packungsstruktur zu fertigen, die Brückenstrukturen aufweist, die an der Oberseite des Laminat-Packungssubstrats montiert sind. - Die vorstehend erörterten exemplarischen Brückenherstellungs- und Packungsfertigungstechniken setzen WLFO-Techniken und eine BEOL-Strukturierung mit feinen Abständen ein, die eine Bildung der Zwischenverbindungs-Brückeneinheit 400 ermöglichen, die eine hohe Zwischenverbindungsdichte zwischen den benachbarten Chips 420 und 430 bereitstellt, während gleichzeitig eine vertikale Leistungsverteilung durch die Brückeneinheit 400 ermöglicht wird, wobei gestapelte Verdrahtungen und Durchkontakte in der Brückeneinheit 400 verwendet werden, die Packungsleiterbahnen für ein Führen und Verteilen von Leistungs-/Masse-Bump-Verbindungen zwischen dem Packungssubstrat 510 und der Unterseite der Brückeneinheit 400 zu Leistungs-/Masse-Bump-Verbindungen zwischen den IC-Chips 420 und 430 und der Oberfläche an der Oberseite der Brückeneinheit 400 bereitstellen. Bei einer alternativen Ausführungsform können Chip-Zwischenverbindungsbrücken auf keramischen oder organischen Trägern mit einer Panel-Bearbeitung und zwanglosen Merkmalsabmessungen aufgebaut werden.
- Bei weiteren Ausführungsformen werden Lot-Hierarchien realisiert, um Packungsstrukturen zu fertigen, die Packungssubstrate, Brückeneinheiten und IC-Chips aufweisen. Die Lot-Hierarchien variieren in Abhängigkeit davon, ob ein „Chip-zuerst“- oder ein „Chip-zuletzt“-Fertigungsprozess realisiert wird, um die Packungsstruktur aufzubauen. Die Lot-Hierarchien berücksichtigen eine potentielle Fehlausrichtung von Flip-Chip-Bump-Verbindungen, die während eines direkten Chip-Anbringungsvorgangs aufgrund z.B. (i) von Unterschieden des thermischen Ausdehnungskoeffizienten (CTE) der unterschiedlichen Materialien, welche die IC-Einzelchips und die Zwischenverbindungs-Brückeneinheiten bilden, und (ii) von Oberflächenspannungskräften von größeren Lot-Bumps mit groben Abständen entstehen können, die eine Fehlausrichtung von kleineren Lot-Bumps mit feinen Abständen zum Beispiel während einer Lot-Aufschmelzung verursachen können.
- Mit einem „Chip-zuerst“-Fertigungsprozess kann zum Beispiel ein Niedertemperatur-Lot für die kleinen Mikro-Bump-Verbindungen mit feinen Abständen zwischen den IC-Chips und der Brückeneinheit verwendet werden. Das Niedertemperatur-Lot ermöglicht ein Bonding der Brückeneinheit und der IC-Chips bei einer niedrigeren Temperatur, so dass die unterschiedliche Ausdehnung zwischen den IC-Chips und den Brückeneinheiten minimiert wird. Auf diese Weise schmilzt das Niedertemperatur-Lot auf und bondet bei niedrigen Temperaturen, und die unterschiedliche Ausdehnung zwischen den IC-Einzelchips und der Brücken-Zwischenverbindungsstruktur wird minimiert. Daher verursacht ein Schrumpfen der IC-Einzelchips, wenn der Aufbau abkühlt, keine wesentlichen Spannungen an der Zwischenverbindungs-Brückeneinheit, die ansonsten ein Biegen und Brechen der Zwischenverbindungs-Brückeneinheit verursachen können.
- Mit dem „Chip-zuletzt“-Fertigungsprozess können verschiedene Lot-Hierarchien gemäß Ausführungsformen der Erfindung realisiert werden. Wie vorstehend angemerkt, wird die Zwischenverbindungs-Brückeneinheit bei einem „Chip-zuletzt“-Fertigungsprozess zu Anfang direkt als Chip an dem Packungssubstrat angebracht, gefolgt von einer direkten Chip-Anbringung der IC-Einzelchips sowohl an der Brückeneinheit als auch an dem Packungssubstrat. Bei diesem Fertigungsprozess werden die IC-Einzelchips und die Brückeneinheiten unter Verwendung von Bump-Zwischenverbindungen mit feinen Abständen gebondet, und die IC-Einzelchips und das Packungssubstrat werden unter Verwendung von Bump-Zwischenverbindungen mit groben Abständen gebondet. Wie im Folgenden detaillierter erläutert, können verschiedene Lot-Hierarchien eingesetzt werden, um eine Ausrichtung und ein Bonding der Bump-Zwischenverbindungen mit feinen Abständen zwischen den IC-Einzelchips und der Brückeneinheit sicherzustellen, bevor die Bump-Zwischenverbindungen mit gröberen Abständen zwischen den IC-Einzelchips und dem Packungssubstrat gebondet werden.
- Bei einer Ausführungsform weist jeder IC-Einzelchip Flip-Chip-Bumps mit C4s mit zwei Abmessungen, z.B. Bumps mit einem Abstand von 150 Mikrometer (Bumps mit groben Abständen), wie beispielsweise SAC305 oder SnBi95, und Bumps mit einem Abstand von 55 Mikrometern auf (Bumps mit feinen Abständen), wie beispielsweise SAC305 oder SnBi95. Darüber hinaus weist die Brückeneinheit Mikro-Bumps mit feinen Abständen auf, die ein bei einer niedrigen Temperatur schmelzendes Lot aufweisen, wie beispielsweise SnBi (58 %), das auf Bond-Kontaktstellen der Brückeneinheit ausgebildet ist, das bei 138 Grad C schmilzt. Während der Lot-Aufschmelzung schmilzt das Niedertemperatur-Lot auf den Bond-Kontaktstellen der Brückeneinheit zuerst und zieht die entsprechenden Bumps mit feinen Abständen auf der Unterseite des IC-Einzelchips, so dass eine Ausrichtung des IC-Einzelchips sowohl in Bezug auf die Brückeneinheit als auch in Bezug auf das Packungssubstrat resultiert. Bei diesem Prozess wird das Element in die Schmelze eingebaut, z.B. durch Verwenden einer kleinen Masse des niedrig schmelzenden Lots auf der einen Seite und einer großen Menge auf der anderen Seite, oder durch Verwenden einer Metallurgie (wie beispielweise Gold) auf der niedrig schmelzenden Seite, die (das) in die Schmelze gezogen wird.
- Weitere Ausführungsformen von Lot-Hierarchien für „Chip-zuletzt“-Fertigungsverfahren setzten Ausrichtungs-Kontaktstellen auf der Rückseite der IC-Einzelchips ein.
14 ist zum Beispiel eine Draufsicht auf eine rückseitige Oberfläche eines IC-Einzelchips 500 gemäß einer Ausführungsform der Erfindung, die eine Anordnung von Ausrichtungs-Kontaktstellen für eine Chip-Ausrichtung unter Verwendung eines hierarchischen Lötprozesses zeigt, um eine Packungsstruktur zu fertigen. Die Rückseite des IC-Einzelchips 500 weist einen Bump-Zwischenverbindungsbereich 502 auf, der übliche C4-Bumps mit groben Abständen für eine direkte Chip-Anbringung des IC-Einzelchips 500 an einem Packungssubstrat und Mikro-Bumps 504 mit feinen Abständen (z.B. einem Abstand von 55 Mikrometer) für eine direkte Chip-Anbringung des IC-Einzelchips 500 an einer Brückeneinheit aufweist. Die Mikro-Bumps 504 mit feinen Abständen weisen ein Lot mit einer niedrigeren Schmelztemperatur (z.B. 20 Grad C niedriger) als jener der Bumps mit groben Abständen in dem Bump-Zwischenverbindungsbereich 502 auf. Darüber hinaus weist die Rückseite der IC-Einzelchips 500 Ausrichtungs-Kontaktstellenbereiche 506 in den Ecken des IC-Einzelchips 500 auf, die Ausrichtungs-Kontaktstellen mit großen Abständen mit dem bei der niedrigsten Temperatur schmelzenden Lot aufweisen, und weisen Ausrichtungs-Kontaktstellenbereiche 508 mit feinen Abständen (z.B. einem Abstand von 20 Mikrometern bis 40 Mikrometern) mit dem bei der niedrigsten Temperatur schmelzenden Lot auf. - Bei einer Ausführungsform verwendet eine Lot-Hierarchie C4s mit drei Abmessungen, wobei die C4s mit den größten Abständen (z.B. mit einem Abstand von 250 Mikrometern) für eine grobe Ausrichtung in den Ausrichtungs-Kontaktstellenbereichen 506 an den Ecken des IC-Einzelchips 500 angeordnet sind. Insbesondere weist der IC-Einzelchip 500 das bei der niedrigsten Temperatur schmelzende Lot (z.B. 118 Grad C) für eine grobe Ausrichtung auf den Ausrichtungs-Kontaktstellen 506 auf. Der Bump-Bereich 504 mit feinen Abständen (z.B. einem Abstand von 55 Mikrometern) für die Brückeneinheit weist das bei der nächstniedrigsten Temperatur schmelzende Lot auf (z.B. 138 Grad C), und die üblichen C4-Bumps in dem Bereich 502 (z.B. mit einem Abstand von 150 Mikrometern) weisen das bei der höchsten Temperatur schmelzende Lot auf.
- Bei einer weiteren Ausführungsform verwendet eine Lot-Hierarchie C4s mit drei Abmessungen mit dem kleinsten Abstand/einer großen Fläche für eine feinere Ausrichtung (feiner als jene, die für die Brückeneinheit notwendig ist). Insbesondere weisen Ausrichtungsbereiche mit feinen Abständen (z.B. mit einem Abstand von 20 Mikrometern bis 40 Mikrometern) Lot-Bumps mit dem bei der niedrigsten Temperatur schmelzenden Lot (z.B. 118 Grad C) für eine ultrafeine Ausrichtung auf. Der Bump-Bereich 504 mit feinen Abständen (z.B. einem Abstand von 55 Mikrometer) für die Brückeneinheit weist das bei der nächstniedrigsten Temperatur schmelzende Lot auf (z.B. bei 138 Grad C), und die üblichen C4-Bumps in dem Bereich 502 (z.B. mit einem Abstand von 150 Mikrometern) weisen das bei der höchsten Temperatur schmelzende Lot auf.
Claims (19)
- Packungsstruktur (100; 200), die aufweist: Ein Packungssubstrat (110; 410); eine Zwischenverbindungs-Brückeneinheit (120; 130; 400), die mit dem Packungssubstrat verbunden ist; einen ersten integrierten Schaltkreis-Einzelchip (140; 144; 420), der mit der Zwischenverbindungs-Brückeneinheit und mit dem Packungssubstrat verbunden ist; und einen zweiten integrierten Schaltkreis-Einzelchip (142; 430), der mit der Zwischenverbindungs-Brückeneinheit und mit dem Packungssubstrat verbunden ist; wobei die Zwischenverbindungs-Brückeneinheit eine Verdrahtung (122; 132; 324, 326, 334, 336) aufweist, um Verbindungen von Einzelchip zu Einzelchip zwischen dem ersten und dem zweiten integrierten Schaltkreis-Einzelchip bereitzustellen, und eine Verdrahtung (124; 134) aufweist, um Verbindungen von Packung zu Einzelchip zwischen dem Packungssubstrat und dem ersten und dem zweiten integrierten Schaltkreis-Einzelchip bereitzustellen, wobei die Verbindungen von Packung zu Einzelchip Leistungsverbindungen aufweisen; wobei die Zwischenverbindungs-Brückeneinheit einen Aufbau von mehreren Schichten (322) aus einem anorganischen dielektrischen Material sowie eine strukturierte Metallisierung aufweist, um zur Bildung der Verdrahtung der Zwischenverbindungs-Brückeneinheit Zwischenschicht-Durchkontakte (324) und laterale Leiterbahnen (326) bereitzustellen; wobei die Zwischenverbindungs-Brückeneinheit zumindest eine organische dielektrische Schicht (332) mit einer strukturierten Metallisierung aufweist, welche die Verdrahtung für die Verbindungen von Packung zu Einzelchip bereitstellt.
- Packungsstruktur (200) nach
Anspruch 1 , die aufweist: wobei die Zwischenverbindungs-Brückeneinheit und der erste und der zweite integrierte Schaltkreis-Einzelchip mit einer planaren Oberfläche an der Oberseite des Packungssubstrats verbunden sind; Abstands-Verbindungsstrukturen (210), die zwischen der planaren Oberfläche an der Oberseite des Packungssubstrats und dem ersten und dem zweiten integrierten Schaltkreis-Einzelchip angeordnet sind, wobei die Abstands-Verbindungsstrukturen Verbindungen von Einzelchip zu Packung zwischen dem Packungssubstrat und dem ersten und dem zweiten integrierten Schaltkreis-Einzelchip bereitstellen, wobei die Abstands-Verbindungsstrukturen konfiguriert sind, eine Höhe der Zwischenverbindungs-Brückeneinheit auszugleichen, die an der planaren Oberfläche an der Oberseite des Packungssubstrats montiert ist; und eine Underfill-Schicht (160), die zwischen der planaren Oberfläche an der Oberseite des Packungssubstrats und dem ersten und dem zweiten integrierten Schaltkreis-Einzelchip angeordnet ist, wobei die Abstands-Verbindungsstrukturen und die Zwischenverbindungs-Brückeneinheit in der Underfill-Schicht verkapselt sind. - Packungsstruktur nach
Anspruch 2 , wobei die Abstands-Verbindungsstrukturen eines von Kupfer-Säulenstrukturen und mit Lot beschichteten Kupfer-Kugeln aufweist, die auf Kontaktstellen auf der Oberfläche an der Oberseite des Packungssubstrats ausgebildet sind. - Packungsstruktur nach einem der vorangehenden Ansprüche, wobei: der erste integrierte Schaltkreis-Einzelchip unter Verwendung einer ersten Anordnung von Zwischenverbindungs-Bumps (170; 172) mit einer oberen Oberfläche der Zwischenverbindungs-Brückeneinheit verbunden ist; der zweite integrierte Schaltkreis-Einzelchip unter Verwendung einer zweiten Anordnung von Zwischenverbindungs-Bumps (170; 172) mit der oberen Oberfläche der Zwischenverbindungs-Brückeneinheit verbunden ist; die Zwischenverbindungs-Brücke eine untere Oberfläche aufweist, die unter Verwendung einer dritten Anordnung von Zwischenverbindungs-Bumps (180; 182) mit der planaren Oberfläche an der Oberseite des Packungssubstrats verbunden ist; die erste und die zweite Anordnung von Zwischenverbindungs-Bumps einen ersten Verbindungsabstand aufweisen; die dritte Anordnung von Zwischenverbindungs-Bumps einen zweiten Verbindungsabstand aufweist; und der erste Verbindungsabstand kleiner als der zweite Verbindungsabstand ist.
- Packungsstruktur nach
Anspruch 4 , wobei der erste Verbindungsabstand gleich 55 Mikrometer oder kleiner ist und wobei der zweite Verbindungsabstand größer als 55 Mikrometer ist. - Packungsstruktur nach einem der vorangehenden Ansprüche, wobei der Aufbau der mehreren Schichten (322) aus einem anorganischen dielektrischen Material und die strukturierte Metallisierung eine Back-End-of-Line-Zwischenverbindungsstruktur aufweisen, die unter Verwendung eines Back-End-of-Line-Herstellungsprozesses gebildet wird.
- Packungsstruktur nach einem der vorangehenden Ansprüche mit Rückbezug aus
Anspruch 2 , wobei die Underfill-Schicht ein elektrisch isolierendes Klebemittelmaterial aufweist.. - Packungsstruktur nach einem der vorangehenden Ansprüche, wobei der erste integrierte Schaltkreis-Einzelchip einen Speicher-Einzelchip (140) aufweist und wobei der zweite integrierte Schaltkreis-Einzelchip (142) einen Prozessor-Einzelchip aufweist.
- Packungsstruktur nach einem der vorangehenden Ansprüche, wobei eine Grundfläche des ersten integrierten Schaltkreis-Einzelchips mit einer Grundfläche der Zwischenverbindungs-Brückeneinheit derart überlappt, dass sämtliche Eingaben/Ausgaben zwischen dem ersten integrierten Schaltkreis-Einzelchip und dem Packungssubstrat durch die Zwischenverbindungs-Brückeneinheit geführt werden.
- Packungsstruktur nach einem der vorangehenden Ansprüche, wobei das Packungssubstrat (110) eines von einem Substrat auf Grundlage einer Keramik und einem organisch aufgebauten Laminat-Substrat aufweist.
- Verfahren für ein Aufbauen einer Packungsstruktur (200), das aufweist: Aufbauen eines Zwischenverbindungs-Brücken-Wafers auf einem ersten Trägersubstrat (300), wobei der Zwischenverbindungs-Brücken-Wafer eine auf dem ersten Trägersubstrat ausgebildete erste Schicht von Bond-Kontaktstellen (314), eine zweite Schicht von Bond-Kontaktstellen (338) sowie eine Mehrzahl von dielektrischen Schichten (322) und Metallisierungsschichten zwischen der ersten und der zweiten Schicht von Bond-Kontaktstellen aufweist, um eine Zwischenverbindungsverdrahtung (122; 132; 324, 334, 326, 336) zwischen Bond-Kontaktstellen der zweiten Schicht von Bond-Kontaktstellen bereitzustellen und um eine Zwischenverbindungsverdrahtung (124; 134) zwischen Bond-Kontaktstellen der ersten und der zweiten Schicht von Bond-Kontaktstellen bereitzustellen; Anbringen eines zweiten Trägersubstrats (360) an der zweiten Schicht von Bond-Kontaktstellen des Zwischenverbindungs-Brücken-Wafers; Entfernen des ersten Trägersubstrats, um die erste Schicht von Bond-Kontaktstellen freizulegen; Chip-Vereinzelung des Zwischenverbindungs-Brücken-Wafers und des zweiten Trägersubstrats, um eine Zwischenverbindungs-Brückeneinheit (120; 130; 400) zu bilden, wobei ein Bereich des zweiten Trägersubstrats mit dieser verbunden ist; direkte Chip-Anbringung der ersten Schicht von Bond-Kontaktstellen der Zwischenverbindungs-Brückeneinheit an einem Packungssubstrat (110; 410); Entfernen des Bereichs des zweiten Trägersubstrats, der mit der Zwischenverbindungs-Brückeneinheit verbunden ist, um die zweite Schicht von Bond-Kontaktstellen der Zwischenverbindungs-Brückeneinheit freizulegen; und direkte Chip-Anbringung eines ersten integrierten Schaltkreis-Einzelchips (140; 144; 420) und eines zweiten integrierten Schaltkreis-Einzelchips (142; 430) an der zweiten Schicht von Bond-Kontaktstellen der Zwischenverbindungs-Brückeneinheit und an dem Packungssubstrat; wobei die Zwischenverbindungsverdrahtung (122; 132; 336, 326) zwischen den Bond-Kontaktstellen der zweiten Schicht von Bond-Kontaktstellen der Zwischenverbindungs-Brückeneinheit Zwischenverbindungen von Einzelchip zu Einzelchip zwischen dem ersten und dem zweiten integrierten Schaltkreis-Einzelchip bereitstellt, die mit der Brückeneinheit verbunden sind; wobei die Zwischenverbindungsverdrahtung (124; 134) zwischen den Bond-Kontaktstellen der ersten und der zweiten Schicht von Bond-Kontaktstellen Verbindungen von Packung zu Einzelchip zwischen dem Packungssubstrat und dem ersten und dem zweiten integrierten Schaltkreis-Einzelchip bereitstellt, wobei die Verbindungen von Packung zu Einzelchip Leistungsverbindungen aufweisen; wobei die Zwischenverbindungs-Brückeneinheit und der erste und der zweite integrierte Schaltkreis-Einzelchip mit einer planaren Oberfläche an der Oberseite des Packungssubstrats verbunden sind; wobei die direkte Chip-Anbringung ein Bilden von Abstands-Verbindungsstrukturen (210) zwischen der planaren Oberfläche an der Oberseite des Packungssubstrats und dem ersten und dem zweiten integrierten Schaltkreis-Einzelchip aufweist, wobei die Abstands-Verbindungsstrukturen Verbindungen von Einzelchip zu Packung zwischen dem Packungssubstrat und dem ersten und dem zweiten integrierten Schaltkreis-Einzelchip bereitstellen, wobei die Abstands-Verbindungsstrukturen konfiguriert sind, eine Höhe der Zwischenverbindungs-Brückeneinheit auszugleichen, die an der planaren Oberfläche an der Oberseite des Packungssubstrats montiert ist; und Bilden einer Underfill-Schicht (160) zwischen der planaren Oberfläche an der Oberseite des Packungssubstrats und dem ersten und dem zweiten integrierten Schaltkreis-Einzelchip, wobei die Abstands-Verbindungsstrukturen und die Zwischenverbindungs-Brückeneinheit in der Underfill-Schicht verkapselt werden.
- Verfahren nach
Anspruch 11 , das des Weiteren ein Bilden von Zwischenverbindungs-Bumps (180; 182; 370) auf den Bond-Kontaktstellen der ersten Schicht von Bond-Kontaktstellen der Zwischenverbindungs-Brückeneinheit vor der direkten Chip-Anbringung der Zwischenverbindungs-Brückeneinheit an dem Packungssubstrat aufweist. - Verfahren nach
Anspruch 11 oder12 , das des Weiteren ein Bilden von Zwischenverbindungs-Bumps (170; 172; 422, 432) auf den Bond-Kontaktstellen der zweiten Schicht von Bond-Kontaktstellen der Zwischenverbindungs-Brückeneinheit vor der direkten Chip-Anbringung des ersten und des zweiten integrierten Schaltkreis-Einzelchips an der Zwischenverbindungs-Brückeneinheit aufweist. - Verfahren für ein Aufbauen einer Packungsstruktur (200), das aufweist: Aufbauen eines Zwischenverbindungs-Brücken-Wafers auf einem Trägersubstrat (300), wobei der Zwischenverbindungs-Brücken-Wafer eine auf dem ersten Trägersubstrat ausgebildete erste Schicht von Bond-Kontaktstellen (314), eine zweite Schicht von Bond-Kontaktstellen (338) sowie eine Mehrzahl von dielektrischen Schichten (322) und Metallisierungsschichten (122; 132; 324, 334, 326, 336) zwischen der ersten und der zweiten Schicht von Bond-Kontaktstellen aufweist, um eine Zwischenverbindungsverdrahtung zwischen Bond-Kontaktstellen der zweiten Schicht von Bond-Kontaktstellen bereitzustellen und um eine Zwischenverbindungsverdrahtung zwischen Bond-Kontaktstellen der ersten und der zweiten Schicht von Bond-Kontaktstellen bereitzustellen; Chip-Vereinzelung des Zwischenverbindungs-Brücken-Wafers und des Trägersubstrats, um eine Zwischenverbindungs-Brückeneinheit (120; 130; 400) zu bilden, wobei ein Bereich des Trägersubstrats mit dieser verbunden ist; direkte Chip-Anbringung eines ersten integrierten Schaltkreis-Einzelchips (140; 144; 420) und eines zweiten integrierten Schaltkreis-Einzelchips (142; 430) an der zweiten Schicht von Bond-Kontaktstellen der Zwischenverbindungs-Brückeneinheit; Entfernen des Bereichs des Trägersubstrats, der mit der Zwischenverbindungs-Brückeneinheit verbunden ist, um die erste Schicht von Bond-Kontaktstellen der Zwischenverbindungs-Brückeneinheit freizulegen; und direkte Chip-Anbringung der ersten Schicht von Bond-Kontaktstellen der Zwischenverbindungs-Brückeneinheit und des ersten und des zweiten integrierten Schaltkreis-Einzelchips an einem Packungssubstrat (110; 410); wobei die Zwischenverbindungsverdrahtung (122; 132; 336, 326) zwischen den Bond-Kontaktstellen der zweiten Schicht von Bond-Kontaktstellen der Zwischenverbindungs-Brückeneinheit Zwischenverbindungen von Einzelchip zu Einzelchip zwischen dem ersten und dem zweiten integrierten Schaltkreis-Einzelchip bereitstellt, die mit der Brückeneinheit verbunden sind; wobei die Zwischenverbindungsverdrahtung (124; 134) zwischen den Bond-Kontaktstellen der ersten und der zweiten Schicht von Bond-Kontaktstellen Verbindungen von Packung zu Einzelchip zwischen dem Packungssubstrat und dem ersten und dem zweiten integrierten Schaltkreis-Einzelchip bereitstellt, wobei die Verbindungen von Packung zu Einzelchip Leistungsverbindungen aufweisen; wobei die Zwischenverbindungs-Brückeneinheit und der erste und der zweite integrierte Schaltkreis-Einzelchip mit einer planaren Oberfläche an der Oberseite des Packungssubstrats verbunden sind; wobei die direkte Chip-Anbringung ein Bilden von Abstands-Verbindungsstrukturen (210) aufweist, die zwischen der planaren Oberfläche an der Oberseite des Packungssubstrats und dem ersten und dem zweiten integrierten Schaltkreis-Einzelchip angeordnet sind, wobei die Abstands-Verbindungsstrukturen Verbindungen von Einzelchip zu Packung zwischen dem Packungssubstrat und dem ersten und dem zweiten integrierten Schaltkreis-Einzelchip bereitstellen, wobei die Abstands-Verbindungsstrukturen konfiguriert sind, eine Höhe der Zwischenverbindungs-Brückeneinheit auszugleichen, die an der planaren Oberfläche an der Oberseite des Packungssubstrats montiert ist; und Bilden einer Underfill-Schicht (160) zwischen der planaren Oberfläche an der Oberseite des Packungssubstrats und dem ersten und dem zweiten integrierten Schaltkreis-Einzelchip, wobei die Abstands-Verbindungsstrukturen und die Zwischenverbindungs-Brückeneinheit in der Underfill-Schicht verkapselt werden.
- Verfahren nach
Anspruch 14 , das des Weiteren ein Bilden von Zwischenverbindungs-Bumps (170; 172; 422, 432) auf den Bond-Kontaktstellen der zweiten Schicht von Bond-Kontaktstellen der Zwischenverbindungs-Brückeneinheit vor der direkten Chip-Anbringung des ersten und des zweiten integrierten Schaltkreis-Einzelchips an der Zwischenverbindungs-Brückeneinheit aufweist. - Verfahren nach einem der
Ansprüche 11 bis15 , wobei der Zwischenverbindungs-Brücken-Wafer unter Verwendung eines Back-End-of-Line-Herstellungsprozesses Schicht um Schicht aufgebaut wird. - Verfahren nach einem der
Ansprüche 11 bis16 , wobei die Underfill-Schicht ein elektrisch isolierendes Klebemittelmaterial aufweist. - Verfahren für ein Aufbauen einer Packungsstruktur (100; 200), das aufweist: Aufbauen eines Zwischenverbindungs-Brücken-Wafers auf einem ersten Trägersubstrat (300), wobei der Zwischenverbindungs-Brücken-Wafer eine auf dem ersten Trägersubstrat ausgebildete erste Schicht von Bond-Kontaktstellen (314), eine zweite Schicht von Bond-Kontaktstellen (338) sowie eine Zwischenverbindungsverdrahtung (122; 132; 324, 326, 334, 336) aufweist, um Verbindungen zwischen Bond-Kontaktstellen der zweiten Schicht von Bond-Kontaktstellen bereitzustellen, und eine Zwischenverbindungsverdrahtung (124; 134) aufweist, um Verbindungen zwischen Bond-Kontaktstellen der ersten und der zweiten Schicht von Bond-Kontaktstellen bereitzustellen, wobei der Zwischenverbindungs-Brücken-Wafer einen Aufbau von mehreren Schichten (322) aus einem anorganischen dielektrischen Material sowie eine strukturierte Metallisierung aufweist, um zur Bildung der Verdrahtung des Zwischenverbindungs-Brücken-Wafers Zwischenschicht-Durchkontakte (324, 334) und laterale Leiterbahnen (326, 336) bereitzustellen; Anbringen eines zweiten Trägersubstrats (360) an der zweiten Schicht von Bond-Kontaktstellen des Zwischenverbindungs-Brücken-Wafers; Entfernen des ersten Trägersubstrats, um die erste Schicht von Bond-Kontaktstellen freizulegen; Chip-Vereinzelung des Zwischenverbindungs-Brücken-Wafers und des zweiten Trägersubstrats, um eine Zwischenverbindungs-Brückeneinheit (120; 130; 400) zu bilden, wobei ein Bereich des zweiten Trägersubstrats mit dieser verbunden ist; direkte Chip-Anbringung der ersten Schicht von Bond-Kontaktstellen der Zwischenverbindungs-Brückeneinheit an einem Packungssubstrat (110; 410); Entfernen des Bereichs des zweiten Trägersubstrats, der mit der Zwischenverbindungs-Brückeneinheit verbunden ist, um die zweite Schicht von Bond-Kontaktstellen der Zwischenverbindungs-Brückeneinheit freizulegen; und direkte Chip-Anbringung eines ersten integrierten Schaltkreis-Einzelchips (140; 144; 420) und eines zweiten integrierten Schaltkreis-Einzelchips (142; 430) an der zweiten Schicht von Bond-Kontaktstellen der Zwischenverbindungs-Brückeneinheit und an dem Packungssubstrat; wobei die Zwischenverbindungsverdrahtung (122; 132; 336, 326) zwischen den Bond-Kontaktstellen der zweiten Schicht von Bond-Kontaktstellen der Zwischenverbindungs-Brückeneinheit Zwischenverbindungen von Einzelchip zu Einzelchip zwischen dem ersten und dem zweiten integrierten Schaltkreis-Einzelchip bereitstellt, die mit der Brückeneinheit verbunden sind; wobei die Zwischenverbindungsverdrahtung (124; 134) zwischen den Bond-Kontaktstellen der ersten und der zweiten Schicht von Bond-Kontaktstellen Verbindungen von Packung zu Einzelchip zwischen dem Packungssubstrat und dem ersten und dem zweiten integrierten Schaltkreis-Einzelchip bereitstellt, wobei die Verbindungen von Packung zu Einzelchip Leistungsverbindungen aufweisen, wobei der Zwischenverbindungs-Brücken-Wafer zumindest eine organische dielektrische Schicht (332) mit einer strukturierten Metallisierung aufweist, welche die Verdrahtung für die Verbindungen von Packung zu Einzelchip bereitstellt.
- Verfahren für ein Aufbauen einer Packungsstruktur (100; 200), das aufweist: Aufbauen eines Zwischenverbindungs-Brücken-Wafers auf einem Trägersubstrat (300), wobei der Zwischenverbindungs-Brücken-Wafer eine auf dem ersten Trägersubstrat ausgebildete erste Schicht von Bond-Kontaktstellen (314), eine zweite Schicht von Bond-Kontaktstellen (338) sowie eine Zwischenverbindungsverdrahtung (122; 132; 324, 326, 334, 336) aufweist, um Verbindungen zwischen Bond-Kontaktstellen der zweiten Schicht von Bond-Kontaktstellen bereitzustellen, und eine Zwischenverbindungsverdrahtung (124; 134) aufweist, um Verbindungen zwischen Bond-Kontaktstellen der ersten und der zweiten Schicht von Bond-Kontaktstellen bereitzustellen, wobei der Zwischenverbindungs-Brücken-Wafer einen Aufbau von mehreren Schichten (322) aus einem anorganischen dielektrischen Material sowie eine strukturierte Metallisierung aufweist, um zur Bildung der Verdrahtung des Zwischenverbindungs-Brücken-Wafers Zwischenschicht-Durchkontakte (324, 334) und laterale Leiterbahnen (326, 336) bereitzustellen; Chip-Vereinzelung des Zwischenverbindungs-Brücken-Wafers und des Trägersubstrats, um eine Zwischenverbindungs-Brückeneinheit (120; 130; 400) zu bilden, wobei ein Bereich des Trägersubstrats mit dieser verbunden ist; direkte Chip-Anbringung eines ersten integrierten Schaltkreis-Einzelchips (140; 144; 420) und eines zweiten integrierten Schaltkreis-Einzelchips (142; 430) an der zweiten Schicht von Bond-Kontaktstellen der Zwischenverbindungs-Brückeneinheit; Entfernen des Bereichs des Trägersubstrats, der mit der Zwischenverbindungs-Brückeneinheit verbunden ist, um die erste Schicht von Bond-Kontaktstellen der Zwischenverbindungs-Brückeneinheit freizulegen; und direkte Chip-Anbringung der ersten Schicht von Bond-Kontaktstellen der Zwischenverbindungs-Brückeneinheit und des ersten und des zweiten integrierten Schaltkreis-Einzelchips an einem Packungssubstrat (110; 410); wobei die Zwischenverbindungsverdrahtung (122; 132; 336, 326) zwischen den Bond-Kontaktstellen der zweiten Schicht von Bond-Kontaktstellen der Zwischenverbindungs-Brückeneinheit Zwischenverbindungen von Einzelchip zu Einzelchip zwischen dem ersten und dem zweiten integrierten Schaltkreis-Einzelchip bereitstellt, die mit der Brückeneinheit verbunden sind; wobei die Zwischenverbindungsverdrahtung (124; 134) zwischen den Bond-Kontaktstellen der ersten und der zweiten Schicht von Bond-Kontaktstellen Verbindungen von Packung zu Einzelchip zwischen dem Packungssubstrat und dem ersten und dem zweiten integrierten Schaltkreis-Einzelchip bereitstellt, wobei die Verbindungen von Packung zu Einzelchip Leistungsverbindungen aufweisen, wobei der Zwischenverbindungs-Brücken-Wafer zumindest eine organische dielektrische Schicht (332) mit einer strukturierten Metallisierung aufweist, welche die Verdrahtung für die Verbindungen von Packung zu Einzelchip bereitstellt.
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EP3732712A4 (de) * | 2017-12-29 | 2021-09-01 | Intel Corporation | Mikroelektronikanordnungen mit kommunikationsnetzwerken |
EP4235784A3 (de) * | 2017-12-29 | 2023-10-04 | INTEL Corporation | Mikroelektronikanordnungen mit kommunikationsnetzwerken |
US11348909B2 (en) | 2018-09-28 | 2022-05-31 | Intel Corporation | Multi-die packages with efficient memory storage |
US11320883B2 (en) * | 2018-09-28 | 2022-05-03 | Intel Corporation | Multi-die stacks with power management |
US11610862B2 (en) * | 2018-09-28 | 2023-03-21 | Intel Corporation | Semiconductor packages with chiplets coupled to a memory device |
US10937762B2 (en) * | 2018-10-04 | 2021-03-02 | iCometrue Company Ltd. | Logic drive based on multichip package using interconnection bridge |
US11769735B2 (en) * | 2019-02-12 | 2023-09-26 | Intel Corporation | Chiplet first architecture for die tiling applications |
US11652057B2 (en) * | 2019-05-07 | 2023-05-16 | Intel Corporation | Disaggregated die interconnection with on-silicon cavity bridge |
US11133256B2 (en) | 2019-06-20 | 2021-09-28 | Intel Corporation | Embedded bridge substrate having an integral device |
US11315831B2 (en) * | 2019-07-22 | 2022-04-26 | International Business Machines Corporation | Dual redistribution layer structure |
US11817423B2 (en) * | 2019-07-29 | 2023-11-14 | Intel Corporation | Double-sided substrate with cavities for direct die-to-die interconnect |
CN112466861A (zh) * | 2019-09-09 | 2021-03-09 | 台湾积体电路制造股份有限公司 | 封装结构及其形成方法 |
US11145638B2 (en) | 2019-09-16 | 2021-10-12 | Amkor Technology Singapore Holding Pte. Ltd. | Semiconductor devices and methods of manufacturing semiconductor devices |
CN112563249A (zh) * | 2019-09-25 | 2021-03-26 | 江苏长电科技股份有限公司 | 集成封装结构 |
TWI715257B (zh) * | 2019-10-22 | 2021-01-01 | 欣興電子股份有限公司 | 晶片封裝結構及其製作方法 |
US11094637B2 (en) | 2019-11-06 | 2021-08-17 | International Business Machines Corporation | Multi-chip package structures having embedded chip interconnect bridges and fan-out redistribution layers |
US11735572B2 (en) * | 2019-12-20 | 2023-08-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated circuit package and method forming same |
MY201016A (en) | 2019-12-20 | 2024-01-30 | Intel Corp | Integrated Bridge for Die-to-Die Interconnects |
US11309246B2 (en) | 2020-02-05 | 2022-04-19 | Apple Inc. | High density 3D interconnect configuration |
US11315902B2 (en) * | 2020-02-12 | 2022-04-26 | International Business Machines Corporation | High bandwidth multichip module |
US11289453B2 (en) * | 2020-02-27 | 2022-03-29 | Qualcomm Incorporated | Package comprising a substrate and a high-density interconnect structure coupled to the substrate |
US11302643B2 (en) | 2020-03-25 | 2022-04-12 | Intel Corporation | Microelectronic component having molded regions with through-mold vias |
US20210335627A1 (en) * | 2020-04-23 | 2021-10-28 | Microchip Technology Incorporated | Backside interconnect for integrated circuit package interposer |
US11955448B2 (en) * | 2020-05-21 | 2024-04-09 | Intel Corporation | Architecture to manage FLI bump height delta and reliability needs for mixed EMIB pitches |
DE102020128855A1 (de) * | 2020-05-21 | 2021-11-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Chiplets-3d-soic-systemintegrations- und herstellungsverfahren |
US11923307B2 (en) | 2020-06-16 | 2024-03-05 | Intel Corporation | Microelectronic structures including bridges |
US11804441B2 (en) * | 2020-06-16 | 2023-10-31 | Intel Corporation | Microelectronic structures including bridges |
US11373972B2 (en) * | 2020-06-16 | 2022-06-28 | Intel Corporation | Microelectronic structures including bridges |
US20210391264A1 (en) * | 2020-06-16 | 2021-12-16 | Intel Corporation | Microelectronic structures including bridges |
US11887962B2 (en) * | 2020-06-16 | 2024-01-30 | Intel Corporation | Microelectronic structures including bridges |
US11791274B2 (en) | 2020-06-16 | 2023-10-17 | Intel Corporation | Multichip semiconductor package including a bridge die disposed in a cavity having non-planar interconnects |
US20210398906A1 (en) * | 2020-06-23 | 2021-12-23 | Intel Corporation | Scalable and interoperable phyless die-to-die io solution |
US11450612B2 (en) * | 2020-07-09 | 2022-09-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor devices and methods of manufacturing the same |
CN113921473A (zh) * | 2020-07-10 | 2022-01-11 | 江苏长电科技股份有限公司 | 封装结构和封装结构制造方法 |
KR20220027333A (ko) * | 2020-08-26 | 2022-03-08 | 삼성전자주식회사 | 반도체 패키지 및 이의 제조 방법 |
KR20220046134A (ko) | 2020-10-07 | 2022-04-14 | 삼성전자주식회사 | 반도체 패키지 |
EP4224529A4 (de) * | 2020-10-28 | 2024-03-06 | Huawei Tech Co Ltd | Mehrchip-verpackungsstruktur, herstellungsverfahren und elektronische vorrichtung |
US20220181295A1 (en) * | 2020-12-04 | 2022-06-09 | Yibu Semiconductor Co., Ltd. | Method for Forming Chip Packages and a Chip Package |
CN112687619A (zh) * | 2020-12-25 | 2021-04-20 | 上海易卜半导体有限公司 | 形成半导体封装件的方法及半导体封装件 |
US11824037B2 (en) * | 2020-12-31 | 2023-11-21 | International Business Machines Corporation | Assembly of a chip to a substrate |
US20220302010A1 (en) * | 2021-03-22 | 2022-09-22 | Didrew Technology (Bvi) Limited | Interposer structure containing embedded silicon-less link chiplet |
US20220320026A1 (en) * | 2021-03-26 | 2022-10-06 | Qualcomm Incorporated | Package comprising wire bonds coupled to integrated devices |
US11735575B2 (en) | 2021-05-27 | 2023-08-22 | International Business Machines Corporation | Bonding of bridge to multiple semiconductor chips |
US20230035627A1 (en) * | 2021-07-27 | 2023-02-02 | Qualcomm Incorporated | Split die integrated circuit (ic) packages employing die-to-die (d2d) connections in die-substrate standoff cavity, and related fabrication methods |
US11848272B2 (en) | 2021-08-16 | 2023-12-19 | International Business Machines Corporation | Interconnection between chips by bridge chip |
CN116564923A (zh) * | 2022-01-28 | 2023-08-08 | 奥特斯奥地利科技与系统技术有限公司 | 包括基于半导体的部件的模块及其制造方法 |
CN116613140A (zh) * | 2022-02-09 | 2023-08-18 | 深南电路股份有限公司 | 芯片封装组件及其制作方法 |
CN115274475B (zh) * | 2022-09-27 | 2022-12-16 | 江苏芯德半导体科技有限公司 | 一种具有高密度连接层的芯片封装方法及其芯片封装结构 |
CN115881559B (zh) * | 2023-01-18 | 2023-09-15 | 中科亿海微电子科技(苏州)有限公司 | 一种fpga芯片及其封装方法和基板 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20140048928A1 (en) | 2012-08-17 | 2014-02-20 | Cisco Technology, Inc. | Multi-Chip Module with Multiple Interposers |
US20170125359A1 (en) | 2015-11-04 | 2017-05-04 | Fujitsu Limited | Electronic device, method for manufacturing the electronic device, and electronic apparatus |
Family Cites Families (33)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5534466A (en) | 1995-06-01 | 1996-07-09 | International Business Machines Corporation | Method of making area direct transfer multilayer thin film structure |
US6627998B1 (en) | 2000-07-27 | 2003-09-30 | International Business Machines Corporation | Wafer scale thin film package |
JP4581768B2 (ja) * | 2005-03-16 | 2010-11-17 | ソニー株式会社 | 半導体装置の製造方法 |
DE102006046789A1 (de) * | 2006-10-02 | 2008-04-03 | Infineon Technologies Ag | Elektronisches Bauteil und Verfahren zur Herstellung elektronischer Bauteile |
US8064224B2 (en) | 2008-03-31 | 2011-11-22 | Intel Corporation | Microelectronic package containing silicon patches for high density interconnects, and method of manufacturing same |
US8008764B2 (en) * | 2008-04-28 | 2011-08-30 | International Business Machines Corporation | Bridges for interconnecting interposers in multi-chip integrated circuits |
US10026720B2 (en) | 2015-05-20 | 2018-07-17 | Broadpak Corporation | Semiconductor structure and a method of making thereof |
US8497529B2 (en) * | 2009-03-13 | 2013-07-30 | International Business Machines Corporation | Trench generated device structures and design structures for radiofrequency and BiCMOS integrated circuits |
US8227904B2 (en) * | 2009-06-24 | 2012-07-24 | Intel Corporation | Multi-chip package and method of providing die-to-die interconnects in same |
US9827757B2 (en) * | 2011-07-07 | 2017-11-28 | Brewer Science Inc. | Methods of transferring device wafers or layers between carrier substrates and other surfaces |
WO2013019499A2 (en) * | 2011-07-29 | 2013-02-07 | Henkel Corporation | Dicing before grinding after coating |
US9059179B2 (en) * | 2011-12-28 | 2015-06-16 | Broadcom Corporation | Semiconductor package with a bridge interposer |
US9698143B2 (en) * | 2012-09-07 | 2017-07-04 | Fairchild Semiconductor Corporation | Wireless module with active devices |
US9136236B2 (en) | 2012-09-28 | 2015-09-15 | Intel Corporation | Localized high density substrate routing |
US20140131854A1 (en) * | 2012-11-13 | 2014-05-15 | Lsi Corporation | Multi-chip module connection by way of bridging blocks |
US8866308B2 (en) | 2012-12-20 | 2014-10-21 | Intel Corporation | High density interconnect device and method |
US8946884B2 (en) | 2013-03-08 | 2015-02-03 | Xilinx, Inc. | Substrate-less interposer technology for a stacked silicon interconnect technology (SSIT) product |
JP2014236188A (ja) * | 2013-06-05 | 2014-12-15 | イビデン株式会社 | 配線板及びその製造方法 |
US9275955B2 (en) * | 2013-12-18 | 2016-03-01 | Intel Corporation | Integrated circuit package with embedded bridge |
CN106165092B (zh) * | 2014-02-26 | 2020-02-18 | 英特尔公司 | 具有穿桥导电过孔信号连接的嵌入式多器件桥 |
US9418924B2 (en) * | 2014-03-20 | 2016-08-16 | Invensas Corporation | Stacked die integrated circuit |
JP6252360B2 (ja) * | 2014-05-29 | 2017-12-27 | 富士通株式会社 | 配線基板の製造方法 |
US9443824B1 (en) | 2015-03-30 | 2016-09-13 | Qualcomm Incorporated | Cavity bridge connection for die split architecture |
US10074630B2 (en) | 2015-04-14 | 2018-09-11 | Amkor Technology, Inc. | Semiconductor package with high routing density patch |
US9653428B1 (en) * | 2015-04-14 | 2017-05-16 | Amkor Technology, Inc. | Semiconductor package and fabricating method thereof |
US9698200B2 (en) * | 2015-10-08 | 2017-07-04 | Globalfoundries Singapore Pte. Ltd. | Magnetism-controllable dummy structures in memory device |
US9748184B2 (en) | 2015-10-15 | 2017-08-29 | Micron Technology, Inc. | Wafer level package with TSV-less interposer |
US10438881B2 (en) * | 2015-10-29 | 2019-10-08 | Marvell World Trade Ltd. | Packaging arrangements including high density interconnect bridge |
WO2017078709A1 (en) * | 2015-11-04 | 2017-05-11 | Intel Corporation | Three-dimensional small form factor system in package architecture |
US9607973B1 (en) * | 2015-11-19 | 2017-03-28 | Globalfoundries Inc. | Method for establishing interconnects in packages using thin interposers |
US9704790B1 (en) | 2016-03-14 | 2017-07-11 | Micron Technology, Inc. | Method of fabricating a wafer level package |
US10319637B2 (en) * | 2016-11-09 | 2019-06-11 | Tokyo Electron Limited | Method for fully self-aligned via formation using a directed self assembly (DSA) process |
EP3333882B1 (de) * | 2016-12-06 | 2020-08-05 | IMEC vzw | Verfahren zum bonden eines halbleiterchips an ein substrat |
-
2018
- 2018-07-24 US US16/043,503 patent/US10535608B1/en active Active
-
2019
- 2019-07-18 JP JP2021502463A patent/JP7455110B2/ja active Active
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- 2019-07-18 CN CN201980048351.0A patent/CN112514062A/zh active Pending
- 2019-07-18 GB GB2100750.5A patent/GB2588354B/en active Active
- 2019-07-18 DE DE112019003048.5T patent/DE112019003048B4/de active Active
- 2019-08-28 US US16/553,453 patent/US10804204B2/en active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20140048928A1 (en) | 2012-08-17 | 2014-02-20 | Cisco Technology, Inc. | Multi-Chip Module with Multiple Interposers |
US20170125359A1 (en) | 2015-11-04 | 2017-05-04 | Fujitsu Limited | Electronic device, method for manufacturing the electronic device, and electronic apparatus |
Also Published As
Publication number | Publication date |
---|---|
DE112019003048T5 (de) | 2021-03-04 |
GB2588354B (en) | 2021-08-25 |
GB202100750D0 (en) | 2021-03-03 |
JP2021532578A (ja) | 2021-11-25 |
GB2588354A (en) | 2021-04-21 |
CN112514062A (zh) | 2021-03-16 |
US20200035603A1 (en) | 2020-01-30 |
US20200035604A1 (en) | 2020-01-30 |
WO2020021402A1 (en) | 2020-01-30 |
JP7455110B2 (ja) | 2024-03-25 |
US10535608B1 (en) | 2020-01-14 |
US10804204B2 (en) | 2020-10-13 |
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