KR102418161B1 - 하이브리드 본딩된 구조물 - Google Patents

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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/06517—Bonding areas having different functions including bonding areas providing primarily mechanical bonding
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    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08146—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a via connection in the body
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    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/11334—Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849—Reflowing
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H01L2224/80011—Chemical cleaning, e.g. etching, flux
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8012—Aligning
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
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    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
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    • H01L2224/80909—Post-treatment of the bonding area
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Abstract

제1 집적 회로 컴포넌트 및 제2 집적 회로 컴포넌트를 포함하는 하이브리드 본딩된 구조물이 제공된다. 제1 집적 회로 컴포넌트는 제1 유전체 층, 제1 전도체 및 아이솔레이션 구조물을 포함한다. 제1 전도체 및 아이솔레이션 구조물은 제1 유전체 층에 매립된다. 아이솔레이션 구조물은 제1 전도체로부터 전기적으로 절연되며 제1 전도체를 둘러싼다. 제2 집적 회로 컴포넌트는 제2 유전체 층 및 제2 전도체를 포함한다. 제2 전도체는 제2 유전체 층에 매립된다. 제1 유전체 층은 제2 유전체 층에 본딩되고 제1 전도체는 제2 전도체에 본딩된다.

Description

하이브리드 본딩된 구조물{HYBRID BONDED STRUCTURE}
관련 출원에 대한 상호참조
본 출원은 2017년 11월 23일 출원된 미국 가출원 번호 제62/590,345호의 우선권을 주장한다. 상기 언급한 특허 출원의 전부가 참조에 의해 여기에 포함되며 본 명세서의 일부를 이룬다.
웨이퍼-웨이퍼 본딩을 위한 웨이퍼 레벨 하이브리드 본딩(hybrid bonding) 기술이 배면 조명(BSI; back-side illuminated) 상보형 금속 산화물 반도체(CMOS; complementary metal-oxide semiconductor) 이미지 센서(CIS; CMOS image sensors)와 같은 3차원 집적 회로(3D-IC; three-dimensional integrated circuit) 컴포넌트의 제조에 이용되고 있다. BSI-CIS를 제조할 때, 어레이로 배열되는 BSI 감지 집적 회로들을 포함한 센서 웨이퍼 및 어레이로 배열되는 로직 회로 칩들을 포함한 로직 회로 웨이퍼가 제공된다. 센서 웨이퍼와 로직 회로 웨이퍼는, 로직 회로 웨이퍼가 센서 웨이퍼 위에 적층되도록 웨이퍼 레벨 하이브리드 본딩 기술을 통해 서로 본딩된다. 그 후에, 하이브리드 본딩된 센서 및 로직 회로 웨이퍼는 패키징되고 개별화되어(singulated) BSI-CIS 디바이스를 형성한다. 센서 웨이퍼와 로직 회로 웨이퍼의 하이브리드 본딩 프로세스 동안, 웨이퍼의 본딩 계면에서 구리 압출(extrusion) 및/또는 구리 확산(migration)이 발생할 수 있다. 따라서, 상기 언급한 구리 압출 및/또는 구리 확산으로 인해 하이브리드 본딩된 웨이퍼의 신뢰성이 악화된다.
제1 집적 회로 컴포넌트 및 제2 집적 회로 컴포넌트를 포함하는 하이브리드 본딩된 구조물이 제공된다. 제1 집적 회로 컴포넌트는 제1 유전체 층, 제1 전도체 및 아이솔레이션 구조물을 포함한다. 제1 전도체 및 아이솔레이션 구조물은 제1 유전체 층에 매립된다. 아이솔레이션 구조물은 제1 전도체로부터 전기적으로 절연되며 제1 전도체를 둘러싼다. 제2 집적 회로 컴포넌트는 제2 유전체 층 및 제2 전도체를 포함한다. 제2 전도체는 제2 유전체 층에 매립된다. 제1 유전체 층은 제2 유전체 층에 본딩되고 제1 전도체는 제2 전도체에 본딩된다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1 내지 도 7은 본 개시의 일부 실시예에 따라 BSI-CIS 디바이스를 제조하기 위한 프로세스 흐름을 예시한다.
도 8 및 도 9는 본 개시의 일부 실시예에 따른 웨이퍼의 하이브리드 본딩 프로세스를 예시한 단면도들이다.
도 10은 본 개시의 일부 실시예에 따른 하이브리드 본딩된 구조물의 단면도이다.
도 11 및 도 12는 본 개시의 일부 대안의 실시예에 따른 웨이퍼의 하이브리드 본딩 프로세스를 예시한 단면도들이다.
도 13 내지 도 18은 본 개시의 다양한 실시예에 따른 하이브리드 본딩된 구조물을 예시한 단면도들이다.
도 19 내지 도 28은 본 개시의 다양한 실시예에 따른 제1 집적 회로 컴포넌트 및/또는 제2 집적 회로 컴포넌트의 하나의 전도체 그룹을 각각 예시한 평면도들이다.
다음의 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
도 1 내지 도 7은 본 개시의 일부 실시예에 따라 BSI-CIS 디바이스를 제조하기 위한 프로세스 흐름을 예시한다.
도 1을 참조하면, 제1 집적 회로 컴포넌트(100) 및 제2 집적 회로 컴포넌트(200)가 제공된다. 제1 집적 회로 컴포넌트(100)는 안에 형성된 복수의 제1 반도체 디바이스를 갖는 제1 반도체 기판(110), 제1 반도체 기판(110) 상에 배치된 제1 상호접속 구조물(120), 제1 상호접속 구조물(120)을 덮는 제1 유전체 층(130) 및 적어도 하나의 제1 전도체 그룹(140)을 포함할 수 있다. 적어도 하나의 제1 전도체 그룹(140)은 제1 상호접속 구조물(120)을 통해 서로 전기적으로 접속되는 복수의 제1 전도체(142)를 포함할 수 있다. 적어도 하나의 제1 전도체 그룹(140)은 제1 유전체 층(130)에 매립된다. 제2 집적 회로 컴포넌트(200)는 안에 형성된 복수의 제2 반도체 디바이스를 갖는 제2 반도체 기판(210), 제2 반도체 기판(210) 상에 배치된 제2 상호접속 구조물(220), 제2 상호접속 구조물(220)을 덮는 제2 유전체 층(230) 및 적어도 하나의 제2 전도체 그룹(240)을 포함할 수 있다. 적어도 하나의 제2 전도체 그룹(240)은 제2 상호접속 구조물(220)을 통해 서로 전기적으로 접속되는 복수의 제2 전도체(242)를 포함할 수 있다. 적어도 하나의 제2 전도체 그룹(240)은 제2 유전체 층(230)에 매립된다.
도 1에 도시된 바와 같이, 일부 실시예에서, 제1 집적 회로 컴포넌트(100)는 어레이로 배열된 복수의 감광 칩들(102)을 포함하는 제1 반도체 웨이퍼(즉, 센서 웨이퍼)일 수 있고, 제2 집적 회로 컴포넌트(200)는 어레이로 배열된 복수의 로직 집적 회로 칩들(202)을 포함하는 제2 반도체 웨이퍼(즉, 로직 회로 웨이퍼)일 수 있다. 다르게 말하자면, 상기 언급한 제1 반도체 기판(110), 제1 상호접속 구조물(120), 제1 유전체 층(130) 및 적어도 하나의 제1 전도체 그룹(140)이 제1 반도체 웨이퍼에서 복수의 감광 칩(102)을 형성할 수 있고, 상기 언급한 제2 반도체 기판(210), 제2 상호접속 구조물(220), 제2 유전체 층(230) 및 적어도 하나의 제2 전도체 그룹(240)이 제2 반도체 웨이퍼에서 복수의 로직 집적 회로 칩(202)을 형성할 수 있다.
일부 실시예에서, 제1 전도체(142) 및 제2 전도체(242)의 재료는 구리(Cu) 또는 다른 적합한 금속성 재료일 수 있는 반면에, 제1 유전체 층(130) 및 제2 유전체 층(230)의 재료는 실리콘 산화물(SiOx, x>0), 실리콘 질화물(SiNx, x>0), 실리콘 산질화물(SiOxNy, x>0 및 y >0) 또는 다른 적합한 유전체 재료일 수 있다. 제1 전도체(142)는 퇴적 다음에 화학 기계적 연마(CMP; chemical mechanical polishing)에 의해 형성될 수 있다. 마찬가지로, 제2 전도체(242)는 또다른 퇴적 다음에 화학 기계적 연마(CMP)에 의해 형성될 수 있다. 제1 전도체(142) 및 제2 전도체(242)는 부식 및/또는 디싱(dishing) 문제가 최소화될 수 있도록 전도체 밀도를 조정하는 데에 도움이 된다.
일부 실시예에서, 웨이퍼-웨이퍼 하이브리드 본딩을 용이하게 하기 위해, 제1 집적 회로 컴포넌트(100) 및 제2 집적 회로 컴포넌트(200)의 본딩 표면에 대한 표면 준비가 수행된다. 표면 준비는 예를 들어 표면 세척 및 활성화를 포함할 수 있다. 표면 세척은, 제1 전도체(142), 제1 유전체 층(130), 제2 전도체(242) 및 제2 유전체 층(230)의 상부 표면 상의 입자를 제거하도록 제1 집적 회로 컴포넌트(100) 및 제2 집적 회로 컴포넌트(200)의 본딩 표면에 대해 수행될 수 있다. 제1 집적 회로 컴포넌트(100) 및 제2 집적 회로 컴포넌트(200)의 본딩 표면은 예를 들어 습식 세척에 의해 세척될 수 있다. 입자가 제거될 뿐만 아니라, 제1 전도체(142) 및 제2 전도체(242)의 상부 표면 상에 형성된 자연 산화물도 또한 제거될 수 있다. 제1 전도체(142) 및 제2 전도체(242)의 상부 표면 상에 형성된 자연 산화물은 예를 들어 습식 세척에 사용된 화학물질에 의해 제거될 수 있다.
제1 집적 회로 컴포넌트(100) 및 제2 집적 회로 컴포넌트(200)의 본딩 표면을 세척한 후에, 높은 본딩 강도의 발전을 위해 제1 유전체 층(130) 및 제2 유전체 층(230)의 상부 표면의 활성화가 수행될 수 있다. 일부 실시예에서, 제1 유전체 층(130) 및 제2 유전체 층(230)의 상부 표면을 처리하도록 플라즈마 활성화가 수행될 수 있다.
도 1 및 도 2를 참조하면, 제1 집적 회로 컴포넌트(100)는 제2 집적 회로 컴포넌트(200)와 정렬되고 마이크론이하(sub-micron) 정렬 정밀도가 달성될 수 있다. 제1 집적 회로 컴포넌트(100) 및 제2 집적 회로 컴포넌트(200)가 정밀하게 정렬되면, 제1 집적 회로 컴포넌트(100)는 제2 집적 회로 컴포넌트(200) 상에 배치되며 이와 접촉한다. 제1 유전체 층(130)의 활성화된 상부 표면이 제2 유전체 층(230)의 활성화된 상부 표면과 접촉할 때, 제1 집적 회로 컴포넌트(100)의 제1 유전체 층(130)과 제2 집적 회로 컴포넌트(200)의 제2 유전체 층(230)이 프리본딩(pre-bond)된다. 다르게 말하자면, 제1 집적 회로 컴포넌트(100) 및 제2 집적 회로 컴포넌트(200)는 제1 유전체 층(130)과 제2 유전체 층(230)의 프리본딩을 통해 프리본딩된다. 제1 유전체 층(130)과 제2 유전체 층(230)의 프리본딩 후에, 제1 전도체(142)는 제2 전도체(242)와 접촉한다.
제1 집적 회로 컴포넌트(100)를 제2 집적 회로 컴포넌트(200)에 프리 본딩한 후에, 제1 집적 회로 컴포넌트(100)와 제2 집적 회로 컴포넌트(200)의 하이브리드 본딩이 수행된다. 제1 집적 회로 컴포넌트(100)와 제2 집적 회로 컴포넌트(200)의 하이브리드 본딩은 유전체 본딩을 위한 트리트먼트(treatment) 및 전도체 본딩을 위한 열 어닐링을 포함할 수 있다. 일부 실시예에서, 유전체 본딩을 위한 트리트먼트는 제1 유전체 층(130)과 제2 유전체 층(230) 간의 본딩을 강화하도록 수행된다. 예를 들어, 유전체 본딩을 위한 트리트먼트는 약 100 ℃ 내지 약 150 ℃ 범위의 온도에서 수행될 수 있다. 유전체 본딩을 위한 트리트먼트를 수행한 후에, 제1 전도체(142)와 제2 전도체(242) 간의 본딩을 용이하게 하도록 전도체 본딩을 위한 열 어닐링이 수행된다. 예를 들어, 전도체 본딩을 위한 열 어닐링은 약 300 ℃ 내지 약 400 ℃ 범위의 온도에서 수행될 수 있다. 전도체 본딩을 위한 열 어닐링의 프로세스 온도는 유전체 본딩을 위한 트리트먼트의 프로세스 온도보다 더 높다. 전도체 본딩을 위한 열 어닐링이 상대적으로 더 높은 온도에서 수행되므로, 제1 전도체(142)와 제2 전도체(242) 간의 본딩 계면에서 금속 확산 및 입계 성장이 일어날 수 있다. 반면에, 전도체 본딩을 위한 열 어닐링이 수행될 때, 제1 전도체(142) 및 제2 전도체(242)는 전도체(142, 242)와 유전체 층(130, 230) 간의 열 팽창 계수(CTE; coefficient of thermal expansion) 불일치로부터 초래되는 압력을 받을 수 있다. 전도체 본딩을 위한 열 어닐링을 수행할 때, 제1 유전체 층(130)이 제2 유전체 층(230)에 본딩되고 제1 전도체(140)가 제2 전도체(240)에 본딩된다. 일부 실시예에서, 제1 전도체(140)는 전도성 비아(예컨대, 구리 비아), 전도성 패드(예컨대, 구리 패드), 또는 이들의 조합일 수 있으며, 제2 전도체(240)는 전도성 비아(예컨대, 구리 비아), 전도성 패드(예컨대, 구리 패드) 또는 이들의 조합일 수 있다. 예를 들어, 제1 전도체(140)와 제2 전도체(240) 간의 전도체 본딩은 비아-비아 본딩, 패드-패드 본딩 또는 비아-패드 본딩일 수 있다.
제1 집적 회로 컴포넌트(100)와 제2 집적 회로 컴포넌트(200)의 하이브리드 본딩이 수행된 후에, 제1 상호접속 구조물(120) 및 제2 상호접속 구조물(220)은 제1 전도체(142) 및 제2 전도체(242)를 통해 서로 전기적으로 접속된다.
제1 집적 회로 컴포넌트(100)와 제2 집적 회로 컴포넌트(200)가 하이브리드 본딩된 후에, 도 2에 도시된 바와 같이, 적층 및 하이브리드 본딩된 웨이퍼를 포함하는 하이브리드 본딩된 구조물(HB1)이 달성된다. 일부 실시예에서, 하이브리드 본딩된 구조물(HB1)은 필요한 경우 복수의 개별화된 하이브리드 본딩된 구조물(HB2)로 개별화될 수 있고, 개별화된 하이브리드 본딩된 구조물(HB2)의 각각은 적층 및 하이브리드 본딩된 칩을 포함한다. 다르게 말하자면, 개별화된 하이브리드 본딩된 구조물(HB2)의 각각은 로직 집적 회로 칩 및 감광 칩을 포함할 수 있으며, 감광 칩은 로직 집적 회로 칩 위에 적층되어 이와 하이브리드 본딩된다. 상기 언급한 실시예에서, 하이브리드 본딩된 구조물(HB1)은 하이브리드 본딩된 웨이퍼를 포함하고, 하이브리드 본딩된 구조물(HB2)은 하이브리드 본딩된 칩을 포함한다. 그러나, 본 개시는 이에 한정되지 않는다. 일부 대안의 실시예에서, 하이브리드 본딩된 구조물(도시되지 않음)은 웨이퍼 및 웨이퍼 상에 적층되어 하이브리드 본딩되어 있는 적어도 하나의 칩을 포함할 수 있다.
도 3 및 도 4를 참조하면, 제1 반도체 기판(110)의 배면 표면 상에 접착제(300)가 형성된다. 접착제(300)는 예를 들어 감광 칩(102)의 감지 영역을 둘러싸도록 감광 칩(102)의 주변 영역을 덮도록 형성된다. 커버 리드(400)의 하부 표면 상에 배치된 스페이서(500)를 갖는 커버 리드(400)가 제공된다. 커버 리드(400)는 하이브리드 본딩된 구조물(HB1)을 덮도록 이용될 수 있고, 스페이서(500)의 위치는 접착제(300)의 분포에 대응한다. 하이브리드 본딩된 구조물(HB1) 상에 형성된 접착제(300)를 통해, 스페이서(500)는 하이브리드 본딩된 구조물(HB1)과 접착되고, 커버 리드(400)와 하이브리드 본딩된 구조물(HB1) 사이에 갭이 형성된다. 커버 리드(400)가 스페이서(500) 및 갭에 의해 하이브리드 본딩된 구조물(HB1)로부터 떨어져 있으므로, 하이브리드 본딩된 구조물(HB1) 상에 형성된 컴포넌트는 커버 리드(400)와 접촉하지 않고 잘 보호될 수 있다. 예를 들어, 접착제(300)의 재료는 적합한 절연 특성을 갖는 유기 재료일 수 있고, 커버 리드(400)는 광학 코팅(예컨대, 반사 방지 코팅)이 있거나 없는 커버 글래스일 수 있고, 스페이서(500)는 에폭시 수지 또는 다른 적합한 재료일 수 있다.
일부 실시예에서, 커버 리드(400) 및 스페이서(500)가 하이브리드 본딩된 구조물(HB1)에 접착된 후에, 하이브리드 본딩된 구조물(HB1)의 두께를 더 감소시키도록 제2 반도체 기판(210)의 배면 표면에 대해 그라인딩 프로세스가 수행될 수 있다.
도 5를 참조하면, 커버 리드(400) 및 스페이서(500)가 접착제(300)를 통해 하이브리드 본딩된 구조물(HB1)과 접착된 후에, 제2 집적 회로 컴포넌트(200)의 제2 상호접속 구조물(220)이 드러날 때까지, 예를 들어 쓰루 실리콘 비아(TSV; through silicon via) 프로세스에 의해 복수의 쓰루 홀(TH)이 제2 반도체 기판(210)에 형성된다. 그 후에, 쓰루 홀(TH)을 통해 제2 상호접속 구조물(220)에 전기적으로 접속된 재배선 층(250)이 제2 반도체 기판(210)의 배면 표면(즉, 하부 표면) 상에 형성된다. 재배선 층(250)을 형성하기 전에, 재배선 층(250)을 제2 반도체 기판(210)으로부터 전기적으로 절연하도록, 절연 층(도시되지 않음)이 제2 반도체 기판(210)의 배면 표면 및 쓰루 홀(TH)의 측벽 상에 형성될 수 있다. 도 5에 도시된 바와 같이, 재배선 층(250)은 제1 상호접속 구조물(120) 및 제2 상호접속 구조물(220)을 제2 반도체 기판(210)의 배면 표면에 재분배한다. 일부 실시예에서, 도면에는 도시되지 않았지만, 제2 상호접속 구조물(220)은 랜딩(landing) 패드를 포함할 수 있고, 랜딩 패드는 쓰루 홀(TH)에 의해 드러날 수 있으며, 재배선 층(250)은 쓰루 홀(TH)을 통해 랜딩 패드에 전기적으로 접속될 수 있다.
도 6을 참조하면, 패시베이션 층(260)이 재배선 층(250)을 부분적으로 덮도록 제2 반도체 기판(210)의 배면 표면 상에 형성된다. 패시베이션 층(260)은 재배선 층(250)(예컨대, 재배선 층(250)의 볼 패드)을 부분적으로 노출시키기 위한 복수의 개구를 포함할 수 있다. 패시베이션 층(260)이 형성된 후에, 어레이로 배열된 복수의 전도성 단자(270)(예컨대, 전도성 볼)가 패시베이션 층(260)의 개구에 의해 노출된 재배선 층(250)의 일부 상에 형성된다. 전도성 단자(270)는 볼 배치 및 리플로우 프로세스에 의해 형성된 솔더 볼일 수 있다.
도 6 및 도 7을 참조하면, 전도성 단자(270)를 형성한 후에, 도 6에 도시된 결과적인 구조물을 복수의 BSI-CIS 디바이스들로 개별화하도록 스크라이브 라인(SL)을 따라 다이싱 프로세스가 수행된다. 도 7에 도시된 바와 같이, 개별화된 BSI-CIS 디바이스는 볼 그리드 어레이(BGA; ball grid array) 디바이스일 수 있다.
BSI-CIS 디바이스의 신뢰성은 하이브리드 본딩된 구조물(HB1)에 의해 영향받을 수 있다. 제1 집적 회로 컴포넌트(100)와 제2 집적 회로 컴포넌트(200) 간의 전기적 접속은 하이브리드 본딩 계면에서 발생할 수 있는 압출(예컨대, 구리 압출) 및/또는 확산(예컨대, 전기적 확산, 열 확산 및/또는 응력 확산) 때문에 실패할 수 있다(즉, 전기적 개방 및 단락 문제). 압출 및 확산 문제를 해결하기 위해 제1 상호접속 구조물(120) 및 제2 상호접속 구조물(220)의 신규의 설계가 필요하다. 제1 상호접속 구조물(120) 및 제2 상호접속 구조물(220)의 세부사항이 도 8 내지 도 18과 함께 다음과 같이 기재된다.
도 8 및 도 9는 본 개시의 일부 실시예에 따른 웨이퍼의 하이브리드 본딩 프로세스를 예시한 단면도들이다.
도 8 및 도 9를 참조하면, 일부 실시예에서, 제1 집적 회로 컴포넌트(100)는 제1 반도체 기판(110)에 또는 제1 반도체 기판(110) 상에 형성된 복수의 제1 반도체 디바이스(112)(예컨대, 포토 다이오드, 트랜지스터, 커패시터 등) 및 제1 반도체 기판(110)의 배면 표면(즉, 상부 표면) 상에 형성된 마이크로렌즈 어레이(ML)를 포함할 수 있다. 제1 반도체 기판(110)에 형성된 제1 반도체 디바이스(112)는 어레이로 배열될 수 있고 제1 반도체 기판(110)의 배면 표면 상에 형성된 마이크로렌즈 어레이(ML)에 의해 덮어질 수 있다. 일부 대안의 실시예에서, 제1 집적 회로 컴포넌트(100)는 마이크로렌즈 어레이(ML)와 제1 반도체 디바이스(112) 사이에 형성된 복수의 컬러 필터(CF)를 더 포함할 수 있다. 다르게 말하자면, 컬러 필터(CF)는 제1 반도체 기판(110)의 배면 표면 상에 형성되고 마이크로렌즈 어레이(ML)는 컬러 필터(CF) 상에 형성된다. 실제 설계 요건에 기초하여, 제1 집적 회로 컴포넌트(100)에서 제1 반도체 디바이스(112)의 광학 특성을 강화하기 위한 다른 광학 컴포넌트(예컨대, 블랙 매트릭스)가 형성될 수 있다.
또한, 일부 실시예에서, 제2 집적 회로 컴포넌트(200)는 제2 반도체 기판(210)에 또는 제2 반도체 기판(210) 상에 형성된 복수의 제2 반도체 디바이스(212)(예컨대, 트랜지스터, 커패시터 등)를 포함할 수 있다. 일부 실시예에서, 제2 반도체 디바이스(212) 및 제1 상호접속 구조물(120)은 로직 회로부를 구성할 수 있다.
도 8 및 도 9에 도시된 바와 같이, 제1 전도체(142)의 두 그룹과 제2 전도체(242)의 두 그룹이 도시되어 있지만, 본 개시는 제1 집적 회로 컴포넌트(100) 상에 형성된 제1 전도체(142)의 그룹의 수 및 제2 집적 회로 컴포넌트(200) 상에 형성된 제2 전도체(242)의 그룹의 수를 한정하지 않는다. 또한, 본 개시는 각각의 전도체 그룹(140 또는 240)에 포함된 전도체(142 또는 242)의 수를 한정하지 않는다. 이 실시예에서는, 예를 들어, 2개의 전도체(142)가 하나의 전도체 그룹(140)에 포함되고, 2개의 전도체(242)가 하나의 전도체 그룹(240)에 포함된다.
제1 전도체 그룹(140)은 제1 상호접속 구조물(120)에서 제1 션트 트렌이스(shunt trace)(T1)를 통해 제1 반도체 디바이스(112)에 전기적으로 접속될 수 있다. 다르게 말하자면, 제1 전도체 그룹(140) 중의 적어도 하나는 제1 상호접속 구조물(120)에서 하나의 대응하는 제1 션트 트렌이스(ST1)를 통해 제1 반도체 디바이스(112) 중의 하나에 전기적으로 접속될 수 있다. 제1 션트 트렌이스(ST1)의 수는 제1 전도체 그룹(140)의 수와 동일할 수 있다. 일부 실시예에서, 제1 상호접속 구조물(120)은 유전체간 층(122) 및 상호접속 금속 층(124)을 포함할 수 있다. 상호접속 금속 층(124)은 제1 전도체 그룹(140)과 제1 반도체 디바이스(112) 간에 전기적으로 접속된다. 제1 상호접속 구조물(120)에서의 제1 션트 트레이스(ST1)는 상호접속 금속 층(124)의 일부에 의해 형성될 수 있다. 마찬가지로, 제2 전도체 그룹(240)은 제2 상호접속 구조물(220)에서 제2 션트 트렌이스(ST2)를 통해 제2 반도체 디바이스(212)에 전기적으로 접속될 수 있다. 다르게 말하자면, 제2 전도체 그룹(240) 중의 적어도 하나는 제2 상호접속 구조물(220)에서 하나의 대응하는 제2 션트 트렌이스(ST2)를 통해 제2 반도체 디바이스(212) 중의 하나에 전기적으로 접속될 수 있다. 제2 션트 트렌이스(ST2)의 수는 제2 전도체 그룹(240)의 수와 동일할 수 있다. 일부 실시예에서, 제2 상호접속 구조물(220)은 유전체간 층(222) 및 상호접속 금속 층(224)을 포함할 수 있다. 상호접속 금속 층(224)은 제2 전도체 그룹(240)과 제2 반도체 디바이스(212) 간에 전기적으로 접속된다. 제2 상호접속 구조물(220)에서의 제2 션트 트레이스(ST2)는 상호접속 금속 층(224)의 일부에 의해 형성될 수 있다.
제1 전도체 그룹(140) 중의 하나에 포함된 제1 전도체(142)는 상호접속 금속 층(124)의 최상부 금속 패턴(즉, 최하부 금속 층)과 직접 접촉하고 이에 접속된다. 마찬가지로, 제2 전도체 그룹(240) 중의 하나에 포함된 제2 전도체(242)는 상호접속 금속 층(224)의 최상부 금속 패턴(즉, 최상부 금속 층)과 직접 접촉하고 이에 접속된다. 다르게 말하자면, 제1 전도체(142) 및 제2 전도체(242)는 상호접속 금속 층(124)의 최상부 금속 패턴과 상호접속 금속 층(224)의 최상부 금속 패턴 사이에 위치된다.
도 8에 도시된 바와 같이, 제1 집적 회로 컴포넌트(100)와 제2 집적 회로 컴포넌트(200)의 하이브리드 본딩 전에, 제1 집적 회로 컴포넌트(100) 및 제2 집적 회로 컴포넌트(200)는 프리본딩을 위해 세척되고 서로 정렬된다. 다르게 말하자면, 제1 집적 회로 컴포넌트(100) 상의 제1 전도체 그룹(140) 및 제2 집적 회로 컴포넌트(200) 상의 제2 전도체 그룹(240)은 하이브리드 본딩 전에 미리 정렬된다.
도 9에 도시된 바와 같이, 제1 집적 회로 컴포넌트(100)와 제2 집적 회로 컴포넌트(200)를 하이브리드 본딩한 후에, 제1 션트 트레이스(ST1), 제2 션트 트레이스(ST2), 제1 전도체(142)(즉, 제1 전도체 그룹(140)), 및 제2 전도체(242)(즉, 제1 전도체 그룹(140))는 제1 집적 회로 컴포넌트(100) 및 제2 집적 회로 컴포넌트(200)에서의 복수의 션트 경로(SP1)를 제공한다. 제1 전도체 디바이스(112)는 션트 경로(SP1)를 통해 제2 반도체 디바이스(212)에 전기적으로 접속할 수 있다. 이 실시예에서, 션트 경로(SP1)의 각각의 하나는 제1 반도체 디바이스(112)와 제2 반도체 디바이스(212) 사이에 전류를 전송하기 위한 2개의 접속 경로를 포함한다. 그러나, 션트 경로(SP1)의 각각의 하나에서의 접속 경로의 수는 본 개시에서 한정되지 않는다. 일부 대안의 실시예에서, 상이한 션트 경로(SP1)에 포함된 접속 경로의 수는 동일하거나 상이할 수 있다.
제1 션트 트레이스(ST1) 및 제2 션트 트레이스(ST2)는, 제1 션트 트레이스(ST1)와 제2 션트 트레이스(ST2)에서의 전류 밀도를 감소시키도록 제1 반도체 디바이스(112)와 제2 반도체 디바이스(212) 사이에 흐르는 전류를 확산시킬 수 있다. 제1 션트 트레이스(ST1) 및 제2 션트 트레이스(ST2)에서의 전류 밀도의 감소는 제1 집적 회로 컴포넌트(100)와 제2 집적 회로 컴포넌트(200) 간의 하이브리드 본딩된 계면에서 발생하는 전기적 확산(예컨대, 구리 확산)을 최소화할 수 있다. 제1 션트 트레이스(ST1) 및 제2 션트 트레이스(ST2)와 하이브리드 본딩된 전도체(142/242)는 더 낮은 저항을 제공할 수 있다. 또한, 제1 션트 트레이스(ST1) 및 제2 션트 트레이스(ST2)는 하이브리드 본딩 동안 제1 전도체(142) 및 제2 전도체(242)에 의해 받는 스트레스를 확산시킬 수 있다. 제1 전도체(142) 및 제2 전도체(242)에 의해 받는 스트레스의 확산은 제1 집적 회로 컴포넌트(100)와 제2 집적 회로 컴포넌트(200) 간의 하이브리드 본딩된 계면에서 발생하는 스트레스 확산을 최소화할 수 있다. 따라서, 하이브리드 본딩의 수율이 제1 션트 트레이스(ST1) 및 제2 션트 트레이스(ST2)로 인해 증가할 수 있다.
상기 언급한 유전체 본딩을 위한 트리트먼트 동안, 열 확산으로부터 초래되는 개방 및/또는 단락 회로 문제는 제1 상호접속 구조물(120) 및 제2 상호접속 구조물(220)의 설계에 의해 최소화될 수 있다. 상기 언급한 전도체 본딩을 위한 열 어닐링 동안, 열 확산 및 스트레스 확산으로부터 초래되는 개방 및/또는 단락 회로 문제 뿐만 아니라 CTE 불일치로부터 초래되는 압출 문제도 또한, 제1 상호접속 구조물(120) 및 제2 상호접속 구조물(220)의 설계에 의해 최소화될 수 있다. 하이브리드 본딩된 구조물(HB1)(도 4에 도시됨)의 두께를 감소시키기 위한 상기 언급한 그라인딩 프로세스 동안, 스트레스로부터의 결과로서 발생할 수 있는 압출 문제 및 스트레스 확산은 제1 상호접속 구조물(120) 및 제2 상호접속 구조물(220)의 설계에 의해 최소화될 수 있다. BSI-CIS 디바이스의 동작 동안, 전기적 확산으로부터 초래되는 개방/단락 회로 문제는 제1 상호접속 구조물(120) 및 제2 상호접속 구조물(220)의 설계에 의해 최소화될 수 있다. 요약하자면, 전술한 압출 및 확산은 제1 상호접속 구조물(120) 및 제2 상호접속 구조물(220)의 설계에 의해 최소화될 수 있다.
도 10은 본 개시의 일부 실시예에 따른 하이브리드 본딩된 구조물의 단면도이다.
도 9 및 도 10을 참조하면, 도 10에 도시된 하이브리드 본딩된 구조물은, 3개의 제1 전도체(142)가 제1 전도체 그룹(140)의 각각에 포함되고 3개의 제2 전도체(242)가 제2 전도체 그룹(240)의 각각에 포함된다는 것을 제외하고는, 도 9에 도시된 바와 유사하다. 또한, 이 실시예에서, 션트 경로(SP2)의 각각의 하나는 예를 들어 제1 반도체 디바이스(112)와 제2 반도체 디바이스(212) 사이에 전류를 전송하기 위한 3개의 접속 경로를 포함한다. 그러나, 션트 경로(SP2)의 각각의 하나에서의 접속 경로의 수는 본 개시에서 한정되지 않는다. 일부 대안의 실시예에서, 상이한 션트 경로(SP2)에 포함된 접속 경로의 수는 동일하거나 상이할 수 있다.
도 11 및 도 12는 본 개시의 일부 대안의 실시예에 따른 웨이퍼의 하이브리드 본딩 프로세스를 예시한 단면도들이다.
도 8, 도 9, 도 11 및 도 12를 참조하면, 도 11 및 도 12에 예시된 제1 상호접속 구조물(120) 및 제2 상호접속 구조물(220)은, 제1 전도체 그룹(140) 중의 하나에 포함된 제1 전도체(142)가 상호접속 금속 층(124)의 복수의 최상부 금속 패턴(즉, 최하부 금속 층)과 접촉하고 제1 전도체 그룹(140) 중의 하나에 포함된 제1 전도체(142)가 최상부 금속 패턴 위에 위치된 하나의 금속 패턴에 의해 서로 전기적으로 접속된다는 것을 제외하고는, 도 8 및 도 9에 예시된 바와 유사하다. 마찬가지로, 제2 전도체 그룹(240) 중의 하나에 포함된 제2 전도체(242)는 상호접속 금속 층(224)의 복수의 최상부 금속 패턴(즉, 최하부 금속 층)과 접촉하고, 제2 전도체 그룹(240) 중의 하나에 포함된 제2 전도체(242)는 최상부 금속 패턴 아래에 위치된 하나의 금속 패턴에 의해 서로 전기적으로 접속된다.
제1 전도체 그룹(140)은 제1 상호접속 구조물(120)에서 제1 션트 트렌이스(ST1)를 통해 제1 반도체 디바이스(112)에 전기적으로 접속될 수 있다. 다르게 말하자면, 제1 전도체 그룹(140) 중의 적어도 하나는 제1 상호접속 구조물(120)에서 하나의 대응하는 제1 션트 트렌이스(ST1)를 통해 제1 반도체 디바이스(112) 중의 하나에 전기적으로 접속될 수 있다. 제1 션트 트렌이스(ST1)의 수는 제1 전도체 그룹(140)의 수와 동일할 수 있다. 일부 실시예에서, 제1 상호접속 구조물(120)은 유전체간 층(122) 및 상호접속 금속 층(124)을 포함할 수 있다. 상호접속 금속 층(124)은 제1 전도체 그룹(140)과 제1 반도체 디바이스(112) 사이에 전기적으로 접속된다. 제1 상호접속 구조물(120)에서의 제1 션트 트레이스(ST1)는 상호접속 금속 층(124)의 일부에 의해 형성될 수 있다. 마찬가지로, 제2 전도체 그룹(240)은 제2 상호접속 구조물(220)에서 제2 션트 트렌이스(ST2)를 통해 제2 반도체 디바이스(212)에 전기적으로 접속될 수 있다. 다르게 말하자면, 제2 전도체 그룹(240) 중의 적어도 하나는 제2 상호접속 구조물(220)에서 하나의 대응하는 제2 션트 트렌이스(ST2)를 통해 제2 반도체 디바이스(212) 중의 하나에 전기적으로 접속될 수 있다. 제2 션트 트렌이스(ST2)의 수는 제2 전도체 그룹(240)의 수와 동일할 수 있다. 일부 실시예에서, 제2 상호접속 구조물(220)은 유전체간 층(222) 및 상호접속 금속 층(224)을 포함할 수 있다. 상호접속 금속 층(224)은 제2 전도체 그룹(240)과 제2 반도체 디바이스(212) 사이에 전기적으로 접속된다. 제2 상호접속 구조물(220)에서의 제2 션트 트레이스(ST2)는 상호접속 금속 층(224)의 일부에 의해 형성될 수 있다. 다르게 말하자면, 제1 전도체(142) 및 제2 전도체(242)가 상호접속 금속 층(124)의 최상부 금속 패턴과 상호접속 금속 층(224)의 최상부 금속 패턴 사이에 위치되며, 그 뿐만 아니라, 상호접속 금속 층(124 및 224)의 일부가 상호접속 금속 층(124)의 최상부 금속 패턴과 상호접속 금속 층(224)의 최상부 금속 패턴 사이에 개재된다.
도 13 내지 도 18은 본 개시의 다양한 실시예에 따른 하이브리드 본딩된 구조물을 예시한 단면도들이다.
도 13을 참조하면, 도 13에 예시된 제1 상호접속 구조물(120) 및 제2 상호접속 구조물(220)은, 아이솔레이션(isolation) 부분(128A) 및 아이솔레이션 부분(128B)을 각각 포함하는 복수의 아이솔레이션 구조물이 제1 상호접속 구조물(120)에 더 포함된다는 것을 제외하고는, 도 11 및 도 12에 예시된 바와 유사하다. 아이솔레이션 구조물의 아이솔레이션 부분(128A)은 제1 전도체(142)로부터 전기적으로 절연되고, 제1 전도체(142)의 각각은 아이솔레이션 부분(128A)의 하나에 의해 둘러싸인다. 또한, 아이솔레이션 구조물의 복수의 아이솔레이션 부분(128B)은 제2 전도체(242)로부터 전기적으로 절연되고, 제2 전도체(242)의 각각은 아이솔레이션 부분(128B)의 하나에 의해 둘러싸인다. 아이솔레이션 부분(128A)은 제1 유전체 층(130)에 매립되고 아이솔레이션 부분(128B)은 제2 유전체 층(230)에 매립된다. 아이솔레이션 부분(128A)은 전기적으로 플로팅되고 서로 분리되며, 아이솔레이션 부분(128B)은 전기적으로 플로팅되고 서로 분리된다. 도 13에 도시된 바와 같이, 아이솔레이션 부분(128A)의 각각은 각각 아이솔레이션 부분(128B)의 하나와 하이브리드 본딩된다. 일부 실시예에서, 아이솔레이션 부분(128A) 및 제1 전도체(142)는 동일 프로세스에 의해 형성될 수 있고 동일 재료로 제조될 수 있으며, 아이솔레이션 부분(128B) 및 제2 전도체(242)는 동일 프로세스에 의해 형성될 수 있고 동일 재료로 제조될 수 있다. 예를 들어, 아이솔레이션 부분(128A), 제1 전도체(142), 아이솔레이션 부분(128B) 및 제2 전도체(242)는 구리 또는 다른 적합한 금속성 재료와 같은 동일 재료에 의해 형성될 수 있다.
제1 전도체(142) 및 아이솔레이션 부분(128A)은 퇴적 다음에 화학 기계적 연마(CMP)에 의해 형성될 수 있다. 마찬가지로, 제2 전도체(242) 및 아이솔레이션 부분(128B)은 또다른 퇴적 다음에 화학 기계적 연마(CMP)에 의해 형성될 수 있다. 제1 전도체(142), 아이솔레이션 부분(128B), 제2 전도체(242) 및 아이솔레이션 부분(128B)은 부식 및/또는 디싱 문제가 최소화될 수 있도록 전도체 밀도를 조정하는 데에 도움이 된다. 또한, 전기적 플로팅된 아이솔레이션 부분(128A 및 128B)은 제1 전도체(142) 및 제2 전도체(242)의 확산 문제로부터 초래되는 개방/단락 회로 문제를 저지할 수 있다.
도 14를 참조하면, 도 14에 예시된 제1 상호접속 구조물(120) 및 제2 상호접속 구조물(220)은, (도 13에 도시된 바와 같은)제1 상호접속 구조물(120)에서의 아이솔레이션 부분(128A)이 생략된다는 것을 제외하고는, 도 13에 예시된 바와 유사하다. 일부 실시예에서, 아이솔레이션 부분(128B) 및 제2 전도체(242)는 동일 프로세스에 의해 형성될 수 있고 동일 재료로 제조될 수 있다. 예를 들어, 아이솔레이션 부분(128B), 제1 전도체(142), 및 제2 전도체(242)는 구리 또는 다른 적합한 금속성 재료와 같은 동일 재료에 의해 형성될 수 있다.
도 15를 참조하면, 도 15에 예시된 제1 상호접속 구조물(120) 및 제2 상호접속 구조물(220)은, (도 13에 도시된 바와 같은)제2 상호접속 구조물(220)에서의 아이솔레이션 부분(128B)이 생략된다는 것을 제외하고는, 도 13에 예시된 바와 유사하다. 일부 실시예에서, 아이솔레이션 부분(128A) 및 제1 전도체(142)는 동일 프로세스에 의해 형성될 수 있고 동일 재료로 제조될 수 있다. 예를 들어, 아이솔레이션 부분(128A), 제1 전도체(142), 및 제2 전도체(242)는 구리 또는 다른 적합한 금속성 재료와 같은 동일 재료에 의해 형성될 수 있다.
도 16 내지 도 18을 참조하면, 도 16, 도 17 및 도 18에 예시된 제1 상호접속 구조물(120) 및 제2 상호접속 구조물(220)은, 제1 션트 트레이스(ST1) 및 제2 션트 트레이스(ST2)가 제1 상호접속 구조물(120) 및 제2 상호접속 구조물(220)에 없다는 것을 제외하고는, 도 13, 도 14 및 도 15에 예시된 바와 유사하다. 다르게 말하자면, 션트 트레이스 설계는 아이솔레이션 구조물과 결합되는 것이 필수인 것은 아니다.
도 19 내지 도 28은 본 개시의 다양한 실시예에 따라 제1 집적 회로 컴포넌트 및/또는 제2 집적 회로 컴포넌트의 하나의 전도체 그룹을 각각 예시한 평면도들이다.
도 19 내지 도 22를 참조하면, 하나의 전도체 그룸(140/240)에서, 하나의 상호접속 금속 층(124/224)에 의해 서로 전기적으로 접속된 복수의(예컨대, 2, 3 또는 4개의 제1) 전도체(142/242)가 포함될 수 있다. 제1 전도체(142/242)의 각각의 하나는 하나의 아이솔레이션 부분(128A 및/또는 128B)에 의해 둘러싸일 수 있다. 이 실시예에서, 아이솔레이션 부분(128A 또는 128B)은 직사각형 링일 수 있다. 하나의 전도체 그룹(140/240)에 속하는 전도체(142/242)는 행 방향, 열 방향을 따라 배열되거나 어레이로 배열될 수 있다.
일부 대안의 실시예에서, 도 23 및 도 24에 도시된 바와 같이, 하나의 상호접속 금속 층(124/224)에 의해 서로 전기적으로 접속된 전도체(142/242)는 원형 형상으로 이루어질 수 있고, 아이솔레이션 부분(128A 또는 128B)은 예를 들어 원형 링일 수 있다. 일부 대안의 실시예에서, 도 25 및 도 26에 도시된 바와 같이, 하나의 상호접속 금속 층(124/224)에 의해 서로 전기적으로 접속된 전도체(142/242)는 직사각형 형상으로 이루어질 수 있고, 아이솔레이션 부분(128A 또는 128B)은 예를 들어 전도체(142/242)를 둘러싸도록 배열된 복수의 분리된 아이솔레이션 스트라이프를 포함할 수 있다. 일부 다른 실시예에서, 도 27 및 도 28에 도시된 바와 같이, 하나의 상호접속 금속 층(124/224)에 의해 서로 전기적으로 접속된 전도체(142/242)는 직사각형 형상으로 이루어질 수 있고, 아이솔레이션 부분(128A 또는 128B)은 예를 들어 육각형 형상으로 이루어질 수 있다.
본 개시의 일부 실시예에 따르면, 다음 단계들을 포함하는 하이브리드 본딩된 구조물을 제조하는 방법이 제공된다. 제1 집적 회로 컴포넌트 및 제2 집적 회로 컴포넌트가 제공된다. 제1 집적 회로 컴포넌트는 복수의 제1 반도체 디바이스를 그 안에 갖는 제1 반도체 기판, 제1 반도체 기판 상에 배치된 제1 상호접속 구조물, 제1 상호접속 구조물을 덮는 제1 유전체 층 및 적어도 하나의 제1 전도체 그룹을 포함한다. 적어도 하나의 제1 전도체 그룹은 제1 상호접속 구조물을 통해 서로 전기적으로 접속된 복수의 제1 전도체를 포함한다. 제2 집적 회로 컴포넌트는 복수의 제2 반도체 디바이스를 그 안에 갖는 제2 반도체 기판, 제2 반도체 기판 상에 배치된 제2 상호접속 구조물, 제2 상호접속 구조물을 덮는 제2 유전체 층 및 적어도 하나의 제2 전도체 그룹을 포함한다. 적어도 하나의 제2 전도체 그룹은 제2 상호접속 구조물을 통해 서로 전기적으로 접속된 복수의 제2 전도체를 포함한다. 제1 유전체 층이 제2 유전체 층에 본딩되고 복수의 제1 전도체가 복수의 제2 전도체에 본딩되도록, 제1 집적 회로 컴포넌트와 제2 집적 회로 컴포넌트를 본딩하기 위한 하이브리드 본딩 프로세스가 수행된다.
본 개시의 일부 실시예에 따르면, 다음 단계들을 포함하는 하이브리드 본딩된 구조물을 제조하는 방법이 제공된다. 제1 집적 회로 컴포넌트 및 제2 집적 회로 컴포넌트가 제공된다. 제1 집적 회로 컴포넌트는 제1 반도체 기판, 제1 상호접속 구조물, 제1 유전체 층 및 복수의 제1 전도체 그룹을 포함한다. 제1 반도체 기판은 그 안에 복수의 제1 반도체 디바이스를 포함한다. 제1 상호접속 구조물은 제1 기판 상에 배치되고 제1 반도체 디바이스에 전기적으로 접속된다. 제1 유전체 층은 제1 상호접속 구조물을 덮는다. 복수의 제1 전도체 그룹은 제1 유전체 층에 매립되며, 제1 상호접속 구조물을 통해 제1 반도체 디바이스에 전기적으로 접속된다. 복수의 제1 전도체 그룹 중의 적어도 하나의 제1 전도체 그룹은 서로 전기적으로 접속된 복수의 제1 전도체를 포함한다. 제2 집적 회로 컴포넌트는 제2 반도체 기판, 제2 상호접속 구조물, 제2 유전체 층 및 복수의 제2 전도체 그룹을 포함한다. 제2 반도체 기판은 그 안에 복수의 제2 반도체 디바이스를 포함한다. 제2 상호접속 구조물은 제2 기판 상에 배치되고 제2 반도체 디바이스에 전기적으로 접속된다. 제2 유전체 층은 제2 상호접속 구조물을 덮는다. 복수의 제2 전도체 그룹은 제2 유전체 층에 매립되며, 제2 상호접속 구조물을 통해 제2 반도체 디바이스에 전기적으로 접속된다. 복수의 제2 전도체 그룹 중의 적어도 하나의 제2 전도체 그룹은 서로 전기적으로 접속된 복수의 제2 전도체를 포함한다. 제1 유전체 층이 제2 유전체 층에 본딩되고 적어도 하나의 제1 전도체 그룹이 적어도 하나의 제2 전도체 그룹에 전기적으로 접속되되도록, 제1 집적 회로 컴포넌트와 제2 집적 회로 컴포넌트를 본딩하기 위한 하이브리드 본딩 프로세스가 수행되며, 적어도 하나의 제1 전도체 그룹, 적어도 하나의 제2 전도체 그룹, 제1 상호접속 구조물 및 제2 상호접속 구조물에 의해 션트 경로가 제공된다.
본 개시의 일부 실시예에 따르면, 제1 집적 회로 칩 및 제2 집적 회로 칩을 포함하는 하이브리드 본딩된 구조물이 제공된다. 제1 집적 회로 칩은 제1 유전체 층, 복수의 제1 전도체 및 복수의 아이솔레이션 구조물을 포함한다. 복수의 제1 전도체 및 복수의 아이솔레이션 구조물은 제1 유전체 층에 매립된다. 복수의 아이솔레이션 구조물은 복수의 제1 전도체로부터 전기적으로 절연되며 복수의 제1 전도체를 둘러싼다. 제2 집적 회로 칩은 제2 유전체 층 및 복수의 제2 전도체를 포함한다. 복수의 제2 전도체는 제2 유전체 층에 매립된다. 제1 유전체 층은 제2 유전체 층에 본딩되고 복수의 제1 전도체는 복수의 제2 전도체에 본딩된다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 하이브리드 본딩된 구조물을 제조하는 방법에 있어서,
복수의 제1 반도체 디바이스를 그 안에 갖는 제1 반도체 기판, 상기 제1 반도체 기판 상에 배치된 제1 상호접속 구조물, 상기 제1 상호접속 구조물을 덮는 제1 유전체 층 및 적어도 하나의 제1 전도체 그룹을 포함하는 제1 집적 회로 컴포넌트를 제공하는 단계로서, 상기 적어도 하나의 제1 전도체 그룹은 상기 제1 상호접속 구조물을 통해 서로 전기적으로 접속된 복수의 제1 전도체를 포함하는 것인, 상기 제1 집적 회로 컴포넌트를 제공하는 단계;
복수의 제2 반도체 디바이스를 그 안에 갖는 제2 반도체 기판, 상기 제2 반도체 기판 상에 배치된 제2 상호접속 구조물, 상기 제2 상호접속 구조물을 덮는 제2 유전체 층 및 적어도 하나의 제2 전도체 그룹을 포함하는 제2 집적 회로 컴포넌트를 제공하는 단계로서, 상기 적어도 하나의 제2 전도체 그룹은 상기 제2 상호접속 구조물을 통해 서로 전기적으로 접속된 복수의 제2 전도체를 포함하는 것인, 상기 제2 집적 회로 컴포넌트를 제공하는 단계; 및
상기 제1 유전체 층이 상기 제2 유전체 층에 본딩되고 상기 복수의 제1 전도체가 상기 복수의 제2 전도체에 본딩되도록, 상기 제1 집적 회로 컴포넌트와 상기 제2 집적 회로 컴포넌트를 본딩하기 위한 하이브리드 본딩 프로세스를 수행하는 단계
를 포함하는, 하이브리드 본딩된 구조물을 제조하는 방법.
실시예 2. 실시예 1에 있어서, 상기 하이브리드 본딩 프로세스는,
상기 제1 유전체 층과 상기 제2 유전체 층 간의 유전체 본딩을 위한 트리트먼트를 수행하는 단계; 및
상기 복수의 제1 전도체와 상기 복수의 제2 전도체 간의 전도체 본딩을 위한 열 어닐링을 수행하는 단계
를 포함하는 것인, 하이브리드 본딩된 구조물을 제조하는 방법.
실시예 3. 실시예 1에 있어서, 상기 전도체 본딩을 위한 열 어닐링의 프로세스 온도는 상기 유전체 본딩을 위한 트리트먼트의 프로세스 온도보다 더 높은 것인, 하이브리드 본딩된 구조물을 제조하는 방법.
실시예 4. 실시예 1에 있어서, 상기 제1 유전체 층과 상기 제2 유전체 층의 유전체 본딩을 위한 트리트먼트는 약 100 ℃ 내지 약 150 ℃ 범위의 온도에서 수행되는 것인, 하이브리드 본딩된 구조물을 제조하는 방법.
실시예 5. 실시예 1에 있어서, 상기 전도체 본딩을 위한 열 어닐링은 약 300 ℃ 내지 약 400 ℃ 범위의 온도에서 수행되는 것인, 하이브리드 본딩된 구조물을 제조하는 방법.
실시예 6. 실시예 1에 있어서, 상기 복수의 제1 전도체와 상기 복수의 제2 전도체 간의 전도체 본딩은 비아-비아 본딩, 패드-패드 본딩 또는 비아-패드 본딩을 포함하는 것인, 하이브리드 본딩된 구조물을 제조하는 방법.
실시예 7. 실시예 1에 있어서,
복수의 개별화된(singulated) 하이브리드 본딩된 구조물을 형성하도록 서로 하이브리드 본딩된 상기 제1 집적 회로 컴포넌트와 상기 제2 집적 회로 컴포넌트를 개별화하는 단계
를 더 포함하는, 하이브리드 본딩된 구조물을 제조하는 방법.
실시예 8. 하이브리드 본딩된 구조물을 제조하는 방법에 있어서,
제1 반도체 기판, 제1 상호접속 구조물, 제1 유전체 층 및 복수의 제1 전도체 그룹을 포함하는 제1 집적 회로 컴포넌트를 제공하는 단계로서, 상기 제1 반도체 기판은 그 안에 복수의 제1 반도체 디바이스를 포함하고, 상기 제1 상호접속 구조물은 상기 제1 기판 상에 배치되며 상기 제1 반도체 디바이스에 전기적으로 접속되고, 상기 제1 유전체 층은 상기 제1 상호접속 구조물을 덮고, 상기 복수의 제1 전도체 그룹은 상기 제1 유전체 층에 매립되며 상기 제1 상호접속 구조물을 통해 상기 제1 반도체 디바이스에 전기적으로 접속되고, 상기 복수의 제1 전도체 그룹 중의 적어도 하나의 제1 전도체 그룹은 서로 전기적으로 접속된 복수의 제1 전도체를 포함하는 것인, 상기 제1 집적 회로 컴포넌트를 제공하는 단계;
제2 반도체 기판, 제2 상호접속 구조물, 제2 유전체 층 및 복수의 제2 전도체 그룹을 포함하는 제2 집적 회로 컴포넌트를 제공하는 단계로서, 상기 제2 반도체 기판은 그 안에 복수의 제2 반도체 디바이스를 포함하고, 상기 제2 상호접속 구조물은 상기 제2 기판 상에 배치되며 상기 제2 반도체 디바이스에 전기적으로 접속되고, 상기 제2 유전체 층은 상기 제2 상호접속 구조물을 덮고, 상기 복수의 제2 전도체 그룹은 상기 제2 유전체 층에 매립되며 상기 제2 상호접속 구조물을 통해 상기 제2 반도체 디바이스에 전기적으로 접속되고, 상기 복수의 제2 전도체 그룹 중의 적어도 하나의 제2 전도체 그룹은 서로 전기적으로 접속된 복수의 제2 전도체를 포함하는 것인, 상기 제2 집적 회로 컴포넌트를 제공하는 단계; 및
상기 제1 유전체 층이 상기 제2 유전체 층에 본딩되고 상기 적어도 하나의 제1 전도체 그룹이 상기 적어도 하나의 제2 전도체 그룹에 전기적으로 접속되도록, 상기 제1 집적 회로 컴포넌트와 상기 제2 집적 회로 컴포넌트를 본딩하기 위한 하이브리드 본딩 프로세스를 수행하는 단계를 포함하고,
상기 적어도 하나의 제1 전도체 그룹, 상기 적어도 하나의 제2 전도체 그룹, 상기 제1 상호접속 구조물 및 상기 제2 상호접속 구조물에 의해 션트 경로가 제공되는 것인, 하이브리드 본딩된 구조물을 제조하는 방법.
실시예 9. 실시예 8에 있어서, 상기 하이브리드 본딩 프로세스는,
상기 제1 유전체 층과 상기 제2 유전체 층 간의 유전체 본딩을 위한 트리트먼트를 수행하는 단계; 및
상기 복수의 제1 전도체와 상기 복수의 제2 전도체 간의 전도체 본딩을 위한 열 어닐링을 수행하는 단계
를 포함하는 것인, 하이브리드 본딩된 구조물을 제조하는 방법.
실시예 10. 실시예 8에 있어서, 상기 전도체 본딩을 위한 열 어닐링의 프로세스 온도는 상기 유전체 본딩을 위한 트리트먼트의 프로세스 온도보다 더 높은 것인, 하이브리드 본딩된 구조물을 제조하는 방법.
실시예 11. 실시예 8에 있어서, 상기 제1 유전체 층과 상기 제2 유전체 층의 유전체 본딩을 위한 트리트먼트는 약 100 ℃ 내지 약 150 ℃ 범위의 온도에서 수행되는 것인, 하이브리드 본딩된 구조물을 제조하는 방법.
실시예 12. 실시예 8에 있어서, 상기 전도체 본딩을 위한 열 어닐링은 약 300 ℃ 내지 약 400 ℃ 범위의 온도에서 수행되는 것인, 하이브리드 본딩된 구조물을 제조하는 방법.
실시예 13. 실시예 8에 있어서, 상기 복수의 제1 전도체와 상기 복수의 제2 전도체 간의 전도체 본딩은 비아-비아 본딩, 패드-패드 본딩 또는 비아-패드 본딩을 포함하는 것인, 하이브리드 본딩된 구조물을 제조하는 방법.
실시예 14. 실시예 8에 있어서,
복수의 개별화된 하이브리드 본딩된 구조물을 형성하도록 서로 하이브리드 본딩된 상기 제1 집적 회로 컴포넌트와 상기 제2 집적 회로 컴포넌트를 개별화하는 단계
를 더 포함하는, 하이브리드 본딩된 구조물을 제조하는 방법.
실시예 15. 하이브리드 본딩된 구조물에 있어서,
복수의 제1 반도체 디바이스를 그 안에 갖는 제1 반도체 기판, 상기 제1 반도체 기판 상에 배치된 제1 상호접속 구조물, 상기 제1 상호접속 구조물을 덮는 제1 유전체 층 및 적어도 하나의 제1 전도체 그룹을 포함하는 제1 집적 회로 칩으로서, 상기 적어도 하나의 제1 전도체 그룹은 상기 제1 상호접속 구조물을 통해 서로 전기적으로 접속된 복수의 제1 전도체를 포함하는 것인, 상기 제1 집적 회로 칩; 및
복수의 제2 반도체 디바이스를 그 안에 갖는 제2 반도체 기판, 상기 제2 반도체 기판 상에 배치된 제2 상호접속 구조물, 상기 제2 상호접속 구조물을 덮는 제2 유전체 층 및 적어도 하나의 제2 전도체 그룹을 포함하는 제2 집적 회로 칩으로서, 상기 적어도 하나의 제2 전도체 그룹은 상기 제2 상호접속 구조물을 통해 서로 전기적으로 접속된 복수의 제2 전도체를 포함하는 것인, 상기 제2 집적 회로 칩을 포함하고,
상기 제1 유전체 층은 상기 제2 유전체 층에 본딩되고 상기 복수의 제1 전도체는 상기 복수의 제2 전도체에 본딩되는 것인, 하이브리드 본딩된 구조물.
실시예 16. 실시예 15에 있어서, 상기 제1 전도체는 전도성 비아 및/또는 전도성 패드를 포함하는 것인, 하이브리드 본딩된 구조물.
실시예 17. 실시예 15에 있어서, 상기 적어도 하나의 제1 전도체 그룹은 상기 제1 상호접속 구조물에서의 제1 션트 트레이스(shunt traces)를 통해 상기 복수의 제1 반도체 디바이스 중의 하나에 전기적으로 접속되고, 상기 적어도 하나의 제2 전도체 그룹은 상기 제2 상호접속 구조물에서의 제2 션트 트레이스를 통해 상기 복수의 제2 반도체 디바이스 중의 하나에 전기적으로 접속되며, 그리하여 상기 제1 션트 트레이스, 상기 제2 션트 트레이스, 상기 복수의 제1 전도체 및 상기 복수의 제2 전도체는 상기 제1 집적 회로 칩 및 상기 제2 집적 회로 칩에서 션트 경로를 제공하는 것인, 하이브리드 본딩된 구조물.
실시예 18. 실시예 15에 있어서, 상기 복수의 제1 전도체로부터 전기적으로 절연되며 상기 복수의 제1 전도체를 둘러싸는 복수의 아이솔레이션 구조물을 더 포함하는, 하이브리드 본딩된 구조물.
실시예 19. 실시예 18에 있어서, 상기 복수의 아이솔레이션 구조물은 전기적으로 플로팅되며 서로 분리되어 있는 것인, 하이브리드 본딩된 구조물.
실시예 20. 실시예 15에 있어서, 상기 제1 집적 회로 칩은 감광 칩이고, 상기 제2 집적 회로 칩은 로직 집적 회로 칩인 것인, 하이브리드 본딩된 구조물.

Claims (9)

  1. 하이브리드 본딩된 구조물을 제조하는 방법에 있어서,
    복수의 제1 반도체 디바이스를 그 안에 갖는 제1 반도체 기판, 상기 제1 반도체 기판 상에 배치된 제1 상호접속 구조물, 상기 제1 상호접속 구조물을 덮는 제1 유전체 층, 및 적어도 하나의 제1 전도체 그룹을 포함하는 제1 집적 회로 컴포넌트를 제공하는 단계 - 상기 적어도 하나의 제1 전도체 그룹은 상기 제1 유전체 층으로부터 노출된 복수의 제1 전도체를 포함하고, 상기 적어도 하나의 제1 전도체 그룹의 상기 복수의 제1 전도체는 상기 제1 상호접속 구조물을 통해 서로 전기적으로 접속되며, 상기 복수의 제1 전도체의 상부 표면은 상기 제1 유전체 층의 상부 표면과 수평을 이룸 - ;
    복수의 제2 반도체 디바이스를 그 안에 갖는 제2 반도체 기판, 상기 제2 반도체 기판 상에 배치된 제2 상호접속 구조물, 상기 제2 상호접속 구조물을 덮는 제2 유전체 층, 및 적어도 하나의 제2 전도체 그룹을 포함하는 제2 집적 회로 컴포넌트를 제공하는 단계 - 상기 적어도 하나의 제2 전도체 그룹은 상기 제2 유전체 층으로부터 노출된 복수의 제2 전도체를 포함하고, 상기 적어도 하나의 제2 전도체 그룹의 상기 복수의 제2 전도체는 상기 제2 상호접속 구조물을 통해 서로 전기적으로 접속되며, 상기 복수의 제2 전도체의 상부 표면은 상기 제2 유전체 층의 상부 표면과 수평을 이룸 - ; 및
    상기 제1 유전체 층이 상기 제2 유전체 층에 본딩되고 상기 복수의 제1 전도체가 상기 복수의 제2 전도체에 본딩되도록, 상기 제1 집적 회로 컴포넌트와 상기 제2 집적 회로 컴포넌트를 본딩하기 위한 하이브리드 본딩 프로세스를 수행하는 단계
    를 포함하고,
    상기 제1 집적 회로 컴포넌트는 상기 복수의 제1 전도체로부터 전기적으로 절연되는 복수의 제1 아이솔레이션 구조물을 포함하고, 상기 제2 집적 회로 컴포넌트는 상기 복수의 제2 전도체로부터 전기적으로 절연되는 복수의 제2 아이솔레이션 구조물을 포함하고,
    상기 복수의 제1 전도체 각각은 상기 복수의 제1 아이솔레이션 구조물 중 하나의 구조물에 의해 둘러싸이며, 상기 복수의 제2 전도체 각각은 상기 복수의 제2 아이솔레이션 구조물 중 하나의 구조물에 의해 둘러싸이며, 상기 복수의 제1 아이솔레이션 구조물 각각은 상기 복수의 제2 아이솔레이션 구조물 중 하나의 구조물에 본딩되고,
    상기 복수의 제1 아이솔레이션 구조물 및 상기 복수의 제2 아이솔레이션 구조물 각각은 복수의 분리된 아이솔레이션 스트라이프를 포함하는 것인, 하이브리드 본딩된 구조물을 제조하는 방법.
  2. 청구항 1에 있어서, 상기 하이브리드 본딩 프로세스는,
    상기 제1 유전체 층과 상기 제2 유전체 층 간의 유전체 본딩을 위한 트리트먼트를 수행하는 단계; 및
    상기 복수의 제1 전도체와 상기 복수의 제2 전도체 간의 전도체 본딩을 위한 열 어닐링을 수행하는 단계
    를 포함하는 것인, 하이브리드 본딩된 구조물을 제조하는 방법.
  3. 청구항 1에 있어서, 전도체 본딩을 위한 열 어닐링의 프로세스 온도는 유전체 본딩을 위한 트리트먼트의 프로세스 온도보다 더 높은 것인, 하이브리드 본딩된 구조물을 제조하는 방법.
  4. 청구항 1에 있어서, 상기 제1 유전체 층과 상기 제2 유전체 층을 유전체 본딩하기 위한 트리트먼트는 100 ℃ 내지 150 ℃ 범위의 온도에서 수행되는 것인, 하이브리드 본딩된 구조물을 제조하는 방법.
  5. 청구항 1에 있어서, 전도체 본딩을 위한 열 어닐링은 300 ℃ 내지 400 ℃ 범위의 온도에서 수행되는 것인, 하이브리드 본딩된 구조물을 제조하는 방법.
  6. 청구항 1에 있어서, 상기 복수의 제1 전도체와 상기 복수의 제2 전도체 간의 전도체 본딩은 비아-비아 본딩, 패드-패드 본딩, 또는 비아-패드 본딩을 포함하는 것인, 하이브리드 본딩된 구조물을 제조하는 방법.
  7. 청구항 1에 있어서,
    복수의 개별화된(singulated) 하이브리드 본딩된 구조물을 형성하도록 서로 하이브리드 본딩된 상기 제1 집적 회로 컴포넌트와 상기 제2 집적 회로 컴포넌트를 개별화하는 단계
    를 더 포함하는, 하이브리드 본딩된 구조물을 제조하는 방법.
  8. 하이브리드 본딩된 구조물을 제조하는 방법에 있어서,
    제1 반도체 기판, 제1 상호접속 구조물, 제1 유전체 층, 및 복수의 제1 전도체 그룹을 포함하는 제1 집적 회로 컴포넌트를 제공하는 단계 - 상기 제1 반도체 기판은 그 안에 복수의 제1 반도체 디바이스를 포함하고, 상기 제1 상호접속 구조물은 상기 제1 반도체 기판 상에 배치되며 상기 제1 반도체 디바이스에 전기적으로 접속되고, 상기 제1 유전체 층은 상기 제1 상호접속 구조물을 덮고, 상기 복수의 제1 전도체 그룹은 상기 제1 유전체 층에 매립되며 상기 제1 상호접속 구조물을 통해 상기 제1 반도체 디바이스에 전기적으로 접속되고, 상기 복수의 제1 전도체 그룹 중의 적어도 하나의 제1 전도체 그룹은 상기 제1 유전체 층으로부터 노출된 복수의 제1 전도체를 포함하고, 상기 적어도 하나의 제1 전도체 그룹의 상기 복수의 제1 전도체는 서로 전기적으로 접속되며, 상기 복수의 제1 전도체의 상부 표면은 상기 제1 유전체 층의 상부 표면과 수평을 이룸 - ;
    제2 반도체 기판, 제2 상호접속 구조물, 제2 유전체 층, 및 복수의 제2 전도체 그룹을 포함하는 제2 집적 회로 컴포넌트를 제공하는 단계 - 상기 제2 반도체 기판은 그 안에 복수의 제2 반도체 디바이스를 포함하고, 상기 제2 상호접속 구조물은 상기 제2 반도체 기판 상에 배치되며 상기 제2 반도체 디바이스에 전기적으로 접속되고, 상기 제2 유전체 층은 상기 제2 상호접속 구조물을 덮고, 상기 복수의 제2 전도체 그룹은 상기 제2 유전체 층에 매립되며 상기 제2 상호접속 구조물을 통해 상기 제2 반도체 디바이스에 전기적으로 접속되고, 상기 복수의 제2 전도체 그룹 중의 적어도 하나의 제2 전도체 그룹은 상기 제2 유전체 층으로부터 노출된 복수의 제2 전도체를 포함하고, 상기 적어도 하나의 제2 전도체 그룹의 상기 복수의 제2 전도체는 서로 전기적으로 접속되며, 상기 복수의 제2 전도체의 상부 표면은 상기 제2 유전체 층의 상부 표면과 수평을 이룸 - ; 및
    상기 제1 유전체 층이 상기 제2 유전체 층에 본딩되고 상기 적어도 하나의 제1 전도체 그룹이 상기 적어도 하나의 제2 전도체 그룹에 전기적으로 접속되도록, 상기 제1 집적 회로 컴포넌트와 상기 제2 집적 회로 컴포넌트를 본딩하기 위한 하이브리드 본딩 프로세스를 수행하는 단계 - 상기 적어도 하나의 제1 전도체 그룹, 상기 적어도 하나의 제2 전도체 그룹, 상기 제1 상호접속 구조물, 및 상기 제2 상호접속 구조물에 의해 션트 경로가 제공됨 -
    를 포함하고,
    상기 제1 집적 회로 컴포넌트는 상기 복수의 제1 전도체로부터 전기적으로 절연되는 복수의 제1 아이솔레이션 구조물을 포함하고, 상기 제2 집적 회로 컴포넌트는 상기 복수의 제2 전도체로부터 전기적으로 절연되는 복수의 제2 아이솔레이션 구조물을 포함하고,
    상기 복수의 제1 전도체 각각은 상기 복수의 제1 아이솔레이션 구조물 중 하나의 구조물에 의해 둘러싸이며, 상기 복수의 제2 전도체 각각은 상기 복수의 제2 아이솔레이션 구조물 중 하나의 구조물에 의해 둘러싸이며, 상기 복수의 제1 아이솔레이션 구조물 각각은 상기 복수의 제2 아이솔레이션 구조물 중 하나의 구조물에 본딩되고,
    상기 복수의 제1 아이솔레이션 구조물 및 상기 복수의 제2 아이솔레이션 구조물 각각은 복수의 분리된 아이솔레이션 스트라이프를 포함하는 것인, 하이브리드 본딩된 구조물을 제조하는 방법.
  9. 하이브리드 본딩된 구조물에 있어서,
    복수의 제1 반도체 디바이스를 그 안에 갖는 제1 반도체 기판, 상기 제1 반도체 기판 상에 배치된 제1 상호접속 구조물, 상기 제1 상호접속 구조물을 덮는 제1 유전체 층, 및 적어도 하나의 제1 전도체 그룹을 포함하는 제1 집적 회로 칩 - 상기 적어도 하나의 제1 전도체 그룹은 상기 제1 유전체 층으로부터 노출된 복수의 제1 전도체를 포함하고, 상기 적어도 하나의 제1 전도체 그룹의 상기 복수의 제1 전도체는 상기 제1 상호접속 구조물을 통해 서로 전기적으로 접속되며, 상기 복수의 제1 전도체의 상부 표면은 상기 제1 유전체 층의 상부 표면과 수평을 이룸 - ;
    복수의 제2 반도체 디바이스를 그 안에 갖는 제2 반도체 기판, 상기 제2 반도체 기판 상에 배치된 제2 상호접속 구조물, 상기 제2 상호접속 구조물을 덮는 제2 유전체 층, 및 적어도 하나의 제2 전도체 그룹을 포함하는 제2 집적 회로 칩 - 상기 적어도 하나의 제2 전도체 그룹은 상기 제2 유전체 층으로부터 노출된 복수의 제2 전도체를 포함하고, 상기 적어도 하나의 제2 전도체 그룹의 상기 복수의 제2 전도체는 상기 제2 상호접속 구조물을 통해 서로 전기적으로 접속되며, 상기 복수의 제2 전도체의 상부 표면은 상기 제2 유전체 층의 상부 표면과 수평을 이루고, 상기 제1 유전체 층은 상기 제2 유전체 층에 본딩되고 상기 복수의 제1 전도체는 상기 복수의 제2 전도체에 본딩됨 - ;
    상기 복수의 제1 전도체로부터 전기적으로 절연되는 복수의 제1 아이솔레이션 구조물; 및
    상기 복수의 제2 전도체로부터 전기적으로 절연되는 복수의 제2 아이솔레이션 구조물
    을 포함하고,
    상기 복수의 제1 전도체 각각은 상기 복수의 제1 아이솔레이션 구조물 중 하나의 구조물에 의해 둘러싸이며, 상기 복수의 제2 전도체 각각은 상기 복수의 제2 아이솔레이션 구조물 중 하나의 구조물에 의해 둘러싸이며, 상기 복수의 제1 아이솔레이션 구조물 각각은 상기 복수의 제2 아이솔레이션 구조물 중 하나의 구조물에 본딩되고,
    상기 복수의 제1 아이솔레이션 구조물 및 상기 복수의 제2 아이솔레이션 구조물 각각은 복수의 분리된 아이솔레이션 스트라이프를 포함하는 것인, 하이브리드 본딩된 구조물.
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