DE102019117352B4 - Padstruktur zur verbesserten bondfähigkeit - Google Patents

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    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
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    • H01L2224/0918—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/09181—On opposite sides of the body
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16111—Disposition the bump connector being disposed in a recess of the surface
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48229—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad protruding from the surface of the item
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
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    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
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    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
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    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
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    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
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    • H01L2924/35121—Peeling or delaminating

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Abstract

Integrierter Chip, aufweisend:ein Substrat (106);eine Verbindungsstruktur (108, 308), die an das Substrat (106) angrenzt, wobei die Verbindungsstruktur (108, 308) eine Mehrzahl von Drähten (112, 312, 312c) und eine Mehrzahl von Durchkontaktierungen (114, 314, 506, 506a, 506b) umfasst, und wobei die Drähte (112, 312, 312c) und die Durchkontaktierungen (114, 314, 506, 506a, 506b) abwechselnd gestapelt sind;ein Pad (116) in der Verbindungsstruktur (108, 308), wobei die Drähte (112, 312, 312c) und die Durchkontaktierungen (114, 314, 506, 506a, 506b) zwischen dem Pad (116) und dem Substrat (106) sind;eine leitfähige Struktur, die sich durch das Substrat (106) zu dem Pad (116) erstreckt; undwobei die Drähte (112, 312, 3120) und die Durchkontaktierungen (114, 314, 506, 506a, 506b) eine erste leitfähige Säule (118, 316) und eine zweite leitfähige Säule (118, 316) in Querschnittsansicht definieren, wobei die erste leitfähige Säule (118, 316) und die zweite leitfähige Säule (118, 316) an das Pad (116) angrenzen, und wobei die leitfähige Struktur zwischen der ersten leitfähigen Säule (118, 316) und der zweiten leitfähigen Säule (118, 316) ist, undwobei die Drähte (112, 312, 3120) in mehrere Drahtebenen gruppiert sind, einschließlich einer ersten Drahtebene und einer zweiten Drahtebene, wobei das Pad (116) zu den leitfähigen Säulen (118, 316) vorsteht, um in Kontakt mit der ersten leitfähigen Säule (118, 316) und der zweiten leitfähigen Säule (118, 316) auf der ersten Drahtebene zu stehen, und wobei die erste Drahtebene eine größere Dicke als die zweite Drahtebene aufweist.

Description

  • TECHNISCHER HINTERGRUND
  • Komplementärer Metalloxid-Halbleiter- (complementary metal oxide semiconductor, CMOS-) Bildsensoren werden in einem weiten Bereich von modernen elektronischen Vorrichtungen verwendet, wie beispielsweise Kameras, Tablets, Smartphones und so weiter. CMOS-Bildsensoren können vorderseitig beleuchtet (front-side illuminated, FSI) oder rückseitig beleuchtet (back-side illuminated, BSI) sein. Im Vergleich zu FSI-CMOS-Bildsensoren weisen BSI-CMOS-Bildsensoren eine höhere Empfindlichkeit, ein besseres Winkelverhalten und eine größere Flexibilität bei der Metallführung auf.
  • BSI CMOS-Bildsensoren können zweidimensional (2D) oder dreidimensional (3D) sein. Ein 2D BSI-CMOS-Bildsensor umfasst eine Pixelsensoranordnung und zugehörige Schaltung in einem einzigen integrierten Chip, wohingegen ein 3D-BSI-CMOS-Bildsensor die Pixelsensoranordnung und die zugehörige Schaltung in separate integrierte Chips trennt, die miteinander verbunden sind. Im Vergleich zu 2D-BSI-CMOS-Bildsensoren weisen 3D-BSI-CMOS-Bildsensoren eine höhere Geschwindigkeit, eine höhere Pixeldichte, niedrigere Kosten und kleinere Packungsgrößen auf.
  • US 2002 / 0 053 740 A1 offenbart ein Bondpad innerhalb einer elektronischen Vorrichtung. US 2018 /0 130 743 A1 offenbart ein Halbleiterbauelement. US 2010 / 0 109 006 A1 offenbart eine Halbleitervorrichtung. US 2015 / 0 249 102 A1 offenbart eine Halbleitervorrichtung, die einen Chipbereich aufweist, der ein fotoelektrisches Umwandlungselement vom Typ mit Rückseitenbeleuchtung, einen markierungsähnlichen Teil, eine Pad-Elektrode und einen Kopplungsteil enthält. US 2013 / 0 032 916 A1 offenbart eine integrierte Schaltkreisstruktur, die ein Halbleitersubstrat und ein dielektrisches Pad umfasst, das sich von einer unteren Oberfläche des Halbleitersubstrats nach oben in das Halbleitersubstrat erstreckt.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung verstehen, wenn sie mit den zugehörigen Zeichnungen gelesen werden. Es wird darauf hingewiesen, dass gemäß der in der Branche üblichen Praxis verschiedene Merkmale nicht maßstabgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale für die Klarheit der Diskussion beliebig vergrößert oder verkleinert sein.
    • 1A und 1B veranschaulichen verschiedene Ansichten einiger Ausführungsformen von integrierten Chips, die eine Padstruktur mit verbesserter Festigkeit und Bondfähigkeit aufweisen.
    • 2 veranschaulicht eine erweiterte Querschnittsansicht einiger Ausführungsformen des integrierten Chips der 1A, bei der der integrierte Chip einen Bildsensor aufweist.
    • 3 veranschaulicht eine Querschnittsansicht einiger Ausführungsformen eines dreidimensionalen integrierten Chips (3DIC), der den integrierten Chip der 1A umfasst.
    • 4 veranschaulicht eine Querschnittsansicht einiger detaillierterer Ausführungsformen einer Verbindungsschaltung-Dielektrikum-Struktur in dem 3DIC der 3.
    • 5 veranschaulicht eine erweiterte Querschnittsansicht einiger Ausführungsformen des 3DIC der 3, in der der 3DIC einen Bildsensor umfasst.
    • 6A und 6B veranschaulichen Querschnittsansichten einiger Ausführungsformen von integrierten Chip-Packages, in welchen der 3DIC der 3 durch Drahtbonden und Flip-Chip-Bonden elektrisch mit einem Packagesubstrat gekoppelt ist.
    • 7A und 7B veranschaulichen erweiterte Querschnittsansichten einiger Ausführungsformen der integrierten Chip-Packages der 6A und 6B, in welchen die integrierten Chip-Packages den 3DIC der 5 umfassen.
    • 8-23, 24A und 24B veranschaulichen eine Reihe von Querschnittsansichten einiger Ausführungsformen eines Verfahrens zur Herstellung eines integrierten Chip-Packages, das eine Padstruktur mit verbesserter Festigkeit und Bondfähigkeit umfasst.
    • 25 veranschaulicht ein Blockdiagramm einiger Ausführungsformen des Verfahrens der 8-23, 24A und 24B.
  • DETAILLIERTE BESCHREIBUNG
  • Die vorliegende Offenbarung enthält viele verschiedene Ausführungsformen oder Beispiele für die Implementierung verschiedener Merkmale dieser Offenbarung. Im Folgenden werden konkrete Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Offenlegung zu vereinfachen. Beispielsweise kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste Merkmal und das zweite Merkmal in direktem Kontakt gebildet werden, und auch Ausführungsformen, in denen zusätzliche Merkmale zwischen dem ersten Merkmal und dem zweiten Merkmal gebildet sein können, so dass das erste Merkmal und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung in den verschiedenen Beispielen Referenznummern und/oder Buchstaben wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und schreibt an sich nicht eine Beziehung zwischen den verschiedenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Darüber hinaus können hierin räumlich verwandte Begriffe wie „unten“, „unter“, „unterhalb“, „hinunter“, „oben“, „über“, „oberhalb“ und dergleichen zur besseren Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element (oder anderen Elementen) oder zu einem anderen Merkmal (oder anderen Merkmalen) zu beschreiben, wie in den Abbildungen dargestellt. Die räumlich relativen Begriffe sollen neben der in den Abbildungen dargestellten Ausrichtung auch unterschiedliche Ausrichtungen der verwendeten oder betriebenen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hierin verwendeten räumlich relativen Deskriptoren können ebenfalls entsprechend interpretiert werden.
  • In einigen Ausführungsformen umfasst ein rückseitig beleuchteter (BSI) Bildsensor ein Substrat, eine Verbindungsstruktur und eine Padstruktur. Das Substrat ist auf einer Rückseite des BSI-Bildsensors (ist dort angeordnet, befindet sich dort), und die Verbindungsstruktur ist auf einer Vorderseite des BSI-Bildsensors. Die Verbindungsstruktur umfasst eine Mehrzahl von Drähten und eine Mehrzahl von Durchkontaktierungen, und die Padstruktur umfasst eine oder mehrere leitfähige Säulen und ein Bondpad. Die leitfähige(n) Säule(n) ist/sind auf der Vorderseite des BSI-Bildsensors und ist/sind durch die Drähte und die Durchkontaktierungen definiert. Das Bondpad ist auf der Rückseite des BSI-Bildsensors angeordnet und weist ein Paar von Vorsprüngen auf, die sich durch das Substrat erstrecken, um mit der leitfähigen Säule bzw. den leitfähigen Säulen auf einer dem Substrat am nächsten liegenden Drahtebene (beispielsweise Metall-1) in Kontakt zu kommen. In ersten Ausführungsformen der Padstruktur ragen die Vorsprünge zu einer gemeinsamen leitfähigen Säule hervor. In zweiten Ausführungsformen der Padstruktur ragen die Vorsprünge heraus, um leitfähige Säulen voneinander zu trennen, die an einen gemeinsamen Draht angrenzen und elektrisch mit diesem verbunden sind.
  • Beim Packen des BSI-Bildsensors wird der BSI-Bildsensor mit einer externen Struktur verbunden und mit dieser durch die Padstruktur elektrisch gekoppelt. Beispielsweise kann ein Stapel von leitfähigen Bumps oder ein Bonddraht auf dem Bondpad gebildet werden, um den BSI-Bildsensor mit der externen Struktur zu verbinden (d.h. zu bonden) und elektrisch zu koppeln. Das Verbinden (d.h. das Bonden) führt jedoch zu einer hohen Belastung (Spannung) des Bondpads und kann beispielsweise zu Abblättern und/oder Rissfehlern an dem Bondpad führen. Da das Bondpad hervorragt, um in Kontakt mit der/den leitfähigen Säule(n) zu stehen, wird die Belastung auf dem Bondpad auf die leitfähige(n) Säule(n) übertragen. Dies kann beispielsweise dazu führen, dass sich ein Rissfehler von dem Bondpad auf die leitfähige(n) Säule(n) fortsetzt, und/oder beispielsweise zur Delamination des Bondpads führen.
  • Verschiedene Ausführungsformen der vorliegenden Anmeldung sind auf eine Padstruktur mit hoher Festigkeit und Bondfähigkeit gerichtet. In einigen Ausführungsformen weist ein integrierter Chip ein Substrat, eine Verbindungsstruktur und ein Bondpad auf. Die Verbindungsstruktur grenzt an das Substrat an und umfasst mehrere Drähte und mehrere Durchkontaktierungen. Die Drähte und die Durchkontaktierungen sind abwechselnd zwischen dem Bondpad und dem Substrat gestapelt. Ferner definiert die Verbindungsstruktur teilweise eine Padöffnung, die sich durch das Substrat erstreckt und das Bondpad freilegt. Durch die Anordnung der Drähte und Durchkontaktierungen zwischen dem Bondpad und dem Substrat kann das Bondpad in eine Passivierungsschicht der Verbindungsstruktur eingesetzt werden, und die Passivierungsschicht kann Belastungen auf dem Bondpad absorbieren. Dies wiederum erhöht die Festigkeit und Bondfähigkeit der Padstruktur und reduziert die Wahrscheinlichkeit von Abblättern und/oder Rissfehlern an dem Bondpad. Ferner kann das Bondpad in Kontakt mit den Drähten und Durchkontaktierungen auf einer oberen Drahtebene (d.h. einer Drahtebene der von dem Substrat am weitesten entfernten Verbindungsstruktur) der Verbindungsstruktur stehen. Eine Dicke der oberen Drahtebene kann eine Dicke anderer Drahtebenen überschreiten, wobei die obere Drahtebene belastbarer sein kann. Dies wiederum erhöht die Festigkeit und Bondfähigkeit der Padstruktur und reduziert die Wahrscheinlichkeit von Abblättern und/oder Rissfehlern an dem Bondpad.
  • Mit Bezug auf 1A ist eine Querschnittsansicht 100A einiger Ausführungsformen eines integrierten Chips 102 mit einer Padstruktur 104 mit erhöhter Festigkeit und verbesserter Bondfähigkeit bereitgestellt. Der integrierte Chip 102 umfasst ferner ein Chipsubstrat 106 und eine Verbindungsstruktur 108. Das Chipsubstrat 106 ist auf einer Rückseite 102b des integrierten Chips 102 angeordnet, und die Verbindungsstruktur 108 ist auf einer Vorderseite 102f des integrierten Chips 102 angeordnet. Die Verbindungsstruktur 108 umfasst eine Verbindungsschaltung-Dielektrikum-Struktur 110, eine Passivierungsschicht 111, eine Mehrzahl von Drähten 112 und eine Mehrzahl von Durchkontaktierungen 114. Zur einfacheren Veranschaulichung sind nur einige der Drähte 112 mit dem Bezugszeichen 112 und nur einige der Durchkontaktierungen 114 mit dem Bezugszeichen 114 versehen. Die Verbindungsschaltung-Dielektrikum-Struktur 110 ist zwischen der Passivierungsschicht 111 und dem Chipsubstrat 106 angeordnet, und die Drähte 112 und die Durchkontaktierungen 114 sind abwechselnd in der Verbindungsschaltung-Dielektrikum-Struktur 110 gestapelt.
  • Die Padstruktur 104 ist unter dem Chipsubstrat 106 in der Verbindungsstruktur 108 angeordnet. Ferner umfasst die Padstruktur 104 ein Bondpad 116 und ein Paar von leitfähige Säulen 118. Das Bondpad 116 wird zwischen der Passivierungsschicht 111 und der Verbindungsschaltung-Dielektrikum-Struktur 110 in die Passivierungsschicht 111 eingesetzt. Ferner befindet sich das Bondpad 116 unter den leitfähigen Säulen 118 und grenzt an diese an, um die leitfähigen Säulen 118 elektrisch miteinander zu koppeln. In einigen Ausführungsformen weist das Bondpad 116 Vorsprünge 116p auf, die jeweils zu den leitfähigen Säulen 118 hervorragen. Ferner wird das Bondpad 116 durch eine Padöffnung 120 freigelegt. Die Padöffnung 120 erstreckt sich durch das Chipsubstrat 106 und die Verbindungsstruktur 108 zu dem Bondpad 116 und ist zumindest teilweise durch die Verbindungsstruktur 108 definiert. Die leitfähigen Säulen 118 sind durch die Drähte 112 und die Durchkontaktierungen 114 definiert und so angeordnet, dass die Padöffnung 120 zwischen den leitfähigen Säulen 118 angeordnet ist. In einigen Ausführungsformen sind die leitfähigen Säulen 118 Segmente einer einzelnen leitfähigen Struktur, die sich in einer Ansicht von oben nach unten kontinuierlich in einem geschlossenen Pfad um das Bondpad 116 erstrecken. Die einzelne leitfähige Struktur kann beispielsweise eine quadratische Ringform, irgendeine andere geeignete Ringform oder irgendeine andere geeignete Form eines geschlossenen Pfades in einer Ansicht von oben aufweisen.
  • Durch Einsetzen des Bondpads 116 in die Passivierungsschicht 111 kann die Passivierungsschicht 111 die auf dem Bondpad 116 lastende Belastung absorbieren. Dies wiederum erhöht die Festigkeit und Bondfähigkeit der Padstruktur 104 und reduziert die Wahrscheinlichkeit von Abblättern und/oder Rissfehlern an dem Bondpad 116. Ferner steht das Bondpad 116, indem das Bondpad 116 in die Passivierungsschicht 111 eingesetzt wird, in Kontakt mit den leitfähigen Säulen 118 auf einer oberen Drahtebene der Verbindungsstruktur 108 (d.h. einer Drahtebene der am weitesten von dem Chipsubstrat 106 entfernten Verbindungsstruktur 108). Eine Dicke Tw1 der oberen Drahtebene übersteigt eine Dicke Tw2 anderer Drahtebenen, wobei die obere Drahtebene belastbarer und weniger rissanfällig unter Belastung ist. Dies wiederum erhöht die Festigkeit und Bondfähigkeit der Padstruktur 104 und reduziert die Wahrscheinlichkeit von Abblättern und/oder Rissfehlern an dem Bondpad 116.
  • In einigen Ausführungsformen beträgt eine Dicke Tbp des Bondpads 116 etwa 0,6-36,0 × 10-7 m, etwa 0,6-18,0 × 10-7 m oder etwa 18,0-36,0 × 10-7 m. Andere Dicken sind jedoch möglich. Wenn die Dicke Tbp des Bondpads 116 zu klein ist (beispielsweise weniger als etwa 0,6 × 10-7 m oder irgendein anderer geeigneter Wert), wird das Bondpad 116 schwach sein und zu Fehler neigen. Wenn die Dicke Tbp des Bondpads 116 zu groß ist (beispielsweise mehr als etwa 36,0 × 10-7 m oder irgendein anderer geeigneter Wert), wird Material verschwendet. In einigen Ausführungsformen beträgt eine Dicke Tp der Passivierungsschicht 111 etwa 10-15 × 10-7 m etwa 10,00-12,75 × 107 m oder etwa 12,75-15,00 × 10-7 m. Andere Dicken sind jedoch möglich. Wenn die Dicke Tp der Passivierungsschicht 111 zu klein ist (beispielsweise weniger als etwa 10 × 10-7 m oder irgendein anderer geeigneter Wert), fehlt der Passivierungsschicht 111 eine ausreichende Steifigkeit und/oder Festigkeit, um den Bondpad 116 sinnvoll zu festigen. Ist die Dicke Tp der Passivierungsschicht 111 zu groß (beispielsweise größer als etwa 15,0 × 10-7 m oder irgendein anderer geeigneter Wert), wird Material verschwendet.
  • In einigen Ausführungsformen erstreckt sich eine Isolationsstruktur 122, zwischen dem Chipsubstrat 106 und der Verbindungsstruktur 108, in das Chipsubstrat 106 und definiert teilweise die Padöffnung 120. Die Isolationsstruktur 122 umfasst ein dielektrisches Material und kann beispielsweise eine flache Grabenisolationsstruktur (shallow trench isolation, STI) oder irgendeine andere geeignete Isolationsstruktur sein. In einigen Ausführungsformen kleidet eine Pufferschicht 124 das Chipsubstrat 106 auf der Rückseite 102b des integrierten Chips 102 aus und definiert teilweise die Padöffnung 120. Die Pufferschicht 124 kann beispielsweise Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Siliziumoxynitrid, irgendein anderes geeignetes Dielektrikum (oder Dielektrika) oder eine beliebige Kombination der vorgenannten sein oder solches umfassen.
  • In einigen Ausführungsformen ist das Chipsubstrat 106 ein Bulk-Siliziumsubstrat, ein Silizium-auf-Isolator (silicon-on-insulator, SOI-) Substrat oder irgendein anderes geeignetes Halbleitersubstrat. In einigen Ausführungsformen ist oder umfasst die Verbindungsschaltung-Dielektrikum-Struktur 110 Siliziumoxid, ein Low-κ-Dielektrikum, irgendein anderes geeignetes Dielektrikum (oder Dielektrika) oder eine beliebige Kombination der vorgenannten. Ein Low-κ-Dielektrikum kann, wie hierin verwendet, beispielsweise ein Dielektrikum mit einer Dielektrizitätskonstante κ von weniger als etwa 3,9, 3, 2 oder 1 sein. In einigen Ausführungsformen ist oder umfasst die Passivierungsschicht 111 Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, irgendein anderes geeignetes Dielektrikum (oder Dielektrika) oder eine beliebige Kombination der vorgenannten. In einigen Ausführungsformen sind die Drähte 112, die Durchkontaktierungen 114 und das Bondpad 116 Kupfer, Wolfram, Aluminiumkupfer, irgendein anderes geeignetes Metall (oder Metalle) und/oder leitfähiges Material (oder Materialien) oder eine beliebige Kombination der vorgenannten. Beispielsweise können die Drähte 112 und die Durchkontaktierungen 114 Kupfer sein oder solches umfassen, und/oder das Bondpad 116 kann Aluminiumkupfer sein oder solches umfassen.
  • In einigen Ausführungsformen ist die Vorderseite 102f des integrierten Chips 102 mit einem Trägersubstrat 126 verbunden. Das Trägersubstrat 126 kann beispielsweise den integrierten Chip 102 mechanisch unterstützen, um eine Verformung und/oder Rissbildung zu verhindern. Dies wiederum kann die Festigkeit der Padstruktur 104 erhöhen, um eine Rissbildung und/oder Delamination zu vermeiden. Das Trägersubstrat 126 kann beispielsweise ein Bulk-Siliziumsubstrat oder irgendein anderes geeignetes Substrat sein. In weiteren Ausführungsformen entfällt das Trägersubstrat 126.
  • Mit Bezug auf 1B ist ein oberes Layout 100B einiger Ausführungsformen der Padstruktur 104 der 1A vorgesehen. Die Querschnittsansicht 100A der 1A kann beispielsweise entlang der Linie A genommen sein. Das Bondpad 116 hat ein quadratisches Layout, wobei andere Formen und/oder Layouts möglich sind. Die Vorsprünge 116p der 1A sind Segmente eines einzelnen Vorsprungs 116p' (schemenhaft dargestellt). Der einzelne Vorsprung 116p' erstreckt sich entlang einer Grenze des Bondpads 116 in einem geschlossenen Pfad, um die Padöffnung 120 einzuschließen. Der einzelne Vorsprung 116p' kann beispielsweise ein quadratisches ringförmiges Layout, irgendein anderes geeignetes ringförmiges Layout oder irgendein anderes geeignetes Layout eines geschlossenen Pfades aufweisen.
  • Die leitfähigen Säulen 118 der 1A sind Segmente einer einzelnen leitfähigen Struktur 118'. Die einzelne leitfähige Struktur 118' erstreckt sich entlang der Grenze des Bondpads 116 in einem geschlossenen Pfad, um die Padöffnung 120 einzuschließen. Die einzelne leitfähige Struktur 118' kann beispielsweise ein quadratisches ringförmiges Layout, irgendein anderes geeignetes ringförmiges Layout oder irgendein anderes geeignetes Layout eines geschlossenen Pfades aufweisen. Ferner wird die einzelne leitfähige Struktur 118' durch die Drähte 112 der 1A und die Durchkontaktierungen der 1A definiert. Die Drähte 112 sind in eine Mehrzahl von Drahtebenen gruppiert (beispielsweise die vier Drahtebenen, die in 1A veranschaulicht sind), und die einzelne leitfähige Struktur 118' ist teilweise durch einen Draht aus jeder der Drahtebenen definiert. Der Draht von jeder der Drahtebenen erstreckt sich seitlich in einem geschlossenen Pfad, um die Padöffnung 120 einzuschließen. Ferner kann der Draht von jeder der Drahtebenen beispielsweise die gleiche Anordnung wie die einzelne leitfähige Struktur 118' aufweisen und/oder beispielsweise ein quadratisches ringförmiges Layout, irgendein anderes geeignetes ringförmiges Layout oder irgendein anderes geeignetes Layout eines geschlossenen Pfades aufweisen.
  • Mit Bezug auf 2 ist eine erweiterte Querschnittsansicht 200 einiger Ausführungsformen des integrierten Chips 102 der 1A bereitgestellt, in der der integrierte Chip 102 ein BSI-komplementärer Metall-Oxid-Halbleiter- (CMOS-) Bildsensor oder irgendein anderer geeigneter BSI-Bildsensor ist oder einen solchen umfasst. Mehrere Instanzen der Padstruktur 104 sind jeweils auf gegenüberliegenden Seiten des integrierten Chips 102 angeordnet und eine Anordnung von Pixelsensoren 202 ist zwischen den mehreren Instanzen angeordnet. Zur einfacheren Veranschaulichung sind nur einige der Pixelsensoren 202 mit dem Bezugszeichen 202 versehen. Die Pixelsensoren 202 umfassen einzelne Photodetektoren 204 und einzelne Übertragungstransistoren 206. Zur einfacheren Veranschaulichung ist nur einer der Photodetektoren 204 mit dem Bezugszeichen 204 und nur einer der Übertragungstransistoren 206 mit dem Bezugszeichen 206 versehen. In alternativen Ausführungsformen entfallen die Übertragungstransistoren 206.
  • Die Photodetektoren 204 sind im Chipsubstrat 106 angeordnet und umfassen in einigen Ausführungsformen einzelne Kollektorbereiche 208 und einzelne Kappenbereiche 210. Zur einfacheren Veranschaulichung ist nur einer der Kollektorbereiche 208 mit dem Bezugszeichen 208 und nur einer der Kappenbereiche 210 mit dem Bezugszeichen 210 versehen. Die Kollektorbereiche 208 und die Kappenbereiche 210 sind im Chipsubstrat 106 angeordnet und weisen entgegengesetzte Dotierungstypen auf. Ferner haben die Kappenbereiche 210 den gleichen Dotierungstyp wie ein Großteil des Chipsubstrats 106 oder eines Wells (nicht dargestellt), in welchem die Photodetektoren 204 angeordnet sind. Während des Betriebs absorbieren die Photodetektoren 204 Strahlung, um Elektronen-Loch-Paare zu erzeugen. PN-Übergänge der Photodetektoren 204 definieren elektrische Felder, die die Elektronen der Elektronen-Loch-Paare von den Löchern der Elektronen-Loch-Paare trennen. Elektronen sammeln sich in den Kollektorbereichen 208 an, während Löcher sich außerhalb der Kollektorbereiche 208 bewegen.
  • Die Übertragungstransistoren 206 sind auf dem Chipsubstrat 106, zwischen dem Chipsubstrat 106 und der Verbindungsstruktur 108, angeordnet. Die Übertragungstransistoren 206 umfassen einzelne Übertragungs-Gateelektroden 212, einzelne Übertragungs-Gatedielektrikum-Schichten 214 und einzelne Source/Drain-Bereiche. Zur einfacheren Veranschaulichung ist nur eine der Übertragungs-Gateelektroden 212 mit dem Bezugszeichen 212 und nur eine der dielektrischen Schichten 214 mit dem Bezugszeichen 214 versehen. Die Übertragungs-Gateelektroden 212 sind jeweils mit den Übertragungs-Gatedielektrikum-Schichten 214 gestapelt. Erste Seiten der Übertragungs-Gateelektroden 212 begrenzen die Kollektorbereiche 208, welche erste Source/Drain-Bereiche der Übertragungstransistoren 206 definieren. Zweite Seiten der Übertragungs-Gateelektroden 212 begrenzen schwebende Diffusionsknoten (floating diffusion nodes, FDNs) 216, welche zweite Source/Drain-Bereiche der Übertragungstransistoren 206 definieren. Zur einfacheren Veranschaulichung ist nur eine der FDNs 216 mit dem Bezugszeichen 216 versehen.
  • In einigen Ausführungsformen trennt die Isolationsstruktur 122 die Pixelsensoren 202 voneinander. In einigen Ausführungsformen sind Farbfilter 218 und/oder Mikrolinsen 220 über den Pixelsensoren 202 gestapelt. Die Farbfilter 218 lassen zugeordnete Wellenlängen der Strahlung durch, während sie andere Wellenlängen der Strahlung blockieren, und die Mikrolinsen 220 fokussieren die Strahlung auf die Photodetektoren 204.
  • Eine Mehrzahl von Logikvorrichtungen 222 sind zwischen der Anordnung von Pixelsensoren 202 und mindestens einer Instanz der Padstruktur 104 angeordnet. Zur einfacheren Veranschaulichung ist nur eine der Logikvorrichtungen 222 mit dem Bezugszeichen 222 versehen. Die Logikvorrichtungen 222 können beispielsweise eine ISP- (Image Signal Processing-) Schaltung, eine Lese-/Schreibschaltung, irgendeine andere geeignete Schaltung oder eine beliebige Kombination der vorgenannten implementieren. In einigen Ausführungsformen umfassen die Logikvorrichtungen 222 einzelne Logik-Gateelektroden 224, einzelne Logik-Gatedielektrikum-Schicht 226 und einzelne Source/Drain-Bereiche 228. Zur einfacheren Veranschaulichung ist nur eine der Logik-Gateelektroden 224 mit dem Bezugszeichen 224, nur eine der dielektrischen Schichten 226 des Logikgates mit dem Bezugszeichen 226 und nur einer der Source/Drain-Bereiche 228 mit dem Bezugszeichen 228 versehen. Die Logik-Gateelektroden 224 und die Logik-Gatedielektrikum-Schichten 226 sind auf dem Chipsubstrat 106, zwischen dem Chipsubstrat 106 und der Verbindungsstruktur 108, gestapelt, und die Source/Drain-Bereiche 228 begrenzen die Logik-Gateelektroden 224 in dem Chipsubstrat 106. In einigen Ausführungsformen trennt die Isolationsstruktur 122 die Logikvorrichtungen 222 voneinander.
  • Mit Bezug auf 3 ist eine Querschnittsansicht 300 einiger Ausführungsformen eines dreidimensionalen integrierten Chips (3DIC) 302 mit dem integrierten Chip 102 (auch als der erste integrierte Chip 102 bezeichnet) der 1A bereitgestellt. Der 3DIC 302 umfasst ferner einen zweiten integrierten Chip 304. Der erste integrierte Chip und der zweite integrierte Chip 102, 304 werden gestapelt und an Vorderseiten 102f, 304f des ersten integrierten Chips und des zweiten integrierten Chips 102, 304 miteinander verbunden. Der erste integrierte Chip 102 umfasst das Chipsubstrat 106 (auch als das erste Chipsubstrat 106 bezeichnet) und die Verbindungsstruktur 108 (auch als die erste Verbindungsstruktur 108 bezeichnet). Ähnlich wie der erste integrierte Chip 102 umfasst der zweite integrierte Chip 304 ein zweites Chipsubstrat 306 und eine zweite Verbindungsstruktur 308.
  • Das zweite Chipsubstrat 306 ist auf einer Rückseite 304b des zweiten integrierten Chips 304 angeordnet, und die zweite Verbindungsstruktur 308 ist auf einer Vorderseite 304f des zweiten integrierten Chips 304 angeordnet. Die zweite Verbindungsstruktur 308 umfasst eine zweite Verbindungsschaltung-Dielektrikum-Struktur 310, eine zweite Passivierungsschicht 311, eine Mehrzahl von zweiten Drähten 312 und eine Mehrzahl von zweiten Durchkontaktierungen 314. Zur einfacheren Veranschaulichung sind nur einige der zweiten Drähte 312 mit dem Bezugszeichen 312 und nur einige der zweiten Durchkontaktierungen 314 mit dem Bezugszeichen 314 versehen. Die zweite Verbindungsschaltung-Dielektrikum-Struktur 310 ist zwischen der zweiten Passivierungsschicht 311 und dem zweiten Chipsubstrat 306 angeordnet, und die zweiten Drähte 312 und die zweiten Durchkontaktierungen 314 sind abwechselnd in der zweiten Verbindungsschaltung-Dielektrikum-Struktur 310 gestapelt. Die zweiten Drähte 312 und die zweiten Durchkontaktierungen 314 definieren ein Paar von zweiten leitfähigen Säulen 316. Die zweiten leitfähigen Säulen 316 erstrecken sich von einem gemeinsamen Draht 312c zu dem zweiten Chipsubstrat 306 und sind auf jeweiligen gegenüberliegenden Seiten der Padöffnung 120 angeordnet.
  • Ein Paar von Substrat-Durchkontaktierungen (through substrate vias, TSVs) 318 erstreckt sich durch den ersten integrierten Chip 102 zu dem gemeinsamen Draht 3120. Die TSVs 318 sind auf jeweiligen gegenüberliegenden Seiten der Padöffnung 120 angeordnet, und die leitfähigen Säulen 118 des ersten integrierten Chips 102 (auch als die ersten leitfähigen Säulen 118 bezeichnet) sind zwischen den TSVs 318 angeordnet. Ferner sind die TSVs 318 durch den gemeinsamen Draht 312c elektrisch miteinander gekoppelt und koppeln den gemeinsamen Draht 312c elektrisch mit einem Paar von TSV-Pads 320 auf der Rückseite 102b des ersten integrierten Chips 102. Die TSVs 318 und die TSV-Pads 320 können beispielsweise Kupfer, Aluminiumkupfer, Wolfram, irgendein anderes geeignetes Metall (oder Metalle) und/oder leitfähiges Material (oder leitfähige Materialien) oder eine beliebige Kombination der vorgenannten sein oder solches umfassen. In alternativen Ausführungsformen entfallen die TSVs 318 und die TSV-Pads 320.
  • In einigen Ausführungsformen erstreckt sich eine zweite Isolationsstruktur 322 in das zweite Chipsubstrat 306, zwischen dem zweiten Chipsubstrat 306 und der zweiten Verbindungsstruktur 308. Die zweite Isolationsstruktur 322 umfasst ein dielektrisches Material und kann beispielsweise eine STI-Struktur oder irgendeine andere geeignete Isolationsstruktur sein.
  • In einigen Ausführungsformen ist das zweite Chipsubstrat 306 ein Bulk-Siliziumsubstrat, ein SOI-Substrat oder irgendein anderes geeignetes Halbleitersubstrat. In einigen Ausführungsformen ist oder umfasst die zweite Verbindungsschaltung-Dielektrikum-Struktur 310 Siliziumoxid, ein Low-κ-Dielektrikum, irgendein anderes geeignetes Dielektrikum (oder Dielektrika) oder eine beliebige Kombination der vorgenannten. In einigen Ausführungsformen ist oder umfasst die zweite Passivierungsschicht 311 Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, irgendein anderes geeignetes Dielektrikum (oder Dielektrika) oder eine beliebige Kombination der vorgenannten. In einigen Ausführungsformen sind die zweiten Drähte 312 und die Drähte-Durchkontaktierungen 314 Kupfer, Wolfram, Aluminiumkupfer, irgendein anderes geeignetes Metall (oder Metalle) und/oder leitfähiges Material (oder Materialien) oder eine beliebige Kombination der vorgenannten.
  • Mit Bezug auf 4 ist eine Querschnittsansicht 400 einiger detaillierterer Ausführungsformen des 3DIC 302 der 3 bereitgestellt, in welchen die erste Verbindungsschaltung-Dielektrikum-Struktur und die zweite Verbindungsschaltung-Dielektrikum-Struktur 110, 310 mehrere Schichten umfassen. Die erste Verbindungsschaltung-Dielektrikum-Struktur 110 und die zweite Verbindungsschaltung-Dielektrikum-Struktur 310 umfassen einzelne Zwischenschicht-Dielektrikum- (inter-layer dielectric, ILD-) Schichten 402 und einzelne Zwischenmetall-Dielektrikum- (inter-metal dielectric, IMD-) Schichten 404. Zur einfacheren Veranschaulichung sind nur einige der IMD-Schichten 404 mit dem Bezugszeichen 404 versehen. Die ILD-Schichten 402 begrenzen jeweils das erste Chipsubstrat und das zweite Chipsubstrat 106, 306, und die IMD-Schichten 404 sind zwischen der ersten Passivierungsschicht und der zweiten Passivierungsschicht 111, 311 und den ILD-Schichten 402 angeordnet. Die ILD- und IMD-Schichten 402, 404 können beispielsweise ein Low-κ-Dielektrikum und/oder irgendein anderes geeignetes Dielektrikum (oder Dielektrika) sein oder solches umfassen.
  • In einigen Ausführungsformen umfassen die erste Verbindungsschaltung-Dielektrikum-Struktur und die zweite Verbindungsschaltung-Dielektrikum-Struktur 110, 310 ferner einzelne Ätzstoppschichten 406, die die IMD-Schichten 404 voneinander, von den ILD-Schichten 402 und von der ersten Passivierungsschicht und der zweiten Passivierungsschicht 111, 311 trennen. Zur einfacheren Veranschaulichung sind nur einige der Ätzstoppschichten 406 mit dem Bezugszeichen 406 versehen. Die Ätzstoppschichten 406 können beispielsweise Siliziumkarbid, Siliziumnitrid, Siliziumoxynitrid, Siliziumoxynitrid, irgendein anderes geeignetes dielektrisches Material (oder dielektrische Materialien) oder eine beliebige Kombination der vorgenannten Materialien sein oder solches umfassen.
  • Während 4 die mehrschichtigen Ausführungsformen der ersten und zweiten Verbindungsschaltung-Dielektrikum-Strukturen 110, 310 unter Verwendung des 3DIC 302 der 3 veranschaulicht und beschreibt, ist es zu beachten, dass die mehrschichtigen Ausführungsformen in dem integrierten Chip 102 in irgendeiner der 1A und 2 verwendet werden können.
  • Mit Bezug auf 5 ist eine erweiterte Querschnittsansicht 500 einiger Ausführungsformen des 3DIC 302 der 3 vorgesehen, in welchen der 3DIC 302 ein 3D-BSI-CMOS-Bildsensor oder irgendein anderer geeigneter 3D-BSI-Bildsensor ist oder einen solchen umfasst. Mehrere Instanzen der Padstruktur 104 sind auf jeweiligen gegenüberliegenden Seiten des 3DIC 302 angeordnet und eine Anordnung von Pixelsensoren 202 ist zwischen den mehreren Instanzen angeordnet. Zur einfacheren Veranschaulichung sind nur einige der Pixelsensoren 202 mit dem Bezugszeichen 202 versehen. In einigen Ausführungsformen trennt die Isolationsstruktur 122 des ersten integrierten Chips 102 die Pixelsensoren 202 voneinander. In einigen Ausführungsformen werden ferner Farbfilter 218 und/oder Mikrolinsen 220 über den Pixelsensoren 202 gestapelt. Die Pixelsensoren 202, die Farbfilter 218, die Mikrolinsen 220 oder eine beliebige Kombination der vorgenannten können beispielsweise wie mit Bezug auf 2 beschrieben sein.
  • Eine Mehrzahl von Logikvorrichtungen 222 ist auf dem zweiten Chipsubstrat 306, zwischen dem zweiten Chipsubstrat 306 und der zweiten Verbindungsstruktur 308, angeordnet. Zur einfacheren Veranschaulichung sind nur einige der Logikbausteine 222 mit dem Bezugszeichen 222 versehen. Die Logikvorrichtungen 222 können beispielsweise ISP-Schaltung, Lese-/Schreibschaltung, irgendeine andere geeignete Schaltung oder eine beliebige Kombination der vorgenannten implementieren. Ferner können die Logikvorrichtungen 222 beispielsweise wie mit Bezug auf 2 beschrieben sein.
  • In einigen Ausführungsformen ist eine Hybridbondsstruktur 502 zwischen dem ersten integrierten Chip und dem zweiten integrierten Chip 102, 304 angeordnet, um Verbindung (Bonding) und elektrische Kopplung zwischen dem ersten integrierten Chip und dem zweiten integrierten Chip 102, 304 bereitzustellen. Die Hybridbondstruktur 502 umfasst Hybridbondpads 504 und Hybridbond-Durchkontaktierungen 506 in der ersten Passivierungsschicht und der zweiten Passivierungsschicht 111, 311. Zur einfacheren Veranschaulichung ist nur einer der Hybridbondpads 504 mit dem Bezugszeichen 504 und nur einer der Hybrid-Bond-Durchkontaktierungen 506 mit dem Bezugszeichen 506 versehen. Die Hybridbondpads 504 und die Hybridbond-Durchkontaktierungen 506 können beispielsweise Kupfer, Aluminium, Aluminium, Aluminiumkupfer, irgendein anderes geeignetes Metall (oder Metalle) und/oder leitfähiges Material (oder leitfähige Materialien) oder eine beliebige Kombination der vorgenannten sein oder solches umfassen. In alternativen Ausführungsformen entfällt die Hybridbondstruktur 502. In alternativen Ausführungsformen entfallen die TSVs 318.
  • Mit Bezug auf 6A ist eine Querschnittsansicht 600A einiger Ausführungsformen eines integrierter-Chip-Packages bereitgestellt, in welchen der 3DIC 302 der 3 durch Drahtbonden elektrisch mit einem Packagesubstrat 602 gekoppelt ist. In einigen Ausführungsformen ist das Packagesubstrat 602 Keramik oder irgendein anderes geeignetes Isolationsmaterial. Das Packagesubstrat 602 umfasst ein Packagepad 604, und ein Bonddraht 606 erstreckt sich von dem Packagepad 604 zu dem Bondpad 116 des 3DIC 302. Der Bonddraht 606 kann beispielsweise Kupfer, Aluminium, Aluminium, Aluminiumkupfer, irgendein geeignetes Metall (oder Metalle) und/oder leitfähiges Material (oder Materialien) oder eine beliebige Kombination der vorgenannten sein oder solches umfassen.
  • Die Bildung des Bonddrahtes 606 kann den Bondpad 116 stark belasten. Da das Bondpad 116 in die erste Passivierungsschicht 111 eingesetzt ist, absorbiert die erste Passivierungsschicht 111 die auf dem Bondpad 116 lastende Belastung. Dies wiederum reduziert die Wahrscheinlichkeit von Abblättern und/oder Rissfehlern an dem Bondpad 116. Da das Bondpad 116 mit den leitfähigen Säulen 118 auf der obersten Drahtebene der ersten Verbindungsstruktur 108 in Kontakt steht, ist eine Rissbildung an dieser Schnittstelle weniger wahrscheinlich. Die oberste Drahtebene ist dicker als andere Drahtebenen und daher belastbarer und weniger rissanfällig.
  • In einigen Ausführungsformen beträgt eine Dicke Tbw des Bonddrahtes 606 etwa 1 mil, etwa 2 mils oder irgendeine andere geeignete Dicke. Wenn die Dicke Tbw des Bonddrahtes 606 zu dünn ist (beispielsweise weniger als etwa 1 mil oder irgendein anderer geeigneter Wert), kann der Bonddraht 606 schwach sein und zu Rissbildung und/oder Bruch neigen. Wenn die Dicke Tbw des Bonddrahtes 606 zu groß ist (beispielsweise größer als etwa 2 mil oder irgendein anderer geeigneter Wert), ist der Bonddraht 606 zu steif und belastet den Bondpad 116 während der Bildung stark. In einigen Ausführungsformen ist eine Breite Wpo der Padöffnung 122 größer als etwa 60 Mikrometer und/oder eine obere Anordnung der Padöffnung 122 ist quadratisch. Solche Ausführungsformen können beispielsweise entstehen, wenn die Dicke Tbw des Bonddrahts 606 etwa 1 mil oder einen anderen geeigneten Wert beträgt. In anderen Ausführungsformen hat die Breite Wpo der Padöffnung 122 einen anderen geeigneten Wert und/oder das obere Layout der Padöffnung 122 irgendeine andere geeignete Form.
  • Mit Bezug auf 6B ist eine Querschnittsansicht 600B einiger alternativer Ausführungsformen des integrierten Chip-Packages der 6A bereitgestellt, in welchen der 3DIC 302 der 3 elektrisch mit dem Packagesubstrat 602 durch Flip-Chip-Bonden gekoppelt ist. Das Verpackungssubstrat 602 überragt die Padöffnung 120 und leitfähige Bumps 608 werden von dem Bondpad 116 bis zu dem Packagepad 604 gestapelt. Zur einfacheren Veranschaulichung ist nur einer der leitfähigen Bumps 608 mit dem Bezugszeichen 608 versehen. Die leitfähigen Bumps 608 können beispielsweise Gold, Silber, Kupfer, Kupfer, Aluminium, Aluminiumkupfer, Aluminiumkupfer, irgendein anderes geeignetes Metall (oder Metalle) und/oder leitfähige Materialien oder eine Kombination der vorgenannten sein oder solches umfassen.
  • Mit Bezug auf 7A und 7B sind erweiterte Querschnittsansichten 700A, 700B einiger Ausführungsformen der integrierter-Chip-Packages jeweils der 6A und 6B bereitgestellt, in welchen die integrierte-Chip-Packages den 3DIC 302 der 5 umfassen.
  • Während 6A und 6B Ausführungsformen des 3DIC 302 in 3 verwenden, können stattdessen Ausführungsformen in 4 verwendet werden. Während 6A und 6B den 3DIC 302 in 3 verwenden, kann stattdessen der integrierte Chip 102 in 1A (mit oder ohne das Trägersubstrat 126) verwendet werden. Während 7A und 7B den 3DIC 302 in 5 verwenden, kann stattdessen der integrierte Chip 102 in 2 (mit oder ohne das Trägersubstrat 126) verwendet werden.
  • Mit Bezug auf die 8-23, 24A und 24B ist eine Reihe von Querschnittsansichten 800-2300, 2400A, 2400B einiger Ausführungsformen eines Verfahrens zum Bilden eines integrierte-Chip-Packages bereitgestellt, das eine Padstruktur mit erhöhter Festigkeit und Bondfähigkeit aufweist. Erste Ausführungsformen des Verfahrens gehen von 8-23 zu 24A über (und lassen 24B aus), um das integrierter-Chip-Package der 7A zu bilden, während zweite Ausführungsformen des Verfahrens von 8-23 zu 24B übergehen (und 24A auslassen), um das integrierter-Chip-Package der 7B zu bilden.
  • Wie durch die Querschnittsansicht 800 der 8 veranschaulicht, sind eine erste Isolationsstruktur 122 und eine Mehrzahl von Pixelsensoren 202 auf einem ersten Chipsubstrat 106 gebildet. Zur einfacheren Veranschaulichung sind nur einige Segmente der ersten Isolationsstruktur 122 mit dem Bezugszeichen 122 und nur einer der Pixelsensoren 202 mit dem Bezugszeichen 202 versehen. Die erste Isolationsstruktur 122 trennt die Pixelsensoren 202 voneinander und grenzt an einen Padbereich 106p des ersten Chipsubstrats 106 an. Die Pixelsensoren 202 umfassen einzelne Photodetektoren 204 und einzelne Übertragungstransistoren 206. Zur einfacheren Veranschaulichung ist nur einer der Photodetektoren 204 mit dem Bezugszeichen 204 und nur einer der Übertragungstransistoren 206 mit dem Bezugszeichen 206 versehen. Die Photodetektoren 204 und/oder die Übertragungstransistoren 206 können beispielsweise wie mit Bezug auf 2 beschrieben sein.
  • In einigen Ausführungsformen umfasst ein Verfahren zur Herstellung der ersten Isolationsstruktur 122: 1) Strukturieren des ersten Chipsubstrats 106, um Isolationsgräben mit einem Layout der ersten Isolationsstruktur 122 zu bilden; und 2) Füllen der Isolationsgräben mit einem dielektrischen Material. In einigen Ausführungsformen umfasst ein Verfahren zur Herstellung der Pixelsensoren 202: 1) Abscheiden einer dielektrischen Schicht und einer leitfähigen Schicht, die über der ersten Isolationsstruktur 122 und dem ersten Chipsubstrat 106 gestapelt sind; 2) Strukturieren der dielektrischen Schicht und der leitfähigen Schicht in Übertragungs-Gateelektroden 212 und Übertragungs-Gatedielektrikum 214; und 3) Durchführen einer Reihe von Dotierungsprozessen, um Photodetektoren 204 und FDNs 216 auszubilden, die die Übertragungs-Gateelektroden 212 begrenzen. Zur einfacheren Veranschaulichung ist nur eine der Übertragungs-Gateelektroden 212 mit dem Bezugszeichen 212, nur eine der dielektrischen Schichten 214 mit dem Bezugszeichen 214 und nur eine der FDNs 216 mit dem Bezugszeichen 216 versehen.
  • Wie durch die Querschnittsansicht 900 der 9 veranschaulicht, wird eine erste Verbindungsstruktur 108 auf dem ersten Chipsubstrat 106 teilweise ausgebildet. Die erste Verbindungsstruktur 108 umfasst eine erste Verbindungsschaltung-Dielektrikum-Struktur 110, eine Mehrzahl von ersten Drähten 112 und eine Mehrzahl von ersten Durchkontaktierungen 114. Zur einfacheren Veranschaulichung sind nur einige der ersten Drähte 112 mit dem Bezugszeichen 112 und nur einige der ersten Durchkontaktierungen 114 mit dem Bezugszeichen 114 versehen. Die ersten Drähte 112 und die ersten Durchkontaktierungen 114 sind abwechselnd in der Verbindungsschaltung-Dielektrikum-Struktur 110 gestapelt und definieren leitfähige Pfade, die sich von den Pixelsensoren 202 erstrecken. Ferner definieren die ersten Drähte 112 und die ersten Durchkontaktierungen 114 ein Paar von leitfähigen Säulen 118, die den Padbereich 106p des ersten Chipsubstrats 106 überlappen.
  • In einigen Ausführungsformen umfasst ein Verfahren zur teilweisen Herstellung der ersten Verbindungsstruktur 108: 1) Bilden einer untersten Ebene der Durchkontaktierungen 114 durch einen einzelnen Damascene-Prozess; 2) Bilden einer untersten Ebene der Drähte 112 durch den einzelnen Damascene-Prozess; 3) Bilden von Drähten und Durchkontaktierungen über der untersten Ebene der Drähte 112 durch wiederholtes Durchführen eines dualen Damascene-Prozesses; und 4) Bilden eines oberen Abschnitts der ersten Verbindungsschaltung-Dielektrikum-Struktur 110, der eine oberste Ebene der Drähte 112 bedeckt. Andere Verfahren zur Herstellung der ersten Verbindungsstruktur 108 sind jedoch möglich. In einigen Ausführungsformen umfasst der einzelne Damaszener-Prozess: 1) Abscheiden einer dielektrischen Schicht; 2) Strukturieren der dielektrischen Schicht mit Öffnungen für eine einzige Ebene von leitfähigen Features (beispielsweise einer Ebene von Durchkontaktierungen oder einer Ebene von Drähten); 3) und Füllen der Öffnungen mit leitfähigem Material, um die einzelne Ebene von leitfähigen Features zu bilden. In einigen Ausführungsformen umfasst der duale Damascene-Prozess: 1) Abscheiden einer dielektrischen Schicht; 2) Strukturieren der dielektrischen Schicht mit Öffnungen für zwei Ebenen von leitfähigen Merkmalen (beispielsweise einer Ebene von Durchkontaktierungen und einer Ebene von Drähten); 3) und Füllen der Öffnungen mit leitfähigem Material, um die zwei Ebenen von leitfähigen Features zu bilden. Sowohl beim Single- als auch beim Dual-Damascene-Prozess entspricht die dielektrische Schicht einem Abschnitt der ersten Verbindungsschaltung-Dielektrikum-Struktur 110. In einigen Ausführungsformen wird der obere Abschnitt der ersten Verbindungsschaltung-Dielektrikum-Struktur 110, die die oberste Ebene der Drähte 112 abdeckt, durch Dampfabscheidung und/oder irgendeinen anderen geeigneten Abscheidungsprozess (oder Abscheidungsprozesse) gebildet.
  • Wie durch die Querschnittsansicht 1000 der 10 veranschaulicht, wird die erste Verbindungsschaltung-Dielektrikum-Struktur 110 strukturiert, um Padvorsprung-Öffnungen 1002 zu bilden, die jeweils über den leitfähigen Säulen 118 liegen und diese freilegen. Die Strukturierung kann beispielsweise durch einen Photolithographie-/Ätzprozess oder irgendeinen anderen geeigneten Strukturierungsprozess erfolgen. In einigen Ausführungsformen umfasst der Photolithographie-/Ätzprozess: 1) Bilden einer Photoresistmaske 1004 mit einem Layout der Padvorsprung-Öffnungen 1002 auf der ersten Verbindungsschaltung-Dielektrikum-Struktur 110; 2) Applizieren eines Ätzmittels 1006 auf die erste Verbindungsschaltung-Dielektrikum-Struktur 110 mit der Photoresistmaske 1004 an der Stelle; und 3) Abtragen der Photoresistmaske 1004.
  • Wie durch die Querschnittsansicht 1100 der 11 veranschaulicht, wird auf der ersten Verbindungsschaltung-Dielektrikum-Struktur 110 eine Bondpadschicht 1102 abgeschieden, die die Padvorsprung-Öffnungen 1002 füllt (siehe 10). Die Bondpadschicht 1102 kann beispielsweise Kupfer, Aluminium, Aluminium, Aluminiumkupfer, irgendein anderes geeignetes leitfähiges Material (oder Materialien) oder eine beliebige Kombination der vorgenannten sein oder solches umfassen. In einigen Ausführungsformen wird die Abscheidung durch chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD), Elektroplattieren, stromloses Plattieren, irgendeinen anderen geeigneten Abscheidungsprozess (oder Abscheidungsprozesse) oder eine beliebige Kombination der vorgenannten durchgeführt. In einigen Ausführungsformen ist die Abscheidung konform und/oder derart, dass die Bondpadschicht 1102 an den Padvorsprung-Öffnungen 1002 Vertiefungen 1102i aufweist.
  • Wie durch die Querschnittsansicht 1200 der 12 veranschaulicht, wird die Bondpadschicht 1102 (siehe 11) strukturiert, um ein Bondpad 116 zu bilden, das den Padbereich 106p des ersten Chipsubstrats 106 überlappt. Ferner ist das Bondpad 116 vorstehend ausgebildet, um in Kontakt mit den leitfähigen Säulen 118 bei den Padvorsprung-Öffnungen 1002 zu stehen (siehe 10). Die Strukturierung kann beispielsweise durch einen Photolithographie-/Ätzprozess oder irgendeinen anderen geeigneten Strukturierungsprozess erfolgen. In einigen Ausführungsformen umfasst der Photolithographie-/Ätzprozess: 1) Bilden einer Photoresistmaske 1202 mit einem Layout des Bondpads 116 auf der Bondpadschicht 1102; 2) Applizieren eines Ätzmittels 1204 auf die Bondpadschicht 1102 mit der Photoresistmaske 1202 an der Stelle; und 3) Entfernen der Photoresistmaske 1202.
  • Wie durch die Querschnittsansicht 1300 der 13 veranschaulicht, wird die erste Verbindungsstruktur 108 um das Bondpad 116 herum abgeschlossen, wodurch ein erster integrierten Chip 102 definiert wird. Beim Abschließen der ersten Verbindungsstruktur 108 werden eine erste Passivierungsschicht 111 und eine erste Hybridbondstruktur 502a über dem Bondpad 116 und der ersten Verbindungsschaltung-Dielektrikum-Struktur 110 gebildet. In alternativen Ausführungsformen entfällt die erste Hybridbondstruktur 502a. Die erste Hybridbondstruktur 502a umfasst die ersten Hybridbondpads 504a und die ersten Hybridbond-Durchkontaktierungen 506a. Zur einfacheren Veranschaulichung ist nur einer der ersten Hybridbondpads 504a mit dem Bezugszeichen 504a und nur einer der ersten Hybrid-Bond-Durchkontaktierungen 506a mit dem Bezugszeichen 506a versehen. Die ersten Hybridbondpads 504a und die ersten Hybridbond-Durchkontaktierungen 506a sind in der ersten Passivierungsschicht 111 gestapelt, und die ersten Hybridbond-Durchkontaktierungen 506a koppeln die ersten Hybridbondpads 504a elektrisch mit einer obersten Ebene der ersten Drähte 112. Zur einfacheren Veranschaulichung sind nur einige der ersten Drähte 112 mit dem Bezugszeichen 112 versehen.
  • In einigen Ausführungsformen umfasst ein Verfahren zum Abschließen der ersten Verbindungsstruktur 108: 1) Abscheiden der ersten Passivierungsschicht 111; 2) Strukturieren der ersten Passivierungsschicht 111 mit Öffnungen für die ersten Hybridbondpads 504a und die ersten Hybridbond-Durchkontaktierungen 506a; 3) und Füllen der Öffnungen mit leitfähigem Material, um die ersten Hybridbondpads 504a und der ersten Hybridbond-Durchkontaktierungen 506a zu bilden. In weiteren Ausführungsformen umfasst ein Verfahren zum Abschließen der ersten Verbindungsstruktur 108: 1) Abscheiden eines ersten Abschnitts der ersten Passivierungsschicht 111; 2) Strukturieren des ersten Abschnitts mit Durchgangsöffnungen für die ersten Hybridbond-Durchkontaktierungen 506a; 3) Füllen der Durchgangsöffnungen mit leitfähigem Material zur Bildung der ersten Hybridbond-Durchkontaktierungen 506a; 4) Abscheiden eines zweiten Abschnitts der ersten Passivierungsschicht 111; 5) Strukturieren des zweiten Abschnitts mit Padöffnungen für die ersten Hybridbondpads 504a; und 6) Füllen der Durchgangsöffnungen mit leitfähigem Material zur Bildung der ersten Hybridbondpads 504a.
  • Wie durch die Querschnittsansicht 1400 der 14 veranschaulicht, wird ein zweiter integrierter Chip 304 bereitgestellt oder anderweitig ausgebildet. Der zweite integrierte Chip 304 kann beispielsweise wie mit Bezug auf 3 und/oder 5 beschrieben sein. Der zweite integrierte Chip 304 umfasst ein zweites Chipsubstrat 306, eine Mehrzahl von Logikvorrichtungen 222 und eine zweite Verbindungsstruktur 308. Zur einfacheren Veranschaulichung ist nur eine der Logikvorrichtungen 222 mit dem Bezugszeichen 222 versehen.
  • Die Logikvorrichtungen 222 überlappen das zweite Chipsubstrat 306 und sind in einigen Ausführungsformen durch eine zweite Isolationsstruktur 322 voneinander getrennt. Die zweite Verbindungsstruktur 308 überlappt das zweite Chipsubstrat 306 und die Logikvorrichtungen 222. Ferner umfasst die zweite Verbindungsstruktur 308 eine zweite Verbindungsschaltung-Dielektrikum-Struktur 310, eine zweite Passivierungsschicht 311, eine Mehrzahl von zweiten Drähten 312, eine Mehrzahl von zweiten Durchkontaktierungen 314 und eine zweite Hybridbondstruktur 502b. Zur einfacheren Veranschaulichung sind nur einige der zweiten Drähte 312 mit dem Bezugszeichen 312 und nur einige der zweiten Durchkontaktierungen 314 mit dem Bezugszeichen 314 versehen. In alternativen Ausführungsformen entfällt die zweite Hybridbondstruktur 502b. Die zweiten Drähte 312 und die zweiten Durchkontaktierungen 314 sind in der zweiten Verbindungsschaltung-Dielektrikum-Struktur 310 gestapelt, und die zweite Hybridbondstruktur 502b ist in der zweiten Passivierungsschicht 311 angeordnet. Die zweite Hybridbondstruktur 502b umfasst die zweiten Hybridbondpads 504b und die zweiten Hybrid-Bond-Durchkontaktierungen 506b. Zur einfacheren Veranschaulichung ist nur einer der zweiten Hybridbondpads 504b mit dem Bezugszeichen 504a und nur einer der zweiten Hybrid-Bond-Durchkontaktierungen 506b mit dem Bezugszeichen 506b versehen.
  • Wie durch die Querschnittsansicht 1400 der 14 ebenfalls veranschaulicht, werden der erste integrierte Chip und der zweite integrierte Chip 102, 304 an der ersten Verbindungsstruktur und der zweiten Verbindungsstruktur 108, 308 miteinander verbunden. Das Verbinden (Bonden) kann beispielsweise durch direktes Bonden, Hybridbonden oder irgendeinen anderen geeigneten Verbindungsprozess erfolgen. In alternativen Ausführungsformen ist der erste integrierte Chip 102 anstelle des zweiten integrierten Chips 304 mit einem Trägersubstrat 126 verbunden (siehe beispielsweise 2).
  • Wie durch die Querschnittsansicht 1500 der 15 veranschaulicht, wird das erste Chipsubstrat 106 abgedünnt, um eine Dicke Tfcs des ersten Chipsubstrats 106 zu reduzieren. Das Abdünnen kann beispielsweise durch eine chemisch-mechanische Planarisierung (CMP) oder irgendeinen anderen geeigneten Abdünnungsprozess erfolgen.
  • Wie durch die Querschnittsansicht 1600 der 16 veranschaulicht, wird das erste Chipsubstrat 106 strukturiert, um eine erste Padöffnung 1602 zu bilden, die über dem Bondpad 116 liegt und die erste Isolationsstruktur 122 freilegt. Die Strukturierung kann beispielsweise durch einen Photolithographie-/Ätzprozess oder einen anderen geeigneten Strukturierungsprozess erfolgen. In einigen Ausführungsformen umfasst der Photolithographie-/Ätzprozess: 1) Bilden einer Photoresistmaske 1604 mit einem Layout der ersten Padöffnung 1602 auf dem ersten Chipsubstrat 106; 2) Applizieren eines Ätzmittels 1606 auf das erste Chipsubstrat 106 mit der Photoresistmaske 1604 an der Stelle; und 3) Entfernen der Photoresistmaske 1604.
  • Wie durch die Querschnittsansicht 1700 der 17 veranschaulicht, werden eine Pufferschicht 124 und eine Hartmaskenschicht 1702 auf dem ersten Chipsubstrat 106 gebildet. Die Pufferschicht 124 wird gebildet, so dass sie das erste Chipsubstrat 106 bedeckt und die erste Padöffnung 1602 auskleidet (siehe 16), während die Hartmaskenschicht 1702 gebildet wird, so dass sie die Pufferschicht 124 bedeckt und die erste Padöffnung 1602 über der Pufferschicht 124 füllt. Ferner wird die Hartmaskenschicht 1702 mit einer oberen Oberfläche gebildet, die eben oder planarisiert ist. Die Pufferschicht 124 kann beispielsweise durch CVD, PVD oder irgendeinen geeigneten Abscheidungsprozess gebildet werden. Die Hartmaskenschicht 1702 kann beispielsweise durch Abscheiden der Hartmaskenschicht 1702 und anschließendes Ausführen einer Planarisierung in die Hartmaskenschicht 1702 gebildet werden, um die obere Oberfläche der Hartmaskenschicht 1702 abzuflachen oder anderweitig zu planarisieren. Das Abscheiden der Hartmaskenschicht 1702 kann beispielsweise durch CVD, PVD oder irgendeinen geeigneten Abscheidungsprozess erfolgen. Die Planarisierung kann beispielsweise durch einen CMP oder irgendeinen anderen geeigneten Planarisierungsprozess durchgeführt werden.
  • Wie durch die Querschnittsansicht 1800 der 18 veranschaulicht, wird die Hartmaskenschicht 1702 strukturiert, um TSV-Padöffnungen 1802 auf jeweiligen gegenüberliegenden Seiten des Bondpads 116 zu definieren. Die Strukturierung kann beispielsweise durch einen Photolithographie-/Ätzprozess oder irgendeinen anderen geeigneten Strukturierungsprozess erfolgen. In einigen Ausführungsformen umfasst der Photolithographie-/Ätzprozess: 1) Bilden einer Photoresistmaske 1804 mit einem Layout der TSV-Padöffnungen 1802 auf der Hartmaskenschicht 1702; 2) Applizieren eines Ätzmittels 1806 auf die Hartmaskenschicht 1702 mit der Photoresistmaske 1804 an der Stelle; und 3) Entfernen der Photoresistmaske 1804.
  • Wie durch die Querschnittsansicht 1900 der 19 veranschaulicht, werden der erste integrierte Chip und der zweite integrierte Chip 102, 304 strukturiert, um ein Paar von TSV-Öffnungen 1902 zu bilden, die sich durch das erste Chipsubstrat 106, die erste Verbindungsschaltung-Dielektrikum-Struktur 110, die erste Passivierungsschicht 111 und die zweite Passivierungsschicht 311 bis zu einer obersten Ebene der zweiten Drähte 312 erstrecken. Die Strukturierung kann beispielsweise durch einen Photolithographie-/Ätzprozess oder irgendeinen anderen geeigneten Strukturierungsprozess erfolgen. In einigen Ausführungsformen umfasst der Photolithographie-/Ätzprozess: 1) Bilden einer Photoresistmaske 1904 mit einem Layout der TSV-Öffnungen 1902 auf der Hartmaskenschicht 1702; 2) Applizieren eines oder mehrerer Ätzmittel 1906 auf den ersten integrierten Chip und den zweiten integrierten Chip 102, 304 mit der vorhandenen Photoresistmaske 1904; und 3) Entfernen der Photoresistmaske 1904.
  • Wie durch die Querschnittsansicht 2000 der 20 veranschaulicht, wird eine TSV-Schicht 2002 gebildet, so dass sie die Hartmaskenschicht 1702 bedeckt und die TSV-Öffnungen 1902 (siehe 19) und die TSV-Pad-Öffnungen 1802 füllt (siehe 18). Die TSV-Schicht 2002 kann beispielsweise durch CVD, PVD, stromloses Plattieren, Elektroplattieren, irgendeinen anderen geeigneten Abscheidungsprozess (oder Abscheidungsprozesse) oder eine beliebige Kombination der vorgenannten gebildet werden.
  • Wie durch die Querschnittsansicht 2100 der 21 veranschaulicht, wird eine Planarisierung in die TSV-Schicht 2002 durchgeführt (siehe 20), um TSVs 318 und TSV-Pads 320 jeweils in den TSV-Öffnungen 1902 (siehe 19) und den TSV-Pad-Öffnungen 1802 (siehe 18) auszubilden. Zur einfacheren Veranschaulichung ist nur eines der TSV-Pads 320 mit dem Bezugszeichen 320 und nur eines der TSVs 318 mit dem Bezugszeichen 318 versehen. Ferner ist zu beachten, dass die Schraffur (Hashing) der TSVs 318 und der TSV-Pads 320 unterschiedlich ist, um die TSV-Pads 320 und die TSVs 318 besser zu veranschaulichen, obwohl die TSV-Pads 320 und die TSVs 318 beide aus der TSV-Schicht 2002 gebildet sind. Die Planarisierung kann beispielsweise durch einen CMP oder irgendeinen anderen geeigneten Planarisierungsprozess durchgeführt werden.
  • Wie die Querschnittsansicht 2200 der 22 veranschaulicht, wird die Hartmaskenschicht 1702 (siehe 21) entfernt. Die Entfernung kann beispielsweise durch einen Ätzprozess oder irgendeinen anderen geeigneten Entfernungsprozess erfolgen.
  • Wie durch die Querschnittsansicht 2000 der 22 ebenfalls veranschaulicht, werden die Pufferschicht 124, die erste Isolationsstruktur 122 und die erste Verbindungsschaltung-Dielektrikum-Struktur 110 strukturiert, um eine zweite Padöffnung 120 zu definieren, die das Bondpad 116 überlappt und diesen freilegt. Die Strukturierung kann beispielsweise durch einen Photolithographie-/Ätzprozess oder irgendeinen anderen geeigneten Strukturierungsprozess erfolgen. In einigen Ausführungsformen umfasst der Photolithographie-/Ätzprozess: 1) Bilden einer Photoresistmaske 2202 mit einem Layout der zweiten Padöffnungen 120 auf der Pufferschicht 124; 2) Aufbringen eines oder mehrerer Ätzmittel 2204 auf den ersten integrierten Chip 102 mit der vorhandenen Photoresistmaske 2202; und 3) Entfernen der Photoresistmaske 2202.
  • Wie in der Querschnittsansicht 2300 der 23 dargestellt, werden Farbfilter 218 und Mikrolinsen 220 so gebildet, dass sie über den Pixelsensoren 202 gestapelt sind. Zur einfacheren Veranschaulichung ist nur einer der Farbfilter 218 mit dem Bezugszeichen 218 und nur eine der Mikrolinsen 220 mit dem Bezugszeichen 220 versehen.
  • Wie durch die Querschnittsansicht 2400A der 24A veranschaulicht, wird ein Packagesubstrat 602 bereitgestellt, das ein Packagepad 604 umfasst. Ferner wird das Packagesubstrat 602 mit dem zweiten Chipsubstrat 306 verbunden und das Drahtbonden durchgeführt, um einen Bonddraht 606 von dem Bondpad 116 bis zu dem Packagepad 604 auszubilden. In alternativen Ausführungsformen, wie in der Querschnittsansicht 2400B der 24B dargestellt, wird das Flip-Chip-Bonden anstelle des Drahtbonden durchgeführt. Infolgedessen wird ein Paar von leitfähigen Bumps 608 von dem Bondpad 116 bis zu dem Packagepad 604 gestapelt.
  • Das Verbinden bei 24A und 24B kann das Bondpad 116 stark belasten. Da das Bondpad 116 in die erste Passivierungsschicht 111 eingesetzt ist, absorbiert die erste Passivierungsschicht 111 die auf dem Bondpad 116 lastende Belastung. Dies wiederum reduziert die Wahrscheinlichkeit von Abblättern und/oder Rissfehlern an dem Bondpad 116. Da das Bondpad mit den ersten Drähten 112 auf der oberen Drahtebene in Kontakt steht, ist eine Rissbildung an dieser Schnittstelle weniger wahrscheinlich. Die obere Drahtebene ist dicker als andere Drahtebenen und daher belastbarer und weniger rissanfällig.
  • Ungeachtet dessen, dass das Verfahren anhand der integrierter-Chip-Packages der 7A und 7B veranschaulicht ist, kann das Verfahren verwendet werden (mit oder ohne Modifikation), um das integrierter-Chip-Package in einer von 6A und 6B, den 3DIC 302 in einer von 3, 4 und 5 und den integrierten Chip 102 in einer von 1 und 2 zu bilden. Während die in den 8-23, 24A und 24B dargestellten Querschnittsansichten 8-23, 24A und 24B mit Bezug auf das Verfahren beschrieben sind, ist es zu beachten, dass die in 8-23, 24A und 24B dargestellten Strukturen nicht auf das Verfahren beschränkt sind und auch ohne das Verfahren allein bestehen können.
  • Mit Bezug auf 25 ist ein Blockdiagramm 2500 einiger Ausführungsformen des Verfahrens der 8-23, 24A und 24B bereitgestellt.
  • Bei 2502 werden Pixelsensoren und eine Isolationsstruktur auf einem Chipsubstrat gebildet. Siehe beispielsweise 8.
  • Bei 2504 wird eine Verbindungsstruktur teilweise auf dem Chipsubstrat gebildet, wobei die Verbindungsstruktur ein Paar von leitfähigen Säulen umfasst, die über einem Padbereich des Chipsubstrats liegen. Siehe beispielsweise 9.
  • Bei 2506 wird ein Bondpad auf der Verbindungsstruktur gebildet, wobei das Bondpad über dem Padbereich liegt und zu den leitfähigen Säulen vorsteht. Siehe beispielsweise 10-12.
  • Bei 2508 wird die Verbindungsstruktur um das Bondpad herum abgeschlossen, wobei das Abschließen das Bilden einer Passivierungsschicht umfasst, die das Bondpad bedeckt. Siehe beispielsweise 13.
  • Bei 2510 wird ein integrierter Chip mit der Verbindungsstruktur verbunden. Siehe beispielsweise 14. In alternativen Ausführungsformen wird anstelle des integrierten Chips ein Trägersubstrat verwendet (siehe beispielsweise 126 in 1A und 2A).
  • Bei 2512 wird das Chipsubstrat abgedünnt. Siehe beispielsweise 15.
  • Bei 2514 wird das Chipsubstrat strukturiert, um eine erste Padöffnung zu bilden, die über dem Padbereich liegt und die Isolationsstruktur freilegt. Siehe beispielsweise 16.
  • Bei 2516 wird eine Pufferschicht gebildet, die das Chipsubstrat bedeckt und die erste Padöffnung auskleidet. Siehe beispielsweise 17.
  • Bei 2518 werden TSVs gebildet, die sich durch das Chipsubstrat und die Verbindungsstruktur bis zu dem integrierten Chip erstrecken, während TSV-Pads auf den TSVs gebildet werden. Siehe beispielsweise 18-21.
  • Bei 2520 werden die Isolationsstruktur und die Verbindungsstruktur strukturiert, um eine zweite Padöffnung zu bilden, die das Bondpad freilegt. Siehe beispielsweise 22.
  • Bei 2522 werden Farbfilter und Mikrolinsen so gebildet, dass sie über den Pixelsensoren gestapelt sind. Siehe beispielsweise 23.
  • Bei 2524 wird das Bondpad durch Drahtbonden oder Flip-Chip-Bonden mit einem Packagepad verbunden. Siehe beispielsweise 24A und 24B.
  • Während das Blockdiagramm 2500 der 25 hierin als eine Reihe von Handlungen oder Ereignissen dargestellt und beschrieben ist, ist es zu beachten, dass die veranschaulichte Reihenfolge solcher Handlungen oder Ereignisse nicht in einem einschränkenden Sinne zu interpretieren ist. So können beispielsweise einige Handlungen in anderer Reihenfolge und/oder gleichzeitig mit anderen Handlungen oder Ereignissen auftreten, anders als hierin dargestellt und/oder beschrieben. Ferner sind möglicherweise nicht alle hierin veranschaulichten Handlungen erforderlich, um einen oder mehrere hierein beschriebene Aspekte oder Ausführungsformen umzusetzen, und eine oder mehrere der hierin dargestellten Handlungen können in einer oder mehreren separaten Handlungen und/oder Stufen durchgeführt werden.
  • In einigen Ausführungsformen stellt die vorliegende Anmeldung einen integrierten Chip bereit, der Folgendes umfasst: ein Substrat; eine an das Substrat angrenzende Verbindungsstruktur, wobei die Verbindungsstruktur eine Mehrzahl von Drähten und eine Mehrzahl von Durchkontaktierungen umfasst, und wobei die Drähte und Durchkontaktierungen abwechselnd gestapelt sind; und ein Pad in der Verbindungsstruktur, wobei sich die Drähte und die Durchkontaktierungen zwischen dem Pad und dem Substrat angeordnet sind, und wobei die Verbindungsstruktur teilweise eine Padöffnung definiert, die sich durch das Substrat erstreckt und das Pad freilegt. In einigen Ausführungsformen umfasst der integrierte Chip Ferner einen Bonddraht in der Padöffnung und steht in Kontakt mit dem Pad. In einigen Ausführungsformen umfasst der integrierte Chip Ferner einen leitfähigen Bump in der Padöffnung und steht in Kontakt mit dem Pad. In einigen Ausführungsformen definieren die Drähte und die Durchkontaktierungen eine erste leitfähige Säule und eine zweite leitfähige Säule, in einer Querschnittsansicht, wobei die erste leitfähige Säule und die zweite leitfähige Säule auf jeweiligen gegenüberliegenden Seiten der Padöffnung angeordnet sind und an das Pad angrenzen. In einigen Ausführungsformen sind die Drähte in mehrere Drahtebenen gruppiert, einschließlich einer ersten Drahtebene und einer zweiten Drahtebene, wobei das Pad in Kontakt mit der ersten leitfähigen Säule und der zweiten leitfähigen Säule in der ersten Drahtebene steht, und wobei die erste Drahtebene eine größere Dicke als die zweite Drahtebene aufweist. In einigen Ausführungsformen umfasst der integrierte Chip ferner eine Isolationsstruktur, die sich in das Substrat zwischen dem Substrat und der Verbindungsstruktur erstreckt, wobei die Isolationsstruktur ein dielektrisches Material umfasst und die Padöffnung teilweise definiert. In einigen Ausführungsformen umfasst der integrierte Chip ferner Pixelsensoren auf dem Substrat, zwischen dem Substrat und der Verbindungsstruktur, wobei die Pixelsensoren Photodetektoren in dem Substrat umfassen, und wobei die Drähte und die Durchkontaktierungen Leiterbahnen definieren, die sich von den Pixelsensoren erstrecken. In einigen Ausführungsformen umfasst der integrierte Chip ferner: ein zweites Substrat; eine zweite Verbindungsstruktur, die an das zweite Substrat angrenzt, zwischen der Verbindungsstruktur und dem zweiten Substrat, wobei die zweite Verbindungsstruktur eine Mehrzahl von zweiten Drähten und eine Mehrzahl von zweiten Durchkontaktierungen umfasst, und wobei die zweiten Drähte und die zweiten Durchkontaktierungen abwechselnd gestapelt sind; und eine erste TSV, die sich durch das Substrat und die Verbindungsstruktur zu einem der zweiten Drähte erstreckt. In einigen Ausführungsformen umfasst der integrierte Chip ferner eine zweite TSV, die sich durch das Substrat und die Verbindungsstruktur zu dem einen der zweiten Drähte erstreckt, wobei die erste TSV und die zweite TSV auf jeweiligen gegenüberliegenden Seiten der Padöffnung angeordnet sind. In einigen Ausführungsformen definieren die zweiten Drähte und die zweiten Durchkontaktierungen eine erste leitfähige Säule und eine zweite leitfähige Säule in einer Querschnittsansicht, wobei sich die ersten leitfähigen Säulen und die zweiten leitfähigen Säulen von dem einen der zweiten Drähte zu dem zweiten Substrat erstrecken und auf jeweiligen gegenüberliegenden Seiten der Padöffnung angeordnet sind.
  • In einigen Ausführungsformen bietet die vorliegende Anmeldung ein integrierter-Chip-Package, aufweisend: einen integrierten Chip, der eine Verbindungsstruktur und ein Chip-Pad umfasst, wobei das Chip-Pad in der Verbindungsstruktur angeordnet ist, wobei die Verbindungsstruktur mehrere Drähte und mehrere Durchkontaktierungen umfasst, wobei die Drähte und die Durchkontaktierungen abwechselnd gestapelt sind und eine erste leitfähige Struktur definieren, die an das Chip-Pad angrenzt, und wobei die Verbindungsstruktur eine Öffnung definiert, die sich durch die leitfähige Struktur erstreckt und das Chip-Pad freilegt; ein Packagesubstrat; ein Packagepad in dem Packagesubstrat; und eine zweite leitfähige Struktur, die sich von dem Chip-Pad zu dem Packagepad erstreckt, und ferner das Chip-Pad elektrisch mit dem Packagepad koppelt. In einigen Ausführungsformen umfasst die zweite leitfähige Struktur einen Bonddraht. In einigen Ausführungsformen umfasst die zweite leitfähige Struktur ein Paar von leitfähigen Bumps, wobei die leitfähigen Bumps in der Öffnung aufeinander gestapelt sind. In einigen Ausführungsformen wickelt sich das Packagesubstrat um eine obere Ecke des integrierten Chips und umfasst einen Überhangabschnitt, wobei der Überhangabschnitt das Packagepad aufnimmt und das Chip-Pad und die zweite leitfähige Struktur überragt. In einigen Ausführungsformen umfasst der integrierte Chip ferner: ein Chipsubstrat; und eine STI-Struktur, die sich in das Chipsubstrat erstreckt, zwischen dem Chipsubstrat und der Verbindungsstruktur, wobei die STI-Struktur teilweise die Öffnung definiert.
  • In einigen Ausführungsformen stellt die vorliegende Anmeldung einen weiteren integrierten Chip bereit, der Folgendes umfasst: ein Substrat; eine an das Substrat angrenzende Verbindungsstruktur, wobei die Verbindungsstruktur eine Mehrzahl von Drähten und eine Mehrzahl von Durchkontaktierungen umfasst und wobei die Drähte und Durchkontaktierungen abwechselnd gestapelt sind; ein Pad in der Verbindungsstruktur, wobei die Drähte und Durchkontaktierungen zwischen dem Pad und dem Substrat angeordnet sind; und eine leitfähige Struktur, die sich durch das Substrat zu dem Pad erstreckt. In einigen Ausführungsformen umfasst die leitfähige Struktur einen Bonddraht, der mit dem Pad in Kontakt steht. In einigen Ausführungsformen umfasst die leitfähige Struktur einen leitfähigen Bump, der mit dem Pad in Kontakt steht. In einigen Ausführungsformen definieren die Drähte und die Durchkontaktierungen eine erste leitfähige Säule und eine zweite leitfähige Säule in einer Querschnittsansicht, wobei die erste leitfähige Säule und die zweite leitfähige Säule an das Pad angrenzen, und wobei die leitfähige Struktur zwischen der ersten leitfähigen Säule und der zweiten leitfähigen Säule angeordnet ist. In einigen Ausführungsformen sind die Drähte in mehrere Drahtebenen gruppiert, einschließlich einer ersten Drahtebene und einer zweiten Drahtebene, wobei das Pad in Kontakt mit der ersten und zweiten leitfähigen Säule in der ersten Drahtebene steht und wobei die erste Drahtebene eine größere Dicke als die zweite Drahtebene aufweist. In einigen Ausführungsformen umfasst die Verbindungsstruktur ferner eine Verbindungsschaltung-Dielektrikum-Schicht, die eine Verbindungsschaltung-Dielektrikum-Seitenwand aufweist, wobei der integrierte Chip ferner umfasst: eine Isolationsstruktur, die sich in das Substrat erstreckt, zwischen dem Substrat und der Verbindungsstruktur, wobei die Isolationsstruktur ein dielektrisches Material umfasst und eine Isolationsstruktur-Seitenwand aufweist, und wobei die Isolationsstruktur-Seitenwand auf die dielektrische Seitenwand ausgerichtet ist und der leitfähigen Struktur zugewandt ist. In einigen Ausführungsformen umfasst der integrierte Chip ferner Pixelsensoren auf dem Substrat, zwischen dem Substrat und der Verbindungsstruktur, wobei die Pixelsensoren Photodetektoren in dem Substrat umfassen, und wobei die Drähte und die Durchkontaktierungen leitfähige Pfade definieren, die sich von den Pixelsensoren erstrecken. In einigen Ausführungsformen umfasst der integrierte Chip ferner: ein zweites Substrat; eine zweite Verbindungsstruktur, die an das zweite Substrat angrenzt, zwischen der Verbindungsstruktur und dem zweiten Substrat, wobei die zweite Verbindungsstruktur eine Mehrzahl von zweiten Drähten und eine Mehrzahl von zweiten Durchkontaktierungen umfasst, und wobei die zweiten Drähte und die zweiten Durchkontaktierungen abwechselnd gestapelt sind; und eine erste TSV, die sich durch das Substrat und die Verbindungsstruktur zu einem der zweiten Drähte erstreckt. In einigen Ausführungsformen umfasst der integrierte Chip ferner eine zweite TSV, die sich durch das Substrat und die Verbindungsstruktur zu dem einen der zweiten Drähte erstreckt, wobei die leitfähige Struktur zwischen der ersten TSV und der zweiten TSV angeordnet ist. In einigen Ausführungsformen definieren die zweiten Drähte und die zweiten Durchkontaktierungen eine erste leitfähige Säule und eine zweite leitfähige Säule in einer Querschnittsansicht, wobei sich die erste leitfähige Säule und die zweite leitfähige Säule von der einen der zweiten Drähte zu dem zweiten Substrat erstrecken, und wobei die leitfähige Struktur seitlich zwischen der ersten und der zweiten leitfähigen Säule angeordnet ist.
  • In einigen Ausführungsformen stellt die vorliegende Anmeldung einen weiteren integrierten Chip bereit, der Folgendes umfasst: eine Passivierungsschicht; ein Pad, das über der Passivierungsschicht liegt und in diese eingelassen ist; eine leitfähige Säule, die über dem Pad liegt und mit diesem in Kontakt steht, wobei sich die leitfähige Säule seitlich entlang eines Umfangs des Pads in einem ersten geschlossenen Pfad erstreckt, und wobei die leitfähige Säule einen abwechselnden Stapel von Drähten und Durchkontaktierungen umfasst; ein Halbleitersubstrat, das über der leitfähigen Säule liegt; und eine leitfähige Struktur, die sich durch das Halbleitersubstrat und die leitfähige Säule zu dem Pad erstreckt. In einigen Ausführungsformen weist das Pad einen nach oben gerichteten Vorsprung auf, der zu der leitfähigen Säule vorsteht, wobei sich der nach oben gerichtete Vorsprung in einem zweiten geschlossenen Weg seitlich entlang des Umfangs des Pads erstreckt. In einigen Ausführungsformen ist ein oberes Layout der leitfähigen Säule ringförmig. In einigen Ausführungsformen umfasst der abwechselnde Stapel von Drähten und Durchkontaktierungen einen erste-Ebene-Draht und einen zweite-Ebene-Draht, wobei der erste-Ebene-Draht in Kontakt mit dem Pad steht und eine erste Dicke aufweist, und wobei der zweite-Ebene-Draht über dem erste-Ebene-Draht angeordnet ist und eine zweite Dicke aufweist, die kleiner als die erste Dicke ist. In einigen Ausführungsformen erstrecken sich der erste-Ebene-Draht und der zweite-Ebene-Draht jeweils seitlich entlang des Umfangs des Pads, um die leitfähige Struktur vollständig zu umgeben.
  • In einigen Ausführungsformen stellt die vorliegende Anmeldung ein Verfahren bereit, das Folgendes umfasst: Bilden einer Verbindungsstruktur auf einer ersten Seite eines Substrats, wobei die Verbindungsstruktur eine Mehrzahl von Drähten und eine Mehrzahl von Durchkontaktierungen umfasst, und wobei die Drähte und die Durchkontaktierungen abwechselnd von dem Substrat zu einer oberen Ebene von Drähten gestapelt werden; Bilden eines Pads auf der Verbindungsstruktur, wobei das Pad vorsteht, um mit der oberen Ebene von Drähten in Kontakt zu stehen; und Durchführen einer Ätzung in die Verbindungsstruktur von einer zweiten Seite des Substrats, um eine Öffnung zu bilden, die sich durch das Substrat und die Verbindungsstruktur zu dem Pad erstreckt. In einigen Ausführungsformen umfasst das Verfahren ferner das Bilden einer Passivierungsschicht, die das Pad und die Verbindungsstruktur bedeckt und mit diesen in Kontakt steht. In einigen Ausführungsformen definieren die Verbindungsstruktur und das Substrat zumindest teilweise einen ersten integrierten Chip, wobei das Verfahren ferner Folgendes umfasst: Bilden eines zweiten integrierten Chips, der eine zweite Verbindungsstruktur und ein zweites Substrat umfasst; und Verbinden des ersten integrierten Chips und des zweiten integrierten Chips miteinander, so dass die Verbindungsstruktur und die zweite Verbindungsstruktur zwischen dem Substrat und dem zweiten Substrat angeordnet ist. In einigen Ausführungsformen umfasst die zweite Verbindungsstruktur einen Draht, wobei das Verfahren ferner Folgendes umfasst: Durchführen einer zweiten Ätzung in das Substrat, die Verbindungsstruktur und die zweite Verbindungsstruktur, um zwei Durchgangsöffnungen zu bilden, die den Draht freigeben, wobei das Pad zwischen den Durchgangsöffnungen angeordnet ist; und Füllen der Durchgangsöffnungen mit leitfähigem Material, um TSVs zu definieren. In einigen Ausführungsformen umfasst das Verfahren ferner das Bilden von Pixelsensoren auf dem Substrat, wobei die Verbindungsstruktur nach dem Bilden der Pixelsensoren gebildet wird und die Pixelsensoren bedeckt.

Claims (18)

  1. Integrierter Chip, aufweisend: ein Substrat (106); eine Verbindungsstruktur (108, 308), die an das Substrat (106) angrenzt, wobei die Verbindungsstruktur (108, 308) eine Mehrzahl von Drähten (112, 312, 312c) und eine Mehrzahl von Durchkontaktierungen (114, 314, 506, 506a, 506b) umfasst, und wobei die Drähte (112, 312, 312c) und die Durchkontaktierungen (114, 314, 506, 506a, 506b) abwechselnd gestapelt sind; ein Pad (116) in der Verbindungsstruktur (108, 308), wobei die Drähte (112, 312, 312c) und die Durchkontaktierungen (114, 314, 506, 506a, 506b) zwischen dem Pad (116) und dem Substrat (106) sind; eine leitfähige Struktur, die sich durch das Substrat (106) zu dem Pad (116) erstreckt; und wobei die Drähte (112, 312, 3120) und die Durchkontaktierungen (114, 314, 506, 506a, 506b) eine erste leitfähige Säule (118, 316) und eine zweite leitfähige Säule (118, 316) in Querschnittsansicht definieren, wobei die erste leitfähige Säule (118, 316) und die zweite leitfähige Säule (118, 316) an das Pad (116) angrenzen, und wobei die leitfähige Struktur zwischen der ersten leitfähigen Säule (118, 316) und der zweiten leitfähigen Säule (118, 316) ist, und wobei die Drähte (112, 312, 3120) in mehrere Drahtebenen gruppiert sind, einschließlich einer ersten Drahtebene und einer zweiten Drahtebene, wobei das Pad (116) zu den leitfähigen Säulen (118, 316) vorsteht, um in Kontakt mit der ersten leitfähigen Säule (118, 316) und der zweiten leitfähigen Säule (118, 316) auf der ersten Drahtebene zu stehen, und wobei die erste Drahtebene eine größere Dicke als die zweite Drahtebene aufweist.
  2. Integrierter Chip nach Anspruch 1, wobei die leitfähige Struktur einen Bonddraht (606) umfasst, der in Kontakt mit dem Pad (116) steht.
  3. Integrierter Chip nach Anspruch 1, wobei die leitfähige Struktur einen leitfähigen Bump (608) umfasst, der in Kontakt mit dem Pad (116) steht.
  4. Integrierter Chip nach Anspruch 1, wobei eine Drahtebene jeweils einen einzelnen Draht aufweist.
  5. Integrierter Chip nach Anspruch 1, wobei das Pad (116) einen Vorsprung aufweist, der sich entlang einer Grenze des Pads (116) in einem geschlossenen Pfade erstreckt, um eine Padöffnung (120) einzuschließen.
  6. Integrierter Chip nach Anspruch 1, wobei die Verbindungsstruktur (108, 308) ferner eine Verbindungsschaltung-Dielektrikum-Schicht mit einer Verbindungsschaltung-Dielektrikum-Seitenwand aufweist, und wobei der integrierte Chip (102, 304) ferner umfasst: eine Isolationsstruktur (122, 322), die sich in das Substrat (106) erstreckt, zwischen dem Substrat (106) und der Verbindungsstruktur (108, 308), wobei die Isolationsstruktur (122, 322) ein dielektrisches Material umfasst und eine Isolationsstruktur-Seitenwand aufweist, und wobei die Isolationsstruktur-Seitenwand auf die Verbindungsschaltung-Dielektrikum-Seitenwand ausgerichtet ist und der leitfähigen Struktur zugewandt ist.
  7. Integrierter Chip nach Anspruch 1, ferner aufweisend: Pixelsensoren (202) auf dem Substrat (106), zwischen dem Substrat (106) und der Verbindungsstruktur (108, 308), wobei die Pixelsensoren Photodetektoren in dem Substrat (106) umfassen, und wobei die Drähte (112, 312, 3120) und die Durchkontaktierungen (114, 314, 506, 506a, 506b) leitfähige Pfade definieren, die sich von den Pixelsensoren (202) erstrecken.
  8. Integrierter Chip nach Anspruch 1, ferner aufweisend: ein zweites Substrat; eine zweite Verbindungsstruktur (108, 308), die an das zweite Substrat angrenzt, zwischen der Verbindungsstruktur (108, 308) und dem zweiten Substrat, wobei die zweite Verbindungsstruktur (108, 308) eine Mehrzahl von zweiten Drähten (312) und eine Mehrzahl von zweiten Durchkontaktierungen (114, 314, 506, 506a, 506b) umfasst, und wobei die zweiten Drähte (312) und die zweiten Durchkontaktierungen (114, 314, 506, 506a, 506b) abwechselnd gestapelt sind; und eine erste Substrat-Durchkontaktierung (TSV), die sich durch das Substrat und die Verbindungsstruktur (108, 308) zu einem der zweiten Drähte (312) erstreckt.
  9. Integrierter Chip nach Anspruch 8, ferner aufweisend: eine zweite TSV, die sich durch das Substrat und die Verbindungsstruktur (108, 308) zu dem einen der zweiten Drähte (312) erstreckt, wobei die leitfähige Struktur zwischen der ersten und der zweiten TSV ist.
  10. Integrierter Chip nach Anspruch 8, wobei die zweiten Drähte (312) und die zweiten Durchkontaktierungen (114, 314, 506, 506a, 506b) eine erste leitfähige Säule (118, 316) und eine zweite leitfähige Säule (118, 316) in Querschnittsansicht definieren, wobei sich die ersten leitfähigen Säulen (118, 316) und die zweiten leitfähigen Säulen (118, 316) von dem einen der zweiten Drähte (312) zu dem zweiten Substrat erstrecken, und wobei die leitfähige Struktur seitlich zwischen der ersten und zweiten leitfähigen Säule (118, 316) ist.
  11. Ein integrierter Chip (102, 304), aufweisend: eine Passivierungsschicht (111, 311); ein Pad (116), das über der Passivierungsschicht (111, 311) liegt und in diese eingelassen ist; eine leitfähige Säule (118, 316), die über dem Pad (116) liegt und in Kontakt mit diesem steht, wobei sich die leitfähige Säule (118, 316) seitlich entlang eines Umfangs des Pads (116) in einem ersten geschlossenen Pfad erstreckt, und wobei die leitfähige Säule (118, 316) einen abwechselnden Stapel von Drähten (112, 312, 3120) und Durchkontaktierungen (114, 314, 506, 506a, 506b) umfasst; ein Halbleitersubstrat, das über der leitfähigen Säule (118, 316) liegt; eine leitfähige Struktur, die sich durch das Halbleitersubstrat und die leitfähige Säule (118, 316) zu dem Pad (116) erstreckt; und wobei der abwechselnde Stapel von Drähten (112, 312, 3120) und Durchkontaktierungen (114, 314, 506, 506a, 506b) einen erste-Ebene-Draht und einen zweite-Ebene-Draht umfasst, wobei der erste-Ebene-Draht in Kontakt mit dem Pad (116) steht und eine erste Dicke aufweist, und wobei der zweite-Ebene-Draht über dem erste-Ebene-Draht ist und eine zweite Dicke aufweist, die kleiner als die erste Dicke ist.
  12. Integrierter Chip nach Anspruch 11, wobei das Pad (116) einen nach oben gerichteten Vorsprung aufweist, der zu der leitfähigen Säule (118, 316) vorsteht, und wobei der nach oben gerichtete Vorsprung sich seitlich entlang des Umfangs des Pads (116) in einem zweiten geschlossenen Pfad erstreckt.
  13. Integrierter Chip nach Anspruch 11, wobei ein oberes Layout der leitfähigen Säule (118, 316) ringförmig ist.
  14. Integrierter Chip nach Anspruch 11, wobei das Pad (116) einen Vorsprung aufweist, der sich entlang einer Grenze des Pads (116) in einem geschlossenen Pfade erstreckt, um eine Padöffnung (120) einzuschließen.
  15. Integrierter Chip nach Anspruch 11, wobei der erste-Ebene-Draht und der zweite-Ebene-Draht sich jeweils seitlich entlang des Umfangs des Pads (116) erstrecken, um die leitfähige Struktur vollständig zu umgeben.
  16. Verfahren, umfassend: Bilden einer Verbindungsstruktur (108, 308) auf einer ersten Seite eines Substrats (106), wobei die Verbindungsstruktur (108, 308) eine Mehrzahl von Drähten (112, 312, 312c) und eine Mehrzahl von Durchkontaktierungen (114, 314, 506, 506a, 506b) umfasst, und wobei die Drähte (112, 312, 312c) und die Durchkontaktierungen (114, 314, 506, 506a, 506b) von dem Substrat zu einer oberen Ebene von Drähten (112, 312, 312c) abwechselnd gestapelt sind; Bilden eines Pads (116) auf der Verbindungsstruktur (108, 308), wobei das Pad (116) vorsteht, um in Kontakt mit der oberen Ebene der Drähte (112,312, 3120) zu stehen; und Durchführen einer Ätzung in die Verbindungsstruktur (108, 308) von einer zweiten Seite des Substrats aus, um eine Öffnung (1002, 1802, 1902) zu bilden, die sich durch das Substrat und die Verbindungsstruktur (108, 308) zu dem Pad (116) erstreckt; wobei die Verbindungsstruktur (108, 308) und das Substrat zumindest teilweise einen ersten integrierten Chip (102, 304) definieren, und wobei das Verfahren ferner umfasst: Bilden eines zweiten integrierten Chips (102, 304), der eine zweite Verbindungsstruktur (108, 308) und ein zweites Substrat umfasst, und Verbinden der ersten integrierten Chips (102, 304) und des zweiten integrierten Chips (102, 304) miteinander, so dass die Verbindungsstruktur (108, 308) und die zweite Verbindungsstruktur (108, 308) zwischen dem Substrat und dem zweiten Substrat sind; und wobei die zweite Verbindungsstruktur (108, 308) einen Draht (112, 312, 3120) umfasst, und wobei das Verfahren ferner umfasst: Durchführen einer zweiten Ätzung in das Substrat, die Verbindungsstruktur (108, 308) und die zweite Verbindungsstruktur (108, 308), um zwei Durchgangsöffnungen zu bilden, die den Draht (112, 312, 3120) freigeben, wobei das Pad (116) zwischen den Durchgangsöffnungen ist, und Füllen der Durchgangsöffnungen mit leitfähigem Material, um Substrat-Durchkontaktierungen, TSVs, zu definieren.
  17. Verfahren nach Anspruch 16, ferner umfassend: Bilden einer Passivierungsschicht (111, 311), die das Pad (116) und die Verbindungsstruktur (108, 308) bedeckt und mit diesen in Kontakt steht.
  18. Verfahren nach Anspruch 16, ferner umfassend: Bilden von Pixelsensoren (202) auf dem Substrat, wobei die Verbindungsstruktur (108, 308) nach dem Bilden der Pixelsensoren (202) gebildet wird und die Pixelsensoren (202) bedeckt.
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