JP2003086707A - 半導体装置 - Google Patents
半導体装置Info
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Abstract
(57)【要約】
【課題】 この発明は、そのラッチアップ耐性を下げず
に、入力用回路セルのサイズを小さくし、ＬＳＩのコス
トダウンを可能とする半導体装置を提供することを目的
とする。 【解決手段】 この発明は、半導体集積回路のコア領域
がＣＭＯＳで構成された半導体装置において、入力用回
路セルの保護トランジスタ回路３１（３１Ｂ、３１
Ｃ）、４１（４１Ｄ、４１Ｅ）が、Ｎチャネルトランジ
スタのみを用いて構成し、前記入力用回路セルを通った
入力信号の初段のトランジスタ回路５は、内部コア領域
に配置されている。
に、入力用回路セルのサイズを小さくし、ＬＳＩのコス
トダウンを可能とする半導体装置を提供することを目的
とする。 【解決手段】 この発明は、半導体集積回路のコア領域
がＣＭＯＳで構成された半導体装置において、入力用回
路セルの保護トランジスタ回路３１（３１Ｂ、３１
Ｃ）、４１（４１Ｄ、４１Ｅ）が、Ｎチャネルトランジ
スタのみを用いて構成し、前記入力用回路セルを通った
入力信号の初段のトランジスタ回路５は、内部コア領域
に配置されている。
Description
【０００１】
【発明の属する技術分野】この発明は、サージ耐性やラ
ッチアップ耐性を低下させずにチップ面積を小さくする
ことを可能とした半導体装置に関するものである。
ッチアップ耐性を低下させずにチップ面積を小さくする
ことを可能とした半導体装置に関するものである。
【０００２】
【従来の技術】一般に、ＭＯＳトランジスタで構成され
る半導体装置は、一般に入力インピーダンスが高くな
り、サージ耐性が弱いことが知られている。
る半導体装置は、一般に入力インピーダンスが高くな
り、サージ耐性が弱いことが知られている。
【０００３】また、ＣＭＯＳで構成される半導体装置に
おいては、その構造上ラッチアップ耐性に弱いことが良
く知られている。これはＣＭＯＳ構造上存在する寄生Ｐ
ＮＰＮサイリスタ構造が、何らかの原因、例えば、ノイ
ズやサージ電圧等が印加されることをトリガーとしてオ
ン状態になることで引き起こされる。
おいては、その構造上ラッチアップ耐性に弱いことが良
く知られている。これはＣＭＯＳ構造上存在する寄生Ｐ
ＮＰＮサイリスタ構造が、何らかの原因、例えば、ノイ
ズやサージ電圧等が印加されることをトリガーとしてオ
ン状態になることで引き起こされる。
【０００４】そして、上記ラッチアップ現象及びその対
策については、多くの特許公報等にも詳しく書かれてい
る（例えば、特開平７−２１１９０１号公報参照）。
策については、多くの特許公報等にも詳しく書かれてい
る（例えば、特開平７−２１１９０１号公報参照）。
【０００５】上記サージ電圧などに対して、従来から取
られている一般的対策として、保護対象となる半導体回
路への入力や出力に保護回路を挿入することが行われて
いる。すなわち、保護回路を入れることで、そのサージ
電圧により発生する電流をクランプさせるものである。
一般的な保護回路としては、特開平６−６１４３３号公
報などに示されている。
られている一般的対策として、保護対象となる半導体回
路への入力や出力に保護回路を挿入することが行われて
いる。すなわち、保護回路を入れることで、そのサージ
電圧により発生する電流をクランプさせるものである。
一般的な保護回路としては、特開平６−６１４３３号公
報などに示されている。
【０００６】図１に一般的なＣＭＯＳの入力用回路セル
の構成を示す。図１に示すように、ＣＭＯＳ入力用回路
セルは、パッド１に接続される保護抵抗２、保護トラン
ジスタ回路４、入力トランジスタ５と、保護抵抗２と入
力トランジスタ５との間に設けられる保護トランジスタ
回路３で構成されている。
の構成を示す。図１に示すように、ＣＭＯＳ入力用回路
セルは、パッド１に接続される保護抵抗２、保護トラン
ジスタ回路４、入力トランジスタ５と、保護抵抗２と入
力トランジスタ５との間に設けられる保護トランジスタ
回路３で構成されている。
【０００７】入力トランジスタ回路５は、Ｐチャネルト
ランジスタ（Ｐｃｈ）５Ｇと、Ｎチャネルトランジスタ
（Ｎｃｈ）５Ｈで構成され、入力パッド１から入力され
る信号が保護抵抗２を介して入力される。
ランジスタ（Ｐｃｈ）５Ｇと、Ｎチャネルトランジスタ
（Ｎｃｈ）５Ｈで構成され、入力パッド１から入力され
る信号が保護抵抗２を介して入力される。
【０００８】保護トランジスタ回路３は、Ｐチャネルト
ランジスタ（Ｐｃｈ）３Ｂと、Ｎチャネルトランジスタ
（Ｎｃｈ）３Ｃ、保護トランジスタ回路４は、Ｐチャネ
ルトランジスタ（Ｐｃｈ）４Ｄと、Ｎチャネルトランジ
スタ（Ｎｃｈ）４Ｅでそれぞれ構成されている。
ランジスタ（Ｐｃｈ）３Ｂと、Ｎチャネルトランジスタ
（Ｎｃｈ）３Ｃ、保護トランジスタ回路４は、Ｐチャネ
ルトランジスタ（Ｐｃｈ）４Ｄと、Ｎチャネルトランジ
スタ（Ｎｃｈ）４Ｅでそれぞれ構成されている。
【０００９】そして、パッド１から入力されてくるサー
ジを吸収するために、この保護トランジスタ回路４のＰ
チャネルトランジスタ（Ｐｃｈ）４ＤとＮチャネルトラ
ンジスタ（Ｎｃｈ）４Ｅでは、それぞれ大きなサイズで
形成されている。
ジを吸収するために、この保護トランジスタ回路４のＰ
チャネルトランジスタ（Ｐｃｈ）４ＤとＮチャネルトラ
ンジスタ（Ｎｃｈ）４Ｅでは、それぞれ大きなサイズで
形成されている。
【００１０】図２に従来の入力用回路セルにおける素子
レイアウトを示す。図２において、ａはＮチャネルトラ
ンジスタの配置領域、ｂはＰチャネルトランジスタの配
置領域、ｃはラッチアップ耐性向上のためのＰチャネル
トランジスタとＮチャネルトランジスタの隔離領域を示
している。
レイアウトを示す。図２において、ａはＮチャネルトラ
ンジスタの配置領域、ｂはＰチャネルトランジスタの配
置領域、ｃはラッチアップ耐性向上のためのＰチャネル
トランジスタとＮチャネルトランジスタの隔離領域を示
している。
【００１１】この図２に示すように、ラッチアップ耐性
を上げるため、Ｐチャネルトランジスタ（Ｐｃｈ）４Ｄ
とＮチャネルトランジスタ（Ｎｃｈ）４Ｅはレイアウト
上大きな距離をもって離れて配置されている。そして、
ＰチャネルトランジスタとＮチャネルトランジスタの隔
離領域は、プロセスその他いろいろな要因にもよるが約
６０〜１００ミクロン程度である。そしてこれは経験
的、実験的に求められるのが通常である。
を上げるため、Ｐチャネルトランジスタ（Ｐｃｈ）４Ｄ
とＮチャネルトランジスタ（Ｎｃｈ）４Ｅはレイアウト
上大きな距離をもって離れて配置されている。そして、
ＰチャネルトランジスタとＮチャネルトランジスタの隔
離領域は、プロセスその他いろいろな要因にもよるが約
６０〜１００ミクロン程度である。そしてこれは経験
的、実験的に求められるのが通常である。
【００１２】また、入力初段にある抵抗２はサージが印
加された際に流れ込む電流量を絞ることが目的であり、
結果的に次段の入力トランジスタ回路５（５Ｇ、５Ｈ）
のゲート酸化膜の破壊を防いでいる。
加された際に流れ込む電流量を絞ることが目的であり、
結果的に次段の入力トランジスタ回路５（５Ｇ、５Ｈ）
のゲート酸化膜の破壊を防いでいる。
【００１３】そして、その入力初段となるトランジスタ
５のトランジスタ長はデザインルールの最小サイズでは
なくサージによるゲート酸化膜破壊を防ぐために経験的
に少し大きく設計されている。
５のトランジスタ長はデザインルールの最小サイズでは
なくサージによるゲート酸化膜破壊を防ぐために経験的
に少し大きく設計されている。
【００１４】図３に一般的なＣＭＯＳの出力用回路セル
を示す。入力用回路セルと構成されているパーツは基本
的に同じである。ＣＭＯＳ出力用回路セルは、パッド１
に接続される保護抵抗２、保護トランジスタ回路３、出
力トランジスタ回路４’とで構成されている。
を示す。入力用回路セルと構成されているパーツは基本
的に同じである。ＣＭＯＳ出力用回路セルは、パッド１
に接続される保護抵抗２、保護トランジスタ回路３、出
力トランジスタ回路４’とで構成されている。
【００１５】保護トランジスタ回路３’は、Ｐチャネル
トランジスタ（Ｐｃｈ）３’Ｂと、Ｎチャネルトランジ
スタ（Ｎｃｈ）３’Ｃ、保護トランジスタ回路４は、Ｐ
チャネルトランジスタ（Ｐｃｈ）４Ｄと、Ｎチャネルト
ランジスタ（Ｎｃｈ）４’Ｅでそれぞれ構成されてい
る。
トランジスタ（Ｐｃｈ）３’Ｂと、Ｎチャネルトランジ
スタ（Ｎｃｈ）３’Ｃ、保護トランジスタ回路４は、Ｐ
チャネルトランジスタ（Ｐｃｈ）４Ｄと、Ｎチャネルト
ランジスタ（Ｎｃｈ）４’Ｅでそれぞれ構成されてい
る。
【００１６】そして、図１、図３で気がつくところは、
入力用回路セルの保護トランジスタ回路４は出力用回路
セルの出力トランジスタ回路４’を使っているという点
である。
入力用回路セルの保護トランジスタ回路４は出力用回路
セルの出力トランジスタ回路４’を使っているという点
である。
【００１７】その大きな理由は、一般にＩ／ＯセルはＬ
ＳＩの周囲に配置され、その端子が入力であろうと出力
であろうと同じ高さで配置されることにある。近年ＬＳ
Ｉは自動配置配線ツールでレイアウトされるのが通常で
あり、内部マクロセル及びＩ／Ｏセルもその自動配置配
線ツールで配置配線されるよう同じ高さで設計、レイア
ウトされている。
ＳＩの周囲に配置され、その端子が入力であろうと出力
であろうと同じ高さで配置されることにある。近年ＬＳ
Ｉは自動配置配線ツールでレイアウトされるのが通常で
あり、内部マクロセル及びＩ／Ｏセルもその自動配置配
線ツールで配置配線されるよう同じ高さで設計、レイア
ウトされている。
【００１８】そして、そのツールを使う以上、仮にＩ／
Ｏセルの高さが小さいものが一部あったとしてもそこは
デッド領域となり無意味となる。そして隣合わせのセル
それぞれの基本構成が違う場合ラッチアップを考慮する
必要がある。
Ｏセルの高さが小さいものが一部あったとしてもそこは
デッド領域となり無意味となる。そして隣合わせのセル
それぞれの基本構成が違う場合ラッチアップを考慮する
必要がある。
【００１９】また、サージ耐性を入力用回路セルと出力
用回路セルと同様のレベルに保つためには同じパーツ、
さらには同様のレイアウトにしておくことが無難であ
る。そういったことから一般的にＩ／Ｏセルは入力であ
ろうが出力であろうが同じ大きさになっていた。
用回路セルと同様のレベルに保つためには同じパーツ、
さらには同様のレイアウトにしておくことが無難であ
る。そういったことから一般的にＩ／Ｏセルは入力であ
ろうが出力であろうが同じ大きさになっていた。
【００２０】
【発明が解決しようとする課題】ところで。上記した保
護回路のサイズは相対的に大きくなってきている。ま
た、ラッチアップ耐性の改善にはそのサージが印加され
るところのＰチャネルトランジスタ領域とＮチャネルト
ランジスタ領域を大きく離して配置させることが単純か
つ確実な方法として取られており、これらの理由により
保護回路部の面積は大きくＬＳＩの集積化、そしてチッ
プサイズの縮小化の大きなさまたげになっていた。
護回路のサイズは相対的に大きくなってきている。ま
た、ラッチアップ耐性の改善にはそのサージが印加され
るところのＰチャネルトランジスタ領域とＮチャネルト
ランジスタ領域を大きく離して配置させることが単純か
つ確実な方法として取られており、これらの理由により
保護回路部の面積は大きくＬＳＩの集積化、そしてチッ
プサイズの縮小化の大きなさまたげになっていた。
【００２１】また、特開平６−６１４３３号公報に開示
されているように、その保護回路中の保護ダイオードに
ショットキーダイオードを用いることにより、ラッチア
ップ耐性を上げるというものであり、これによれば正の
サージパルスに対するラッチアップは大きく改善される
が、負のサージパルスによるそれにはまた対策が必要と
される。
されているように、その保護回路中の保護ダイオードに
ショットキーダイオードを用いることにより、ラッチア
ップ耐性を上げるというものであり、これによれば正の
サージパルスに対するラッチアップは大きく改善される
が、負のサージパルスによるそれにはまた対策が必要と
される。
【００２２】また、特開平７−２１１９０１号公報に
は、保護回路のソース部にコンデンサを設けることで、
そのサージ印加のエネルギーを吸収しようとするもので
あるが、結果的にそのコンデンサは大容量が必要とさ
れ、それを配置する領域が別途必要となり、ＬＳＩの集
積化、そしてチップサイズの縮小化の大きなさまたげに
なっていた。
は、保護回路のソース部にコンデンサを設けることで、
そのサージ印加のエネルギーを吸収しようとするもので
あるが、結果的にそのコンデンサは大容量が必要とさ
れ、それを配置する領域が別途必要となり、ＬＳＩの集
積化、そしてチップサイズの縮小化の大きなさまたげに
なっていた。
【００２３】また、今まで述べてきたこととは別に、入
力用回路セル内の入力初段のトランジスタのサイズは、
サージに対する耐圧を上げるため一般的に最小サイズよ
りは大き目のトランジスタ長で設計されていることもあ
る。しかし、これはあくまで保護回路を入れた上での更
なる安全策である。
力用回路セル内の入力初段のトランジスタのサイズは、
サージに対する耐圧を上げるため一般的に最小サイズよ
りは大き目のトランジスタ長で設計されていることもあ
る。しかし、これはあくまで保護回路を入れた上での更
なる安全策である。
【００２４】しかしながら、上述したように、従来の保
護回路の構成でそのラッチアップ耐性を上げるために
は、Ｐチャネルトランジスタ領域とＮチャネルトランジ
スタ領域の間を大きく空けてやる必要があり、ＬＳＩの
集積化、そしてチップサイズの縮小化の大きなさまたげ
になるという問題があった。
護回路の構成でそのラッチアップ耐性を上げるために
は、Ｐチャネルトランジスタ領域とＮチャネルトランジ
スタ領域の間を大きく空けてやる必要があり、ＬＳＩの
集積化、そしてチップサイズの縮小化の大きなさまたげ
になるという問題があった。
【００２５】また、ショットキーダイオードを用いる場
合もそれを追加してやる必要があり、そのトランジスタ
サイズは流せる電流量を考えた場合通常の保護ダイオー
ドと同様のサイズが必要とされる。また、コンデンサを
追加する方法も同様である。
合もそれを追加してやる必要があり、そのトランジスタ
サイズは流せる電流量を考えた場合通常の保護ダイオー
ドと同様のサイズが必要とされる。また、コンデンサを
追加する方法も同様である。
【００２６】このように、従来の方法ではラッチアップ
耐性を下げずにその入力用回路セルの大きさを小さくす
ることは困難である。
耐性を下げずにその入力用回路セルの大きさを小さくす
ることは困難である。
【００２７】今日のＬＳＩの微細化、高集積化にもかか
わらず、その入力用回路セルの大きさがネックとなり低
価格化に対応するための障害になっていた。
わらず、その入力用回路セルの大きさがネックとなり低
価格化に対応するための障害になっていた。
【００２８】上記問題点を解決するために、この発明
は、そのラッチアップ耐性を下げずに、入力用回路セル
のサイズを小さくし、ＬＳＩのコストダウンを可能とす
る半導体装置を提供することを目的とする。
は、そのラッチアップ耐性を下げずに、入力用回路セル
のサイズを小さくし、ＬＳＩのコストダウンを可能とす
る半導体装置を提供することを目的とする。
【００２９】
【課題を解決するための手段】この発明は、半導体集積
回路のコア領域がＣＭＯＳで構成された半導体装置にお
いて、入力用回路セルが、ＮチャネルまたはＰチャネル
のどちらか一方のトランジスタのみを用いて構成されて
いることを特徴とする。
回路のコア領域がＣＭＯＳで構成された半導体装置にお
いて、入力用回路セルが、ＮチャネルまたはＰチャネル
のどちらか一方のトランジスタのみを用いて構成されて
いることを特徴とする。
【００３０】前記入力用回路セルを通った入力信号の初
段のトランジスタは、内部コア領域に配置され、前記初
段のトランジスタは自動配置配線ツールでの配置が可能
なように他のマクロセルと同じ高さに構成するとよい。
段のトランジスタは、内部コア領域に配置され、前記初
段のトランジスタは自動配置配線ツールでの配置が可能
なように他のマクロセルと同じ高さに構成するとよい。
【００３１】前記初段のトランジスタルは、ＤＣ特性を
満たすようなＰチャネルトランジスタまたはＮチャネル
トランジスタのトランジスタ比を用いるとともに、これ
らのトランジスタ長はデザインルールに従った最小サイ
ズで書かれている内部のマクロセルより大きくするよう
に構成するとよい。
満たすようなＰチャネルトランジスタまたはＮチャネル
トランジスタのトランジスタ比を用いるとともに、これ
らのトランジスタ長はデザインルールに従った最小サイ
ズで書かれている内部のマクロセルより大きくするよう
に構成するとよい。
【００３２】上記の構成によれば、半導体装置はラッチ
アップを考慮する必要がなくなるため、その回路セルを
小さくすることができる。
アップを考慮する必要がなくなるため、その回路セルを
小さくすることができる。
【００３３】また、この発明は、ＮチャネルまたはＰチ
ャネルのどちらか一方のトランジスタのみを用いて構成
された入力用回路セルからなる入力端子部を半導体チッ
プの一辺に集めて配置することを特徴とする。
ャネルのどちらか一方のトランジスタのみを用いて構成
された入力用回路セルからなる入力端子部を半導体チッ
プの一辺に集めて配置することを特徴とする。
【００３４】上記のように、ＮチャネルまたはＰチャネ
ルのどちらか一方のトランジスタのみを用いて構成され
た入力用回路セルからなる入力端子部を半導体チップの
一辺に集めて配置することで、チップ面積を縮小するこ
とができ、安価な半導体装置を提供することができる。
ルのどちらか一方のトランジスタのみを用いて構成され
た入力用回路セルからなる入力端子部を半導体チップの
一辺に集めて配置することで、チップ面積を縮小するこ
とができ、安価な半導体装置を提供することができる。
【００３５】
【発明の実施の形態】以下、この発明の実施の形態につ
き図面に従い説明する。図４は、この発明の実施の形態
にかかる入力用回路セルの構成を示すブロック図であ
る。
き図面に従い説明する。図４は、この発明の実施の形態
にかかる入力用回路セルの構成を示すブロック図であ
る。
【００３６】上記した図１の入力用回路セルと図３に示
す出力用回路セルとから分かるように、ＣＭＯＳの出力
用回路セルと入力用回路セルと構成されているパーツは
基本的に同じである。そして、図１、図３で気がつくと
ころは、入力用回路セルの保護トランジスタ回路は出力
用回路セルの出力トランジスタ回路を使っているという
点である。一般的にＩ／Ｏセルは入力であろうが出力で
あろうが同じ大きさになっていた。
す出力用回路セルとから分かるように、ＣＭＯＳの出力
用回路セルと入力用回路セルと構成されているパーツは
基本的に同じである。そして、図１、図３で気がつくと
ころは、入力用回路セルの保護トランジスタ回路は出力
用回路セルの出力トランジスタ回路を使っているという
点である。一般的にＩ／Ｏセルは入力であろうが出力で
あろうが同じ大きさになっていた。
【００３７】しかし、セルの機能を考えた場合、入力用
回路セルに出力機能は必要とされず、すなわち、図１に
示している大きなサイズの保護トランジスタ回路４は他
に代用できるものがあれば削減可能である。そして、保
護トランジスタ回路をＰチャネルトランジスタが削減で
き、Ｎチャネルだけで構成することが出来た場合、Ｎチ
ャネルトランジスタが削減でき、Ｐチャネルだけで構成
することが出来た場合、そのＰチャネルトランジスタが
削減でき、Ｎチャネルだけで構成することが出来た場
合、ラッチアップ耐性向上のために空けられていた大き
な距離は必要なくなる。Ｎチャネルトランジスタまたは
Ｐチャネルトランジスタだけの場合は、ラッチアップの
原因であるサイリスタ構造になり得ないからである。
回路セルに出力機能は必要とされず、すなわち、図１に
示している大きなサイズの保護トランジスタ回路４は他
に代用できるものがあれば削減可能である。そして、保
護トランジスタ回路をＰチャネルトランジスタが削減で
き、Ｎチャネルだけで構成することが出来た場合、Ｎチ
ャネルトランジスタが削減でき、Ｐチャネルだけで構成
することが出来た場合、そのＰチャネルトランジスタが
削減でき、Ｎチャネルだけで構成することが出来た場
合、ラッチアップ耐性向上のために空けられていた大き
な距離は必要なくなる。Ｎチャネルトランジスタまたは
Ｐチャネルトランジスタだけの場合は、ラッチアップの
原因であるサイリスタ構造になり得ないからである。
【００３８】この発明は、上記したことを考慮してなさ
れたものである。図４に示す実施形態では、保護トラン
ジスタ回路をすべてＮチャネルトランジスタで構成した
ものである。この実施形態における入力用回路セルは、
パッド１に接続される保護抵抗２、Ｎチャネルトランジ
スタのみで構成された保護トランジスタ回路４１、コア
領域の一部となるＣＭＯＳ入力トランジスタ５と、保護
抵抗２と入力トランジスタ５との間に設けられるＮチャ
ネルトランジスタのみで構成された保護トランジスタ回
路３１で構成されている。
れたものである。図４に示す実施形態では、保護トラン
ジスタ回路をすべてＮチャネルトランジスタで構成した
ものである。この実施形態における入力用回路セルは、
パッド１に接続される保護抵抗２、Ｎチャネルトランジ
スタのみで構成された保護トランジスタ回路４１、コア
領域の一部となるＣＭＯＳ入力トランジスタ５と、保護
抵抗２と入力トランジスタ５との間に設けられるＮチャ
ネルトランジスタのみで構成された保護トランジスタ回
路３１で構成されている。
【００３９】上記のように、Ｎチャネルトランジスタの
みで構成されているので、入力用回路セルは、ラッチア
ップ耐性向上のために空けられていた大きな距離（図２
のｃ領域）は必要なくなる。
みで構成されているので、入力用回路セルは、ラッチア
ップ耐性向上のために空けられていた大きな距離（図２
のｃ領域）は必要なくなる。
【００４０】初段の入力トランジスタ回路５は、内部コ
ア領域に配置され、初段の入力トランジスタ回路５は自
動配置配線ツールでの配置が可能なように他のマクロセ
ルと同じ高さに構成する
ア領域に配置され、初段の入力トランジスタ回路５は自
動配置配線ツールでの配置が可能なように他のマクロセ
ルと同じ高さに構成する
【００４１】入力トランジスタ回路５は、ＤＣ特性を満
たすようなＮチャネルトランジスタのトランジスタ比を
用いるとともに、これらのトランジスタ長はデザインル
ールに従った最小サイズで書かれている内部のマクロセ
ルより大きくしている。
たすようなＮチャネルトランジスタのトランジスタ比を
用いるとともに、これらのトランジスタ長はデザインル
ールに従った最小サイズで書かれている内部のマクロセ
ルより大きくしている。
【００４２】上記した入力用回路セルにおいて、パッド
１に対Ｖｃｃ＋２ｋのサージ電圧が入力されると、保護
トランジスタ回路３１のトランジスタ３１Ｂ、保護トラ
ンジスタ回路４１のトランジスタ４１Ｄにトランジスタ
オン電流が流れサージ電圧によるエネルギーを発散す
る。パッド１に対Ｖｃｃ−２ｋのサージ電圧が入力され
ると、保護トランジスタ回路３１のトランジスタ３１
Ｂ、保護トランジスタ回路４のトランジスタ４１ＤにＰ
Ｎ順方向電流が流れサージ電圧によるエネルギーを発散
する。
１に対Ｖｃｃ＋２ｋのサージ電圧が入力されると、保護
トランジスタ回路３１のトランジスタ３１Ｂ、保護トラ
ンジスタ回路４１のトランジスタ４１Ｄにトランジスタ
オン電流が流れサージ電圧によるエネルギーを発散す
る。パッド１に対Ｖｃｃ−２ｋのサージ電圧が入力され
ると、保護トランジスタ回路３１のトランジスタ３１
Ｂ、保護トランジスタ回路４のトランジスタ４１ＤにＰ
Ｎ順方向電流が流れサージ電圧によるエネルギーを発散
する。
【００４３】また、パッド１に対ＧＮＤ＋２ｋのサージ
電圧が入力されると、保護トランジスタ３１のトランジ
スタ３１Ｃ、保護トランジスタ回路４１のトランジスタ
４１Ｅにパンチスルー電流が流れサージ電圧によるエネ
ルギーを発散する。パッド１に対ＧＮＤ−２ｋのサージ
電圧が入力されると、保護トランジスタ３１のトランジ
スタ３１Ｃ、保護トランジスタ回路４１のトランジスタ
４１ＥにＰＮ順方向電流が流れサージ電圧によるエネル
ギーを発散する。
電圧が入力されると、保護トランジスタ３１のトランジ
スタ３１Ｃ、保護トランジスタ回路４１のトランジスタ
４１Ｅにパンチスルー電流が流れサージ電圧によるエネ
ルギーを発散する。パッド１に対ＧＮＤ−２ｋのサージ
電圧が入力されると、保護トランジスタ３１のトランジ
スタ３１Ｃ、保護トランジスタ回路４１のトランジスタ
４１ＥにＰＮ順方向電流が流れサージ電圧によるエネル
ギーを発散する。
【００４４】上記したように、入力用回路セルを用いた
半導体装置はラッチアップを考慮する必要がなくなるた
めその入力用回路セルを小さくすることが可能となる。
半導体装置はラッチアップを考慮する必要がなくなるた
めその入力用回路セルを小さくすることが可能となる。
【００４５】図５に、この発明の第２の実施形態を示
す。図５に示す実施形態では、保護トランジスタ回路を
すべてＰチャネルトランジスタで構成したものである。
この実施形態における入力用回路セルは、パッド１に接
続される保護抵抗２、Ｐチャネルトランジスタのみで構
成された保護トランジスタ回路４２、コア領域の一部と
なるＣＭＯＳ入力トランジスタ回路５と、保護抵抗２と
入力トランジスタ回路５との間に設けられるＰチャネル
トランジスタのみで構成された保護トランジスタ回路３
２で構成されている。
す。図５に示す実施形態では、保護トランジスタ回路を
すべてＰチャネルトランジスタで構成したものである。
この実施形態における入力用回路セルは、パッド１に接
続される保護抵抗２、Ｐチャネルトランジスタのみで構
成された保護トランジスタ回路４２、コア領域の一部と
なるＣＭＯＳ入力トランジスタ回路５と、保護抵抗２と
入力トランジスタ回路５との間に設けられるＰチャネル
トランジスタのみで構成された保護トランジスタ回路３
２で構成されている。
【００４６】このように、保護トランジスタ回路をすべ
てＰチャネルトランジスタで構成しても同様の効果が得
られる。ただし、面積的には、保護トランジスタ回路を
すべてＮチャネルトランジスタで構成した場合よりも若
干大きくなる。
てＰチャネルトランジスタで構成しても同様の効果が得
られる。ただし、面積的には、保護トランジスタ回路を
すべてＮチャネルトランジスタで構成した場合よりも若
干大きくなる。
【００４７】今まで述べた保護トランジスタ３１Ｂ、３
１Ｃ、４１Ｄ、４１Ｅは、通常のエンハンスメントトラ
ンジスタ以外に、必要に応じてフィールドトランジスタ
を用いてもよい。フィールドトランジスタの場合は、面
積が少し大きくなることが予想されるが、パッド１から
印加されるサージに対するトランジスタのゲート酸化膜
耐圧が低いとき、フィールドトランジスタを用いること
でその耐性を向上させる効果がある。
１Ｃ、４１Ｄ、４１Ｅは、通常のエンハンスメントトラ
ンジスタ以外に、必要に応じてフィールドトランジスタ
を用いてもよい。フィールドトランジスタの場合は、面
積が少し大きくなることが予想されるが、パッド１から
印加されるサージに対するトランジスタのゲート酸化膜
耐圧が低いとき、フィールドトランジスタを用いること
でその耐性を向上させる効果がある。
【００４８】次に、この発明による入力用回路セルを用
いた場合と、図１に示す回路セルを用いた場合の半導体
装置のチップ面積につき説明する。
いた場合と、図１に示す回路セルを用いた場合の半導体
装置のチップ面積につき説明する。
【００４９】図６は、図１、図３に示す従来のセルを用
いた場合の半導体装置の構成図である。半導体チップ１
１に、ＲＯＭ回路１２，ＲＡＭ回路１３、ロジック回路
１４が配置される。チップ１１の周囲には、図１，図３
で示す構成のＩ／Ｏセル２０が配置される。このＩ／Ｏ
セル２０は、ＣＭＯＳで構成されているため、図２に示
すように、ラッチアップ耐性向上のためのＰチャネル、
Ｎチャネルトランジスタ隔離領域ｃが設けられており、
その分面積が大きい。ＲＯＭ回路１２，ＲＡＭ回路１３
へはＩ／Ｏセル２０からそれぞれアドレス入力ａ，ｂが
与えられる。ＲＯＭ回路１２からデータ出力ｃがＩ／Ｏ
セル２０より出力される。ＲＡＭ１３、ロジック回路１
４は、データの入出力ｄがＩ／Ｏセル２０を介して行わ
れる。
いた場合の半導体装置の構成図である。半導体チップ１
１に、ＲＯＭ回路１２，ＲＡＭ回路１３、ロジック回路
１４が配置される。チップ１１の周囲には、図１，図３
で示す構成のＩ／Ｏセル２０が配置される。このＩ／Ｏ
セル２０は、ＣＭＯＳで構成されているため、図２に示
すように、ラッチアップ耐性向上のためのＰチャネル、
Ｎチャネルトランジスタ隔離領域ｃが設けられており、
その分面積が大きい。ＲＯＭ回路１２，ＲＡＭ回路１３
へはＩ／Ｏセル２０からそれぞれアドレス入力ａ，ｂが
与えられる。ＲＯＭ回路１２からデータ出力ｃがＩ／Ｏ
セル２０より出力される。ＲＡＭ１３、ロジック回路１
４は、データの入出力ｄがＩ／Ｏセル２０を介して行わ
れる。
【００５０】上記のような構成においては、アドレス入
力ａ，ｂは入力だけであるので、このＩ／Ｏセルをこの
発明の入力用回路セルを用いることができる。そして、
この発明の入力用回路セル２１を半導体チップ１１の一
辺に集めて配置するとチップ面積を縮小することができ
る。図７は、この発明の入力用回路セルを用いた半導体
装置の構成図である。この図７の例においては、左列の
端子が全てアドレス入力という、入力用回路セルだけで
構成できる。このため、この入力用回路セル２１を図４
に示す入力用回路セルで構成する。
力ａ，ｂは入力だけであるので、このＩ／Ｏセルをこの
発明の入力用回路セルを用いることができる。そして、
この発明の入力用回路セル２１を半導体チップ１１の一
辺に集めて配置するとチップ面積を縮小することができ
る。図７は、この発明の入力用回路セルを用いた半導体
装置の構成図である。この図７の例においては、左列の
端子が全てアドレス入力という、入力用回路セルだけで
構成できる。このため、この入力用回路セル２１を図４
に示す入力用回路セルで構成する。
【００５１】なお、点線が示したものが、従来のＩ／Ｏ
セルを用いた場合の領域を示している。図７から分かる
ように、アドレス入力用の回路セルの大きさを半分以下
にすることができ、一般的に、Ｉ／Ｏセルの大きさがチ
ップ面積に示す割合が大きいので、この発明の入力用回
路セルを用いるとチップ面積の縮小に大きく寄与するこ
とになる。
セルを用いた場合の領域を示している。図７から分かる
ように、アドレス入力用の回路セルの大きさを半分以下
にすることができ、一般的に、Ｉ／Ｏセルの大きさがチ
ップ面積に示す割合が大きいので、この発明の入力用回
路セルを用いるとチップ面積の縮小に大きく寄与するこ
とになる。
【００５２】図８は、入力用回路をＮチャネルトランジ
スタのみで構成した場合の断面図、図９は、入力用回路
をＰチャネルトランジスタのみで構成した場合の断面図
である。図中矢印は、ラッチアップの要因になるため製
品企画上認められていない電圧が入力された時の電流の
流れを示している。
スタのみで構成した場合の断面図、図９は、入力用回路
をＰチャネルトランジスタのみで構成した場合の断面図
である。図中矢印は、ラッチアップの要因になるため製
品企画上認められていない電圧が入力された時の電流の
流れを示している。
【００５３】Ｐチャネルトランジスタのみで構成した場
合、入力用回路セルが全てＰチャネルで構成されること
で、セルのエリアには全てＮウェルがひかれることにな
る。
合、入力用回路セルが全てＰチャネルで構成されること
で、セルのエリアには全てＮウェルがひかれることにな
る。
【００５４】実働作時、本来入力されるはずのない電
圧、すなわち、電源電圧以上もしくはＧＮＤ電圧以下の
電圧が外来ノイズにより端子に入力される可能性があ
る。この場合保護トランジスタ回路が働き、サージを吸
収する原理で電流が流れることになるが、このときＮチ
ャネルのみで構成した場合、あるいは従来のＣＭＯＳを
用いた場合も同じであるが、その電流は基板を通ってい
くことになる。これは基板の電位を不安定にさせラッチ
アップの要因になり得る。
圧、すなわち、電源電圧以上もしくはＧＮＤ電圧以下の
電圧が外来ノイズにより端子に入力される可能性があ
る。この場合保護トランジスタ回路が働き、サージを吸
収する原理で電流が流れることになるが、このときＮチ
ャネルのみで構成した場合、あるいは従来のＣＭＯＳを
用いた場合も同じであるが、その電流は基板を通ってい
くことになる。これは基板の電位を不安定にさせラッチ
アップの要因になり得る。
【００５５】一方、図９に示すように、Ｐチャネルトラ
ンジスタのみで構成した場合、Ｎウェル中を電流が通る
ため、基板電位（Ｐ基板）への影響はない。また、この
Ｎウェルは、本来入力回路用セルにだけひかれているも
のであり、また、Ｎチャネルトランジスタは近くに存在
しないため全くラッチアップの要因になり得ない。
ンジスタのみで構成した場合、Ｎウェル中を電流が通る
ため、基板電位（Ｐ基板）への影響はない。また、この
Ｎウェルは、本来入力回路用セルにだけひかれているも
のであり、また、Ｎチャネルトランジスタは近くに存在
しないため全くラッチアップの要因になり得ない。
【００５６】このように、Ｐチャネルトランジスタ構成
する場合、面積を考えるとＭＯＳの特性によりＮチャネ
ルトランジスタに対して大きくなるが、製品の信頼性と
いう観点からＰチャネルトランジスタを使用することも
考慮できる。
する場合、面積を考えるとＭＯＳの特性によりＮチャネ
ルトランジスタに対して大きくなるが、製品の信頼性と
いう観点からＰチャネルトランジスタを使用することも
考慮できる。
【発明の効果】以上説明したように、この発明によれ
ば、半導体装置はラッチアップを考慮する必要がなくな
るため、その回路セルを小さくすることができる。
ば、半導体装置はラッチアップを考慮する必要がなくな
るため、その回路セルを小さくすることができる。
【００５７】ＮチャネルまたはＰチャネルのどちらか一
方のトランジスタのみを用いて構成された入力用回路セ
ルからなる入力端子部を半導体チップの一辺に集めて配
置することで、チップ面積を縮小することができ、安価
な半導体装置を提供することができる。
方のトランジスタのみを用いて構成された入力用回路セ
ルからなる入力端子部を半導体チップの一辺に集めて配
置することで、チップ面積を縮小することができ、安価
な半導体装置を提供することができる。
【図１】一般的なＣＭＯＳの入力用回路セルのブロック
図である。
図である。
【図２】従来の入力用回路セルにおける素子レイアウト
を示す図である。
を示す図である。
【図３】一般的なＣＭＯＳの出力用回路セルのブロック
図である。
図である。
【図４】この発明の実施の形態にかかる入力用回路セル
の構成を示すブロック図である。
の構成を示すブロック図である。
【図５】この発明の実施の形態にかかる入力用回路セル
の構成を示すブロック図である。
の構成を示すブロック図である。
【図６】従来のセルを用いた場合の半導体装置の構成図
である。
である。
【図７】この発明を用いた場合の半導体装置の構成図で
ある。
ある。
【図８】入力用回路をＮチャネルトランジスタのみで構
成した場合の断面図である。
成した場合の断面図である。
【図９】入力用回路をＰチャネルトランジスタのみで構
成した場合の断面図である。
成した場合の断面図である。
１ パッド
２ 保護抵抗
３１ 保護トランジスタ回路
４１ 保護トランジスタ回路
５ コア領域の一部となるＣＭＯＳ入力トランジスタ回
路
路
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F038 AV06 BH01 BH02 BH04 BH07
BH13 BH18 CA05 CA09 CA10
EZ20
5F048 AA03 AC03 AC10 BA01 CC01
CC09 CC15 CC16 CC19
5F064 AA05 BB27 BB28 BB35 CC12
CC22 DD09 DD14 DD20 DD32
DD42
Claims (4)
- 【請求項１】 半導体集積回路のコア領域がＣＭＯＳで
構成された半導体装置において、入力用回路セルが、Ｎ
チャネルまたはＰチャネルのどちらか一方のトランジス
タのみを用いて構成されていることを特徴とする半導体
装置。 - 【請求項２】 前記入力用回路セルを通った入力信号の
初段のトランジスタは、内部コア領域に配置され、前記
初段のトランジスタは自動配置配線ツールでの配置が可
能なように他のマクロセルと同じ高さに構成されている
ことを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記初段のトランジスタは、ＤＣ特性を
満たすようなＰチャネルトランジスタまたはＮチャネル
トランジスタのトランジスタ比を用いるとともに、これ
らのトランジスタ長はデザインルールに従った最小サイ
ズで書かれている内部のマクロセルより大きくすること
を特徴とする請求項１または２に記載の半導体装置。 - 【請求項４】 ＮチャネルまたはＰチャネルのどちらか
一方のトランジスタのみを用いて構成された入力用回路
セルからなる入力端子部を半導体チップの一辺に集めて
配置することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001278339A JP2003086707A (ja) | 2001-09-13 | 2001-09-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001278339A JP2003086707A (ja) | 2001-09-13 | 2001-09-13 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005187403A Division JP2005294868A (ja) | 2005-06-27 | 2005-06-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003086707A true JP2003086707A (ja) | 2003-03-20 |
| JP2003086707A5 JP2003086707A5 (ja) | 2005-09-02 |
Family
ID=19102725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001278339A Pending JP2003086707A (ja) | 2001-09-13 | 2001-09-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003086707A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7919847B2 (en) | 2006-03-02 | 2011-04-05 | Ricoh Company, Ltd. | Semiconductor wafer, semiconductor device, and semiconductor device manufacturing method |
-
2001
- 2001-09-13 JP JP2001278339A patent/JP2003086707A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7919847B2 (en) | 2006-03-02 | 2011-04-05 | Ricoh Company, Ltd. | Semiconductor wafer, semiconductor device, and semiconductor device manufacturing method |
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060214 |
|
| A521 | Written amendment |
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|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
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|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20060616 |