JP2002093812A - 半導体装置 - Google Patents
半導体装置Info
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- JP2002093812A JP2002093812A JP2000284175A JP2000284175A JP2002093812A JP 2002093812 A JP2002093812 A JP 2002093812A JP 2000284175 A JP2000284175 A JP 2000284175A JP 2000284175 A JP2000284175 A JP 2000284175A JP 2002093812 A JP2002093812 A JP 2002093812A
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Abstract
(57)【要約】
【課題】 プロセスモニタ用のＴＥＧ数の制限を緩和で
きる半導体装置を提供する。 【解決手段】 チップ１１の最外周にこのチップ１１を
囲ってダミー配線１３が配置されており、このダミー配
線１３がプロセスモニタ用または配線及びコンタクトの
信頼性評価用として用いられる。また、前記ダミー配線
１３によるプロセスモニタ用または配線及びコンタクト
の信頼性評価用のパターンの電極パッド１４は、前記チ
ップ１１外に引き出し配線１５を用いて引き出され、ダ
イシングライン１２上に配置されている。
きる半導体装置を提供する。 【解決手段】 チップ１１の最外周にこのチップ１１を
囲ってダミー配線１３が配置されており、このダミー配
線１３がプロセスモニタ用または配線及びコンタクトの
信頼性評価用として用いられる。また、前記ダミー配線
１３によるプロセスモニタ用または配線及びコンタクト
の信頼性評価用のパターンの電極パッド１４は、前記チ
ップ１１外に引き出し配線１５を用いて引き出され、ダ
イシングライン１２上に配置されている。
Description
【０００１】
【発明の属する技術分野】本発明は、製品のプロセスモ
ニタ用のＴＥＧ（Test Element Group）を有する半導体
装置に関する。
ニタ用のＴＥＧ（Test Element Group）を有する半導体
装置に関する。
【０００２】
【従来の技術】従来から、製品のプロセスモニタ用のＴ
ＥＧ（Test Element Group）には以下のようなものがあ
る。第１に、複数のチップを備えた製品チップのうち例
えば１つのチップを潰し、この潰されたチップをモニタ
用のＴＥＧチップとして使用する。第２に、ダイシング
ライン上に評価用パターンを配置し、この評価用パター
ンをＴＥＧとして使用する。ここで、図７に示すよう
に、例えば、マスク１０内に４つのチップ１１が配置さ
れた製品チップの場合、プロセスモニタ用として使用で
きるダイシングライン１２のエリアは、チップ１１間の
十字になったエリアである。
ＥＧ（Test Element Group）には以下のようなものがあ
る。第１に、複数のチップを備えた製品チップのうち例
えば１つのチップを潰し、この潰されたチップをモニタ
用のＴＥＧチップとして使用する。第２に、ダイシング
ライン上に評価用パターンを配置し、この評価用パター
ンをＴＥＧとして使用する。ここで、図７に示すよう
に、例えば、マスク１０内に４つのチップ１１が配置さ
れた製品チップの場合、プロセスモニタ用として使用で
きるダイシングライン１２のエリアは、チップ１１間の
十字になったエリアである。
【０００３】
【発明が解決しようとする課題】しかしながら、第１の
場合では、試作段階でのプロセスモニタは十分行える
が、量産化の際にはチップグロスを少なくしているた
め、再度量産用としてＴＥＧチップを削除したマスクを
作製して製品の再立上げをする必要がある。従って、製
品の量産化が遅れるという問題が生じる。
場合では、試作段階でのプロセスモニタは十分行える
が、量産化の際にはチップグロスを少なくしているた
め、再度量産用としてＴＥＧチップを削除したマスクを
作製して製品の再立上げをする必要がある。従って、製
品の量産化が遅れるという問題が生じる。
【０００４】一方、第２の場合では、ダイシングライン
１２のエリアはチップ１１のサイズにより決定される。
しかし、製品の大容量化に伴いチップ１１のサイズが大
きくなることにより、ダイシングライン１２のエリアが
小さくなってしまう。例えば、図８に示すように、製品
の大容量化に伴ってチップ１１が縦長のチップとなった
場合、マスク１０内のチップ１１は２チップとなり、ダ
イシングライン１２のエリアはチップ１１間の縦１本分
のエリアだけになる（マスクのＳｈｏｔＳｉｚｅは露光
装置によって決まっている）。これにより、プロセスモ
ニタ用のＴＥＧを配置できるエリアが小さくなり、プロ
セスモニタ用のＴＥＧの数量が減少してしまう。したが
って、ＴＥＧの数が制限されるため、十分にプロセスモ
ニタができなくなる問題がある。さらに、新規なプロセ
ス製品の場合はプロセスモニタ用のＴＥＧが多数必要と
なるが、ダイシングライン１２のエリアの制約から必要
な全てのＴＥＧを配置できないという問題が発生する。
特に、配線の信頼性（ストレスマイグレーション）を評
価するパターンなどは、大規模なエリア（通常、数ｍｍ
以上の配線長）が必要となり、評価パターンを配置する
領域が不足するという問題が生じる。以上のように、ダ
イシングライン１２のエリアの縮小に伴い、プロセスモ
ニタ用のＴＥＧの数量が制限されるという問題が生じて
いた。
１２のエリアはチップ１１のサイズにより決定される。
しかし、製品の大容量化に伴いチップ１１のサイズが大
きくなることにより、ダイシングライン１２のエリアが
小さくなってしまう。例えば、図８に示すように、製品
の大容量化に伴ってチップ１１が縦長のチップとなった
場合、マスク１０内のチップ１１は２チップとなり、ダ
イシングライン１２のエリアはチップ１１間の縦１本分
のエリアだけになる（マスクのＳｈｏｔＳｉｚｅは露光
装置によって決まっている）。これにより、プロセスモ
ニタ用のＴＥＧを配置できるエリアが小さくなり、プロ
セスモニタ用のＴＥＧの数量が減少してしまう。したが
って、ＴＥＧの数が制限されるため、十分にプロセスモ
ニタができなくなる問題がある。さらに、新規なプロセ
ス製品の場合はプロセスモニタ用のＴＥＧが多数必要と
なるが、ダイシングライン１２のエリアの制約から必要
な全てのＴＥＧを配置できないという問題が発生する。
特に、配線の信頼性（ストレスマイグレーション）を評
価するパターンなどは、大規模なエリア（通常、数ｍｍ
以上の配線長）が必要となり、評価パターンを配置する
領域が不足するという問題が生じる。以上のように、ダ
イシングライン１２のエリアの縮小に伴い、プロセスモ
ニタ用のＴＥＧの数量が制限されるという問題が生じて
いた。
【０００５】本発明は上記課題を解決するためになされ
たものであり、その目的とするところは、プロセスモニ
タ用のＴＥＧ数の制限を緩和できる半導体装置を提供す
ることにある。
たものであり、その目的とするところは、プロセスモニ
タ用のＴＥＧ数の制限を緩和できる半導体装置を提供す
ることにある。
【０００６】
【課題を解決するための手段】本発明は、前記目的を達
成するために以下に示す手段を用いている。
成するために以下に示す手段を用いている。
【０００７】本発明の半導体装置は、チップの最外周に
このチップを囲ってダミー配線が配置されており、この
ダミー配線がプロセスモニタ用または配線及びコンタク
トの信頼性評価用として用いられている。
このチップを囲ってダミー配線が配置されており、この
ダミー配線がプロセスモニタ用または配線及びコンタク
トの信頼性評価用として用いられている。
【０００８】また、前記ダミー配線によるプロセスモニ
タ用または配線及びコンタクトの信頼性評価用のパター
ンの電極パッド部は、前記チップ外に引き出し配線を用
いて引き出され、ダイシングライン上に配置されてい
る。
タ用または配線及びコンタクトの信頼性評価用のパター
ンの電極パッド部は、前記チップ外に引き出し配線を用
いて引き出され、ダイシングライン上に配置されてい
る。
【０００９】上記本発明の半導体装置によれば、チップ
内に形成されたダミー配線をプロセスモニタ用のＴＥＧ
として用い、ダイシングライン上にはＴＥＧ用の電極パ
ッドのみが存在している。したがって、チップサイズが
大きくなりダイシングラインのエリアが縮小した場合で
も、ＴＥＧ用の電極パッドのみが影響するだけでＴＥＧ
自体の数量には影響がない。このため、チップサイズの
拡大に伴うＴＥＧ数の制限を緩和でき、プロセスモニタ
を十分に行うことができる。
内に形成されたダミー配線をプロセスモニタ用のＴＥＧ
として用い、ダイシングライン上にはＴＥＧ用の電極パ
ッドのみが存在している。したがって、チップサイズが
大きくなりダイシングラインのエリアが縮小した場合で
も、ＴＥＧ用の電極パッドのみが影響するだけでＴＥＧ
自体の数量には影響がない。このため、チップサイズの
拡大に伴うＴＥＧ数の制限を緩和でき、プロセスモニタ
を十分に行うことができる。
【００１０】
【発明の実施の形態】本発明は、製品チップの最外周に
チップを囲ってダミー配線が配置されており、このダミ
ー配線がプロセスモニタ用や配線及びＶｉａコンタクト
の信頼性評価用のパターンとなっていることを特徴とす
る。以下に、本発明の実施の形態を図面を参照して説明
する。
チップを囲ってダミー配線が配置されており、このダミ
ー配線がプロセスモニタ用や配線及びＶｉａコンタクト
の信頼性評価用のパターンとなっていることを特徴とす
る。以下に、本発明の実施の形態を図面を参照して説明
する。
【００１１】図１は、マスク内に配置された製品チップ
の平面図を示す。図１に示すように、マスク１０内に例
えば４つのチップ１１が配置され、このチップ１１間の
十字になったエリアがダイシングライン１２となる。ま
た、各チップ１１の最外周エリアには、チップ１１を囲
うようにダミー配線１３が設けられている。このダミー
配線１３は、通常、ダイシングライン１２からのクラッ
ク防止用や、チップ１１単体でのアセンブリ時のチップ
１１の側面からの汚染の侵入防止用として用いられる。
の平面図を示す。図１に示すように、マスク１０内に例
えば４つのチップ１１が配置され、このチップ１１間の
十字になったエリアがダイシングライン１２となる。ま
た、各チップ１１の最外周エリアには、チップ１１を囲
うようにダミー配線１３が設けられている。このダミー
配線１３は、通常、ダイシングライン１２からのクラッ
ク防止用や、チップ１１単体でのアセンブリ時のチップ
１１の側面からの汚染の侵入防止用として用いられる。
【００１２】図２は、チップ最外周のダミー配線パター
ンの拡大図を示す。図２に示すように、チップ１１の最
外周エリアにはダミー配線１３が設けられており、この
ダミー配線１３を用いてプロセスモニタ用のＴＥＧ（Te
st Element Group）が作製される。具体的には、ダイシ
ングライン１２上にＴＥＧ用の電極パッド１４が形成さ
れ、このＴＥＧ用の電極パッド１４が引き出し配線１５
を介してダミー配線１３と接続されている。つまり、ダ
ミー配線１３を用いたＴＥＧ用の電極パッド１４は、引
き出し配線１５を介してチップ１１の外部へ引き出され
ている。これにより、ダイシングライン１２上にはＴＥ
Ｇ用の電極パッド１４のみが存在し、製品チップ１１内
には製品用の電極パッド１６のみが存在する。
ンの拡大図を示す。図２に示すように、チップ１１の最
外周エリアにはダミー配線１３が設けられており、この
ダミー配線１３を用いてプロセスモニタ用のＴＥＧ（Te
st Element Group）が作製される。具体的には、ダイシ
ングライン１２上にＴＥＧ用の電極パッド１４が形成さ
れ、このＴＥＧ用の電極パッド１４が引き出し配線１５
を介してダミー配線１３と接続されている。つまり、ダ
ミー配線１３を用いたＴＥＧ用の電極パッド１４は、引
き出し配線１５を介してチップ１１の外部へ引き出され
ている。これにより、ダイシングライン１２上にはＴＥ
Ｇ用の電極パッド１４のみが存在し、製品チップ１１内
には製品用の電極パッド１６のみが存在する。
【００１３】図３は、図２に示す３−３線に沿ったダミ
ー配線パターンの断面図を示す。図３に示すように、製
品チップエリアにおいては、ダミー配線１３が例えば２
層配線の場合、シリコン基板２１上にコンタクト２２を
介して第１のメタル配線２３が形成され、この第１のメ
タル配線２３上にＶｉａコンタクト２４を介して第２の
メタル配線２５が形成されている。これらの２層構造の
ダミー配線１３は、パシベーション保護膜２６により覆
われている。なお、第２のメタル配線２５と同一平面上
に、第２のメタル配線２５と離間して製品用の電極パッ
ド１６が形成されている。
ー配線パターンの断面図を示す。図３に示すように、製
品チップエリアにおいては、ダミー配線１３が例えば２
層配線の場合、シリコン基板２１上にコンタクト２２を
介して第１のメタル配線２３が形成され、この第１のメ
タル配線２３上にＶｉａコンタクト２４を介して第２の
メタル配線２５が形成されている。これらの２層構造の
ダミー配線１３は、パシベーション保護膜２６により覆
われている。なお、第２のメタル配線２５と同一平面上
に、第２のメタル配線２５と離間して製品用の電極パッ
ド１６が形成されている。
【００１４】なお、ダミー配線１３のパターン形状は、
以下に示すように、評価対象により種々変形可能であ
る。
以下に示すように、評価対象により種々変形可能であ
る。
【００１５】図４、図５は、メタル配線の信頼性評価用
のダミー配線パターンの平面図を示す。図４に示すよう
に、メタル配線の配線長が例えば１０ｍｍの場合、デザ
インルールにより、配線長Ｌが例えば１０ｍで配線幅Ｗ
が例えば０．１８μｍのダミー配線１３ａのパターンが
形成される。このダミー配線１３ａを用いたＴＥＧ用の
電極パッド（図示せず）は、例えばダミー配線１３ａの
上下の端部から引き出し配線（図示せず）を用いて引き
出され、ダイシングライン上に配置される。この際、引
き出し配線の幅は任意である。また、図５に示すよう
に、メタル配線の配線長が例えば１００ｍｍの場合、デ
ザインルールにより、所望の配線長であるライン／スペ
ースパターンのダミー配線１３ｂのパターンが形成され
る。
のダミー配線パターンの平面図を示す。図４に示すよう
に、メタル配線の配線長が例えば１０ｍｍの場合、デザ
インルールにより、配線長Ｌが例えば１０ｍで配線幅Ｗ
が例えば０．１８μｍのダミー配線１３ａのパターンが
形成される。このダミー配線１３ａを用いたＴＥＧ用の
電極パッド（図示せず）は、例えばダミー配線１３ａの
上下の端部から引き出し配線（図示せず）を用いて引き
出され、ダイシングライン上に配置される。この際、引
き出し配線の幅は任意である。また、図５に示すよう
に、メタル配線の配線長が例えば１００ｍｍの場合、デ
ザインルールにより、所望の配線長であるライン／スペ
ースパターンのダミー配線１３ｂのパターンが形成され
る。
【００１６】図６は、コンタクトの信頼性評価用のダミ
ー配線パターンの平面図を示す。図６に示すように、ダ
ミー配線１３ｃの配線長Ｌは一定（任意）とし、ダミー
配線１３ｃの配線幅Ｗとコンタクト３１のサイズを変化
させる。ここで、ダミー配線１３ｃを用いたＴＥＧ用の
電極パッド（図示せず）は、コンタクト３１に接続され
る上層配線パターン３２と下層配線パターン３３とから
ダイシングラインに引き出される。
ー配線パターンの平面図を示す。図６に示すように、ダ
ミー配線１３ｃの配線長Ｌは一定（任意）とし、ダミー
配線１３ｃの配線幅Ｗとコンタクト３１のサイズを変化
させる。ここで、ダミー配線１３ｃを用いたＴＥＧ用の
電極パッド（図示せず）は、コンタクト３１に接続され
る上層配線パターン３２と下層配線パターン３３とから
ダイシングラインに引き出される。
【００１７】上記本発明の実施形態によれば、チップ１
１内に形成されたダミー配線１３をプロセスモニタ用の
ＴＥＧとして用い、ダイシングライン１２上にはＴＥＧ
用の電極パッド１４のみが存在している。したがって、
チップサイズが大きくなりダイシングライン１２のエリ
アが縮小した場合でも、ＴＥＧ用の電極パッド１４のみ
が影響するだけでＴＥＧ自体の数量には影響がない。こ
のため、チップサイズの拡大に伴うＴＥＧ数の制限を緩
和でき、プロセスモニタを十分に行うことができる。
１内に形成されたダミー配線１３をプロセスモニタ用の
ＴＥＧとして用い、ダイシングライン１２上にはＴＥＧ
用の電極パッド１４のみが存在している。したがって、
チップサイズが大きくなりダイシングライン１２のエリ
アが縮小した場合でも、ＴＥＧ用の電極パッド１４のみ
が影響するだけでＴＥＧ自体の数量には影響がない。こ
のため、チップサイズの拡大に伴うＴＥＧ数の制限を緩
和でき、プロセスモニタを十分に行うことができる。
【００１８】また、プロセスモニタ用のＴＥＧとして用
いるダミー配線１３は、チップ１１内に形成されてい
る。このため、ダイシングライン１２のエリア縮小によ
る影響を受けることなく、ＴＥＧ用ダミー配線１３のパ
ターン形状を種々変形することが可能である。したがっ
て、製品開発に必要なプロセスモニタ用のＴＥＧの中で
特に大規模なエリアが必要である配線の信頼性評価パタ
ーンを、ダイシングライン１２のエリアの影響を受ける
ことなく配置することができる。このように、大規模な
エリアが必要である評価パターンの場合でも、プロセス
モニタとして必要なＴＥＧの数量を減らすことなく、プ
ロセスモニタを十分に行うことができる。さらに、本発
明は、配線の信頼性評価用以外にも、コンタクト２２や
Ｖｉａコンタクト２４のＣｈａｉｎ抵抗のモニタ用とし
ても使用することが可能である。
いるダミー配線１３は、チップ１１内に形成されてい
る。このため、ダイシングライン１２のエリア縮小によ
る影響を受けることなく、ＴＥＧ用ダミー配線１３のパ
ターン形状を種々変形することが可能である。したがっ
て、製品開発に必要なプロセスモニタ用のＴＥＧの中で
特に大規模なエリアが必要である配線の信頼性評価パタ
ーンを、ダイシングライン１２のエリアの影響を受ける
ことなく配置することができる。このように、大規模な
エリアが必要である評価パターンの場合でも、プロセス
モニタとして必要なＴＥＧの数量を減らすことなく、プ
ロセスモニタを十分に行うことができる。さらに、本発
明は、配線の信頼性評価用以外にも、コンタクト２２や
Ｖｉａコンタクト２４のＣｈａｉｎ抵抗のモニタ用とし
ても使用することが可能である。
【００１９】なお、本発明は、製品チップ内の１チップ
を潰したＴＥＧチップを用いることなく、ダイシングラ
イン１２上にてプロセスモニタを行うことが可能であ
る。したがって、製品の立上げから量産化までにマスク
の再作製の必要がなくなるため、製品の量産化が遅れる
という問題を回避できることは言うまでもない。
を潰したＴＥＧチップを用いることなく、ダイシングラ
イン１２上にてプロセスモニタを行うことが可能であ
る。したがって、製品の立上げから量産化までにマスク
の再作製の必要がなくなるため、製品の量産化が遅れる
という問題を回避できることは言うまでもない。
【００２０】その他、本発明は、その要旨を逸脱しない
範囲で、種々変形して実施することが可能である。
範囲で、種々変形して実施することが可能である。
【００２１】
【発明の効果】以上説明したように本発明によれば、プ
ロセスモニタ用のＴＥＧ数の制限を緩和できる半導体装
置を提供できる。
ロセスモニタ用のＴＥＧ数の制限を緩和できる半導体装
置を提供できる。
【図１】本発明に係わるマスク内に配置された製品チッ
プの平面図。
プの平面図。
【図２】チップ最外周のダミー配線パターンの拡大図。
【図３】図２に示す３−３線に沿ったダミー配線パター
ンの断面図。
ンの断面図。
【図４】メタル配線の信頼性評価用のダミー配線パター
ンの平面図。
ンの平面図。
【図５】メタル配線の信頼性評価用のダミー配線パター
ンの平面図。
ンの平面図。
【図６】コンタクトの信頼性評価用のダミー配線パター
ンの平面図。
ンの平面図。
【図７】従来技術によるマスク内に配置された製品チッ
プの平面図。
プの平面図。
【図８】従来技術によるマスク内に配置された製品チッ
プの平面図。
プの平面図。
１０…マスク、 １１…製品チップ、 １２…ダイシングライン、 １３、１３ａ、１３ｂ、１３ｃ…ダミー配線パターン、 １４…ＴＥＧ用の電極パッド、 １５…引き出し配線、 １６…製品チップ用の電極パッド、 ２１…シリコン基板、 ２２、３１…コンタクト、 ２３…第１のメタル配線、 ２４…Ｖｉａコンタクト、 ２５…第２のメタル配線、 ２６…パシベーション保護膜、 ３２…上層配線パターン、 ３３…下層配線パターン。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 市川 竜司 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 4M106 AA02 CA15 CA70 5F033 HH07 JJ07 KK07 NN01 QQ09 QQ37 VV01 XX00 XX17 XX37 5F038 CA13 CD10 DT04 DT12 EZ20
Claims (3)
- 【請求項１】 チップの最外周にこのチップを囲ってダ
ミー配線が配置されており、このダミー配線がプロセス
モニタ用または配線及びコンタクトの信頼性評価用とし
て用いられることを特徴とする半導体装置。 - 【請求項２】 前記ダミー配線によるプロセスモニタ用
または配線及びコンタクトの信頼性評価用のパターン
は、引き出し配線を用いて、前記チップ外のダイシング
ライン上に引き出されていることを特徴とする請求項１
記載の半導体装置。 - 【請求項３】 前記ダミー配線によるプロセスモニタ用
または配線及びコンタクトの信頼性評価用のパターンの
電極パッド部は、前記チップ外に引き出し配線を用いて
引き出され、ダイシングライン上に配置されていること
を特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000284175A JP2002093812A (ja) | 2000-09-19 | 2000-09-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000284175A JP2002093812A (ja) | 2000-09-19 | 2000-09-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002093812A true JP2002093812A (ja) | 2002-03-29 |
Family
ID=18768436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000284175A Withdrawn JP2002093812A (ja) | 2000-09-19 | 2000-09-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002093812A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005259855A (ja) * | 2004-03-10 | 2005-09-22 | Nec Electronics Corp | 断面形状検査用パターン及び半導体装置 |
| US7919847B2 (en) | 2006-03-02 | 2011-04-05 | Ricoh Company, Ltd. | Semiconductor wafer, semiconductor device, and semiconductor device manufacturing method |
| US11482514B2 (en) | 2019-09-13 | 2022-10-25 | Kioxia Corporation | Semiconductor storage device including first pads on a first chip that are bonded to second pads on a second chip |
-
2000
- 2000-09-19 JP JP2000284175A patent/JP2002093812A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005259855A (ja) * | 2004-03-10 | 2005-09-22 | Nec Electronics Corp | 断面形状検査用パターン及び半導体装置 |
| JP4511220B2 (ja) * | 2004-03-10 | 2010-07-28 | ルネサスエレクトロニクス株式会社 | 断面形状検査用パターン及び半導体装置 |
| US7919847B2 (en) | 2006-03-02 | 2011-04-05 | Ricoh Company, Ltd. | Semiconductor wafer, semiconductor device, and semiconductor device manufacturing method |
| US11482514B2 (en) | 2019-09-13 | 2022-10-25 | Kioxia Corporation | Semiconductor storage device including first pads on a first chip that are bonded to second pads on a second chip |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20071204 |