TW202416496A - 可檢測靜電衝擊風險的封裝方法及封裝件 - Google Patents
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Abstract
一種可檢測靜電衝擊風險的封裝方法及封裝件，該封裝方法至少包含一黏晶步驟，該黏晶步驟係於一載體的表面分布設置複數晶粒以及複數靜電敏感元件，各該靜電敏感元件的靜電電壓容忍值低於該些晶粒的靜電電壓容忍值；在封裝過程的其他步驟中，可藉由監測該些靜電敏感元件的狀態而評估靜電衝擊風險。
Description
本發明涉及一種封裝方法和封裝件，特別是指可檢測靜電衝擊風險的封裝方法及封裝件。
晶粒(die)是指從晶圓(wafer)切割下來，並具有特定功能的半導體元件，該晶粒會通過一封裝製程而形成一封裝產品。一般而言，該封裝製程可包含一黏晶步驟(Die bonding)，請參考圖9，該黏晶步驟是將複數晶粒80和複數導電塊800分布設置在一載體81，且每個晶粒80供對應電性連接一個導電塊800，通過封膠(Molding)、研磨(Grinding)、線路佈置(Trace)...等步驟後進入切割成型步驟(Sawing)，使每個晶粒80和導電塊800可對應製成如圖10所示的封裝產品82，該封裝產品82包含一封裝本體820、一第一接點821與一第二接點822，該第一接點821和該第二接點822分別電性連接該晶粒80的兩電極。
可理解的是，完整的封裝製程涉及多道的步驟，在特定步驟中極易導致靜電的產生與累積，例如膠膜撕除、研磨等動作。為了避免該些晶粒80在封裝製程中受到靜電的破壞，習知作法是在特定製程步驟的機台上設置離子風扇(ion fan)，藉由離子風扇產生帶有離子的氣流並吹送至待加工件，以期中和該封裝製程中的靜電電荷，達到消除靜電的目的。
雖然如此，離子風扇的位置僅依工作人員的實務經驗而推測並設置，其消除靜電的效果只能從最終之封裝產品的整體良率來評估，如此一來，工作人員無從得知該封裝製程中的哪個步驟所引起的靜電破壞較為嚴重，無法有效改善封裝產品之靜電破壞情形。
有鑒於此，本發明的主要目的在於提供一種可檢測靜電衝擊風險的封裝方法及封裝件，以期克服習知封裝製程中無從得知哪個步驟所引起的靜電破壞較為嚴重的問題。
本發明可檢測靜電衝擊風險的封裝方法至少包含一黏晶步驟，該黏晶步驟係於一載體的表面分布設置複數晶粒，該封裝方法的特徵在於：
在該黏晶步驟中，於該載體的表面分布設置複數靜電敏感元件，各該靜電敏感元件的靜電電壓容忍值低於該些晶粒的靜電電壓容忍值。
一種可檢測靜電衝擊風險的封裝件，包含：
一載體，具有一表面，
複數晶粒，分布設置在該載體的該表面；以及
複數靜電敏感元件，分布設置在該載體的該表面，其中，各該靜電敏感元件的靜電電壓容忍值低於該些晶粒的靜電電壓容忍值。
本發明根據在該黏晶步驟中於該載體的表面分布設置複數靜電敏感元件的技術特徵，該些靜電敏感元件伴隨該些晶粒一起通過封裝製程的每個步驟，如此一來，工作人員可於該封裝製程中的特定步驟監測該些靜電敏感元件是否失效，進而得知哪個步驟所引起的靜電破壞較為嚴重的問題，以評估靜電衝擊風險。當任一靜電敏感元件為失效，因為各該靜電敏感元件的靜電電壓容忍值低於該些晶粒的靜電電壓容忍值，故可評估其附近的晶粒受靜電衝擊而失效的風險較高，進而避免將高失效風險的封裝產品交貨給客戶；另一方面，亦可在靜電敏感元件失效的製程步驟增設離子風扇，以加強靜電消除效果，有效降低該些晶粒受靜電衝擊而失效的情形。
本發明係可於製程中檢測靜電衝擊風險的封裝方法，適用於多種半導體元件的封裝製程，例如面板級封裝製程(Panel-Level Packaging, PLP)、基板封裝製程(Substrate)、導線架封裝製程(Lead frame)及扇出型封裝製程(Fan Out)，但不以此為限。一般而言，半導體元件的封裝方法至少包含一黏晶步驟(Die bonding)，具體而言，該封裝方法可進一步包含一封膠步驟(Molding)、一研磨步驟(Grinding)、一線路佈置步驟(Trace)與一切割成型步驟(Sawing)中的至少一者，此為所屬技術領域中的通常知識，其具體封裝流程亦非本發明的重點，容不詳述。
舉例而言，請參考圖1所示面板級封裝製程的範例，該黏晶步驟係於一載體10的表面分布設置複數晶粒20，該載體10可包含一載板11與設置在該載板11上的一膠膜12，基於該些晶粒20的規格，本範例每個晶粒20的頂面與底面分別具有電極墊，且每個晶粒20供對應電性連接一導電塊21，也就是說，該些晶粒20與該些導電塊21分布設置在該膠膜12的表面；於所述線路佈置步驟中，可設置一導電橋接件(例如導線或導線架)將各該晶粒20的其中之一電極墊連接各該導電塊21。該封裝製程最後可製成如圖2所示的封裝產品30時，該封裝產品30包含一封裝本體31、一第一接點32與一第二接點33，該第一接點32和該第二接點33分別電性連接該晶粒20的兩電極墊。
請參考圖1，本發明封裝方法是在該黏晶步驟中，於該載體10的表面分布設置複數靜電敏感元件40，該些靜電敏感元件40可分散在該些晶粒20之間，使該些靜電敏感元件40的位置與該些晶粒20彼此錯位，惟該些靜電敏感元件40不限於分散在該些晶粒20之間，亦即可設置在該載體10的特定區域，容後說明。本發明可檢測靜電衝擊風險的封裝件即包含該載板10、該些晶粒20與該些靜電敏感元件40。如圖1所示，該些晶粒20沿著X軸與Y軸的矩陣式排列，相鄰的晶粒20彼此間隔，沿著X軸排列的兩排晶粒20之間的區域為一X軸預定切割道51，沿著Y軸排列的兩排晶粒20之間的區域為一Y軸預定切割道52，是以，該載體10整體而言定義有複數X軸預定切割道51和複數Y軸預定切割道52，且各該X軸預定切割道51與各該Y軸預定切割道52彼此垂直交錯。各該靜電敏感元件40可位於其中之一X軸預定切割道51、其中之一Y軸預定切割道52或該些X、Y軸預定切割道51、52的其中之一交叉處，圖1所示的靜電敏感元件40是位於X、Y軸預定切割道51、52的交叉處。
圖1所示相鄰之靜電敏感元件40沿著X、Y軸的間距可為定值，也就是說，圖1所示的該些靜電敏感元件40係平均分布在該載體10的表面。於其他實施例中，該些靜電敏感元件40可設置在該載體10之特定區域，例如依過去經驗設置在最易發生靜電破壞的區域；或者，該些靜電敏感元件40在該載體10的表面可為不同密度的分布，如圖3所示，該載體10的中央處設有較多、較高密度的複數靜電敏感元件40。
該些靜電敏感元件40的靜電電壓容忍值低於該些晶粒20的靜電電壓容忍值，也就是說各該靜電敏感元件40比各該晶粒20具有較低的抗靜電能力，其中，該些靜電敏感元件40亦可為半導體晶粒。
以圖4為例，該靜電敏感元件40包含一基板41、設於該基板41底面的一底電極墊42、設於該基板41頂面的一磊晶層43以及設於該磊晶層43頂面的一頂電極墊44，其中，該基板41可為N型基板(N-type Silicon)，該磊晶層43可為N型磊晶層，且該磊晶層43的頂部形成有P型區域430，該頂電極墊44的橫向相對側連接所述P型區域430，該頂電極墊44可為複合層狀結構，其包含由下而上堆疊設置的一金屬矽化物層(Silicide)441、一合金層442與一頂層443，該金屬矽化物層441設置於該磊晶層43的頂面，並使該金屬矽化物層441的橫向相對側重疊連接所述P型區域430，該合金層442例如可為鈦鎢(TiW)層，該頂層443例如可為鋁(Al)層，該磊晶層43的頂面相對側可設有階梯狀的熱氧化(Thermal Oxide)層TO，該合金層442與該頂層443的相對側(末端)可疊設於熱氧化層TO上，另由保護層PI覆蓋該合金層442與該頂層443的相對側(末端)與熱氧化層TO上，該保護層PI可為聚醯亞胺(Polymide)層，該底電極墊42可為包含鎳鈦(NiTi)層和銀(Ag)層的複合層狀結構。
在該黏晶步驟中，該靜電敏感元件40以具有該頂電極墊44或該底電極墊42的一面設於該膠膜12上。該底電極墊42與該頂電極墊44可供進行電性檢測，藉以判斷是否失效。
圖4所示的靜電敏感元件40是於頂面與底面分別設有電極墊，於其他態樣中，該靜電敏感元件亦可於單面(頂面或底面)設有可供量測信號的複數電極墊，如圖5所示的靜電敏感元件40基本包含一基板41’、設於該基板41’頂面的一磊晶層43’以及設於該磊晶層43’頂面的一第一電極墊451’與一第二電極墊452’，該靜電敏感元件40可以該基板41’的底面設於圖3所示的膠膜12上，該第一電極墊451’與該第二電極墊452’可供進行電性檢測，藉以判斷是否失效。
圖5中，該基板41’可為N型矽基板(N-type Silicon)，該磊晶層43’可為N型磊晶層，該磊晶層43’的頂部形成有P型區域430’以及彼此間隔的兩金屬矽化物層(Silicide)431’，所述P型區域430’形成於並連接其中之一金屬矽化物層431’的橫向相對側，該第一電極墊451’間隔於該第二電極墊452’且分別設置於該兩金屬矽化物層431’上而構成連接，該第一電極墊451’與該第二電極墊452’可為鋁墊(Al pad)，該磊晶層43’表面形成有氧化層46’；此外，該靜電敏感元件40可包含一絕緣層47’、一第一輔助導電層481’與一第二輔助導電層482’，該絕緣層47’覆蓋於該磊晶層43’表面的氧化層46’和該第一電極墊451’與該第二電極墊452’，該絕緣層47’具有一第一開口471’與一第二開口472’，該第一開口471’與該第二開口472’的位置分別對應於該第一電極墊451’與該第二電極墊452’，使該第一電極墊451’與該第二電極墊452’的局部表面可分別外露於該兩開口470’，其中，該第二開口472’位於該第二電極墊452’上之相對遠離該第一電極墊451’處，該第一輔助導電層481’與該第二輔助導電層482’可為UBM(Under Bump Metallization)複合層狀結構，例如為鈦層/銅層/銅層(Ti/Cu/Cu)之複合層狀結構，該第一輔助導電層481’與該第二輔助導電層482’分別設置在該絕緣層47’上，且該第一輔助導電層481’通過該第一開口470’而連接該第一電極墊451’，該第二輔助導電層482’通過該第二開口472’而連接該與該第二電極墊452’，如圖5所示，該第二輔助導電層482’的尺寸小於該第二電極墊452’的尺寸，且該第二輔助導電層482’位於該第二電極墊452’上之相對遠離該第一電極墊451’處，故該第一輔助導電層481’和該第二輔助導電層482’的間距比該第一電極墊451’與該第二電極墊452’的間距更大。該第一輔助導電層481’與該第二輔助導電層482’的頂面可分別設有焊錫層(Plating Solder)49’，以供進行電性檢測。
需說明的是，該靜電敏感元件40的構造並不以圖4、圖5為限，只要其靜電電壓容忍值低於該些晶粒20的靜電電壓容忍值即可，當該靜電敏感元件40的靜電電壓容忍值越低，代表其對於靜電的敏感度越高；相對的，當該靜電敏感元件40的靜電電壓容忍值越接近該晶粒20的靜電電壓容忍值，代表兩者對於靜電的敏感度越接近。舉例來說，各該靜電敏感元件40的體積小於各該晶粒20的體積，故較小體積的靜電敏感元件40具有較低的靜電電壓容忍值，惟該靜電敏感元件40的體積並非決定其靜電電壓容忍值的唯一因素，該靜電電壓容忍值仍視該靜電敏感元件40本身的規格而定。較佳的，該靜電敏感元件40的靜電電壓容忍值可為(但不限於)該晶粒20的靜電電壓容忍值的一特定比例，舉例來說，當該晶粒20的靜電電壓容忍值為±0.5KV，該靜電敏感元件40的靜電電壓容忍值可為其0.8倍，即±0.4KV；當該晶粒20的靜電電壓容忍值為±30KV，該靜電敏感元件40的靜電電壓容忍值可為±24KV。
是以，本發明是於該黏晶步驟中就置入該些靜電敏感元件40，因此該些靜電敏感元件40伴隨該些晶粒20一起參與該封裝製程的後續步驟，且該些靜電敏感元件40的抗靜電能力低於該些晶粒20的抗靜電能力，當該封裝製程中有靜電放電的情況發生時，該些靜電敏感元件40將比該些晶粒20更容易被靜電放電破壞而失效。再者，在該封裝製程中，該些靜電敏感元件40的電極墊可呈現外露狀態，供工作人員在不同步驟能透過電表或量測儀器監測該些靜電敏感元件40是否失效。舉例而言，當檢測出靜電敏感元件40在正向偏壓或反向偏壓的電性量測值(例如電壓量測值或電流量測值)超出一規範範圍，亦即該電性量測值大於一規範上限值或小於一規範下限值，該靜電敏感元件40即為失效；另當檢測出靜電敏感元件40在正向偏壓與反向偏壓的電性量測值落在該規範範圍內，亦即該電性量測值小於/等於該規範上限值以及大於/等於該規範下限值，該靜電敏感元件40即為未失效。
以下舉例說明該封裝製程中的部分其他步驟，惟該部分步驟為所屬技術領域中的通常知識，在此僅用以說明該些靜電敏感元件40在該封裝製程中一同伴隨該些晶粒20進行封裝。
於圖1所示的黏晶步驟後，請參考圖6A，在該載體10上形成一封膠層60，該封膠層60複蓋該些晶粒20、導電塊21和靜電敏感元件40；請參考圖6B，於該封膠層60的表面設置一第二膠膜61；請參考圖6C，於該第二膠膜61上設置一第二載板62；請參考圖6D，對圖6C的狀態進行翻轉，以使該載體10位於該第二載板62的上方；請參考圖6E，移除如圖6D所示的該載板11以外露該膠膜12；請參考圖6F，撕除如圖6E所示的該膠膜12，以外露該封膠層60的表面、該些晶粒20、該些導電塊21和該些靜電敏感元件40；請參考圖6G，設置一乾膜光阻層63以覆蓋該封膠層60、該些晶粒20、該些導電塊21和該些靜電敏感元件40；請參考圖6H，根據該些晶粒20與該些導電塊21的位置對該乾膜光阻層63進行曝光，且於曝光後撕除該乾膜光阻層63上的膠膜；請參考圖6I，對該乾膜光阻層63進行顯影以形成複數凹槽630，該些凹槽630分別對應該些晶粒20與導電塊21的位置，使該些晶粒20與導電塊21可外露於該些凹槽630；請參考圖6J，在該些凹槽630分別設置導電層，其中，對應連接該晶粒20的導電層為第一導電層641，對應連接該導電塊21的導電層為第二導電層642；請參考圖6K，為移除圖6J所示的該乾膜光阻層63的狀態，該些靜電敏感元件40外露於該封膠層60。
如前所述，本發明封裝方法適用於多種半導體元件的封裝製程，該些靜電敏感元件40不限於分散在該些晶粒20之間，而可設置在該載體10之特定區域。故除了前述的面板級封裝製程外，另以圖7所示基板封裝製程(Substrate)的黏晶步驟為例，係於一載體10的表面分布設置複數晶粒20，其中，該載體10為具有線路重佈功能(Redistribution)的電路板，該些晶粒20集中分布設置在該載體10表面，該些靜電敏感元件40可分布設置在該載體10的周邊區域100。是以，該些靜電敏感元件40將伴隨該些晶粒20一起通過該基板封裝製程的其他步驟。
再以圖8所示導線架封裝製程(Lead frame)的黏晶步驟為例，該載體10為具有圖案化槽孔(pattern)的導線架，以供分布設置該複數晶粒20(圖中未示)，所述導線架可為金屬導線架，例如由銅片製成的導線架，或為合金(Aolly)導線架，但不以此為限。所述圖案化槽孔(圖中未示)可形成在該載體10的中間區域101，該些靜電敏感元件40可分布設置在該載體10的周邊區域100。是以，該些靜電敏感元件40將伴隨該些晶粒一起通過該導線架封裝製程的其他步驟。
因為該些靜電敏感元件40伴隨該些晶粒20一起通過至少如上所述的製程步驟，該些靜電敏感元件40的表面在部分步驟是外露的狀態(例如圖6F與圖6K的步驟)，當該些靜電敏感元件40的外露表面具有可供量測的電極墊，工作人員就能監測該些靜電敏感元件40是否失效。當任一靜電敏感元件40為失效，即可評估其附近的晶粒20的失效風險較高，進而避免將高失效風險的封裝產品交貨給客戶；另一方面，亦可在靜電敏感元件失效的製程步驟增設離子風扇，以加強靜電消除效果，有效降低該些晶粒被靜電放電破壞的情形。
10:載體
100:周邊區域
101:中間區域
11:載板
12:膠膜
20:晶粒
21:導電塊
30:封裝產品
31:封裝本體
32:第一接點
33:第二接點
40:靜電敏感元件
41,41’:基板
42:底電極墊
43,43’:磊晶層
430,430’:P型區域
44:頂電極墊
441,431’:金屬矽化物層
442:合金層
443:頂層
451’:第一電極墊
452’:第二電極墊
46’:氧化層
47’:絕緣層
471’:第一開口
472’:第二開口
481’:第一輔助導電層
482’:第二輔助導電層
49’:焊錫層
51:X軸預定切割道
52:Y軸預定切割道
60:封膠層
61:第二膠膜
62:第二載板
63:乾膜光阻層
630:凹槽
641:第一導電層
642:第二導電層
80:晶粒
800:導電塊
81:載體
82:封裝產品
820:封裝本體
821:第一接點
822:第二接點
TO:熱氧化層
PI:保護層
圖1：本發明封裝方法中，形成可檢測靜電衝擊風險的封裝件的實施例的立體外觀示意圖。
圖2：由封裝製程所產出之封裝產品的立體外觀示意圖。
圖3：本發明封裝件的另一實施例，其靜電敏感元件在載體的表面為不同密度分布的立體外觀示意圖。
圖4：本發明中，靜電敏感元件的範例的平面示意圖。
圖5：本發明中，靜電敏感元件的另一範例的平面示意圖。
圖6A~圖6K：包含本發明封裝方法之部分封裝步驟流程示意圖。
圖7：本發明封裝方法中，形成可檢測靜電衝擊風險的封裝件的另一實施例的俯視平面示意圖。
圖8：本發明封裝方法中，形成可檢測靜電衝擊風險的封裝件的再一實施例的俯視平面示意圖。
圖9：習知封裝製程的黏晶步驟中，在載體的表面設置晶粒與導電塊的示意圖。
圖10：由封裝製程所產出之產品的立體外觀示意圖。
10:載體
11:載板
12:膠膜
20:晶粒
21:導電塊
40:靜電敏感元件
51:X軸預定切割道
52:Y軸預定切割道
Claims (10)
- 一種可檢測靜電衝擊風險的封裝方法，至少包含一黏晶步驟，該黏晶步驟係於一載體的表面分布設置複數晶粒，該封裝方法的特徵在於： 在該黏晶步驟中，於該載體的表面分布設置複數靜電敏感元件，各該靜電敏感元件的靜電電壓容忍值低於該些晶粒的靜電電壓容忍值。
- 一種可檢測靜電衝擊風險的封裝件，包含： 一載體，具有一表面； 複數晶粒，分布設置在該載體的該表面；以及 複數靜電敏感元件，分布設置在該載體的該表面，其中，各該靜電敏感元件的靜電電壓容忍值低於該些晶粒的靜電電壓容忍值。
- 如請求項2所述之可檢測靜電衝擊風險的封裝件，其中，該些靜電敏感元件分散在該些晶粒之間，各該靜電敏感元件設置於一切割道。
- 如請求項2所述之可檢測靜電衝擊風險的封裝件，其中，該些靜電敏感元件分散在該些晶粒之間，該載體具有複數X軸預定切割道和複數Y軸預定切割道，各該靜電敏感元件位於其中之一X軸預定切割道。
- 如請求項2所述之可檢測靜電衝擊風險的封裝件，其中，該些靜電敏感元件分散在該些晶粒之間，該載體具有複數X軸預定切割道和複數Y軸預定切割道，各該靜電敏感元件位於其中之一Y軸預定切割道。
- 如請求項2所述之可檢測靜電衝擊風險的封裝件，其中，該些靜電敏感元件分散在該些晶粒之間，該載體具有複數X軸預定切割道和複數Y軸預定切割道，各該靜電敏感元件位於該些X軸預定切割道和該些Y軸預定切割道的其中之一交叉處。
- 如請求項2至6中任一項所述之可檢測靜電衝擊風險的封裝件，其中，該些靜電敏感元件平均分布在該載體的表面。
- 如請求項2至6中任一項所述之可檢測靜電衝擊風險的封裝件，其中，該些靜電敏感元件設置在該載體之特定區域。
- 如請求項2至6中任一項所述之可檢測靜電衝擊風險的封裝件，其中，該些靜電敏感元件在該載體的表面為不同密度的分布。
- 如請求項2所述之可檢測靜電衝擊風險的封裝件，其中，該些靜電敏感元件設置在該載體之周邊區域。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US18/072,690 US20240120241A1 (en) | 2022-10-11 | 2022-11-30 | Packaging device capable of detecting risk of impact of electrostatic charges |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW202416496A true TW202416496A (zh) | 2024-04-16 |
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