JPS59127852A - 半導体装置 - Google Patents
半導体装置Info
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- JPS59127852A JPS59127852A JP58003977A JP397783A JPS59127852A JP S59127852 A JPS59127852 A JP S59127852A JP 58003977 A JP58003977 A JP 58003977A JP 397783 A JP397783 A JP 397783A JP S59127852 A JPS59127852 A JP S59127852A
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- pad
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- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
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Landscapes
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置、とくにバンプ構造の電極を有す
る半導体装置の電極構造に関するものである。
る半導体装置の電極構造に関するものである。
従来例の構成とその問題点
半導体集積回路装置では、集積回路を組込んだ半導体基
板（以下、チップと呼ぶ）の周辺部にバンプ電極と称す
る外部電極接続用の突起電極部を多数配列した電極構造
のものがある。このバンプ部の形状は、従来、バンプ部
幅が６０μｍ１隣接のバンプ部間隔が４０μｍ程度のも
のが標準的であり、検査工程では、このバンプ部にプロ
ーブ針をたてて検査を行々うことかできる。第１図およ
び第２図は従来装置におけるチップ上のバンプ電極部を
概要的に示す平面図および同図中、Ａ−Ｂ断面図であり
、チップ１．バンプ部２および配線部３をそなえ、また
、配線部３上には、たとえば、ＣＶＤ法で形成した二酸
化シリコン膜などによる保護膜４を設けている。バンプ
部２は、通常、金Ａｕめっき層で形成されるが、そのめ
っき層の付着を容易にするために、配線部３上に、チタ
ンＴｉ層５およびパラジウムＰｄ層６を積層形成し、こ
の」−にＡｕのバンプ部をめっきにより形成する。
板（以下、チップと呼ぶ）の周辺部にバンプ電極と称す
る外部電極接続用の突起電極部を多数配列した電極構造
のものがある。このバンプ部の形状は、従来、バンプ部
幅が６０μｍ１隣接のバンプ部間隔が４０μｍ程度のも
のが標準的であり、検査工程では、このバンプ部にプロ
ーブ針をたてて検査を行々うことかできる。第１図およ
び第２図は従来装置におけるチップ上のバンプ電極部を
概要的に示す平面図および同図中、Ａ−Ｂ断面図であり
、チップ１．バンプ部２および配線部３をそなえ、また
、配線部３上には、たとえば、ＣＶＤ法で形成した二酸
化シリコン膜などによる保護膜４を設けている。バンプ
部２は、通常、金Ａｕめっき層で形成されるが、そのめ
っき層の付着を容易にするために、配線部３上に、チタ
ンＴｉ層５およびパラジウムＰｄ層６を積層形成し、こ
の」−にＡｕのバンプ部をめっきにより形成する。
ところで、半導体集積回路装置は、高集積化指向および
微細加工技術の進歩と相俟って、電極数の増加、ならび
にバンプ部の径小化の方向にあり、これにともなって、
バンプ部をプローブ検査に利用するのが困難になってき
た。すなわち、プロ一ブ針の先端径が約３０７７ｍであ
る実態からみると、バンプ部幅の径小化にも限度があり
、とりわけ、隣接のバンプ部間隔を４０７１ｍ未満にす
ることは、かえって、検査工程での障害が大きく々る。
微細加工技術の進歩と相俟って、電極数の増加、ならび
にバンプ部の径小化の方向にあり、これにともなって、
バンプ部をプローブ検査に利用するのが困難になってき
た。すなわち、プロ一ブ針の先端径が約３０７７ｍであ
る実態からみると、バンプ部幅の径小化にも限度があり
、とりわけ、隣接のバンプ部間隔を４０７１ｍ未満にす
ることは、かえって、検査工程での障害が大きく々る。
発明の目的
本発明は、上述の従来装置にみられた問題点を解消する
もので、径小なバンプ電極部全ゼし、かつ、プローブ検
査にも適する電極構造の半導体装置を提供するものであ
る。
もので、径小なバンプ電極部全ゼし、かつ、プローブ検
査にも適する電極構造の半導体装置を提供するものであ
る。
発明の構成
本発明は、要約するに、集積回路半導体基板の表面部に
、バンプ部とこのバンプ部につ々がるパッド部とを有す
る複数の電極群を配設した半導体装置であり、これによ
れば、バンプ部を外部電極との接続部として用いるとと
もに、パッド部をプローブ検査用にすることができ、電
極群の高密度化への対応が可能である。
、バンプ部とこのバンプ部につ々がるパッド部とを有す
る複数の電極群を配設した半導体装置であり、これによ
れば、バンプ部を外部電極との接続部として用いるとと
もに、パッド部をプローブ検査用にすることができ、電
極群の高密度化への対応が可能である。
実施例の説明
第３図および第４図は本発明実施例を実現した工程順断
面図である。第５図は同実施例の要部平面図であり、第
６図は同実施例のｃ−ｎ断面図である。すなわち、本実
施例を、図面を参照して説明すると、第３図のように、
シリコン基板１上にアルミニウム蒸着膜による配線層３
を設け、ついで、所定領域に窓開けを施した保護膜４を
形成する。次に、第４図のように、チタン層６．パラジ
ウム層６を、それぞれ、２０ｏｏｉ、４ｏ○Ｏｉ の厚
さに被着させたのち、ホトレジスト膜７をパターンマス
クとして、パラジウム層６０所定領域上に金の厚いめっ
きによりバンプ部２を形成する。そして、次に、ホトレ
ジスト膜７を除去し、パラジウム層６およびチタン層６
の電極パターン形成のためのホトレジストマスクを形成
して、パラジウム層６は王水系のエツチング液を用い、
チタン層５は弗硝酸系のエツチング液により、それぞれ
、所望の電極パターンに加工する。このとき、電極パタ
ーンを、第６図の平面図のように、バンプ部２に連接し
た構造で、径大なパッド部８を交互に位置を違えて、い
わゆる千鳥足状に配設して形成した。このように、パッ
ド部８を千鳥足状に配設することによって、各個のパッ
ド部８の面積が大きく設定可能になり、実施態様例とし
ても、１００μｍＯ程度に形成された。したがって、プ
ローブ検査にあたっては、バンプ部２にプローブ針先を
当接せずに、このパッド部８を使用すれば、確実で、し
かも能率のよい検査が実施できる。なお、パッド部８は
、集積回路の主部からみれば、その基板の周辺部に形成
されるから、配置上の難題はどこにもなく、プローブ検
査を不要とするバンプ部２の面積縮小ならびに隣接のバ
ンプ部間距離の短縮により、むしろ、チップ面積を縮小
することも可能である。
面図である。第５図は同実施例の要部平面図であり、第
６図は同実施例のｃ−ｎ断面図である。すなわち、本実
施例を、図面を参照して説明すると、第３図のように、
シリコン基板１上にアルミニウム蒸着膜による配線層３
を設け、ついで、所定領域に窓開けを施した保護膜４を
形成する。次に、第４図のように、チタン層６．パラジ
ウム層６を、それぞれ、２０ｏｏｉ、４ｏ○Ｏｉ の厚
さに被着させたのち、ホトレジスト膜７をパターンマス
クとして、パラジウム層６０所定領域上に金の厚いめっ
きによりバンプ部２を形成する。そして、次に、ホトレ
ジスト膜７を除去し、パラジウム層６およびチタン層６
の電極パターン形成のためのホトレジストマスクを形成
して、パラジウム層６は王水系のエツチング液を用い、
チタン層５は弗硝酸系のエツチング液により、それぞれ
、所望の電極パターンに加工する。このとき、電極パタ
ーンを、第６図の平面図のように、バンプ部２に連接し
た構造で、径大なパッド部８を交互に位置を違えて、い
わゆる千鳥足状に配設して形成した。このように、パッ
ド部８を千鳥足状に配設することによって、各個のパッ
ド部８の面積が大きく設定可能になり、実施態様例とし
ても、１００μｍＯ程度に形成された。したがって、プ
ローブ検査にあたっては、バンプ部２にプローブ針先を
当接せずに、このパッド部８を使用すれば、確実で、し
かも能率のよい検査が実施できる。なお、パッド部８は
、集積回路の主部からみれば、その基板の周辺部に形成
されるから、配置上の難題はどこにもなく、プローブ検
査を不要とするバンプ部２の面積縮小ならびに隣接のバ
ンプ部間距離の短縮により、むしろ、チップ面積を縮小
することも可能である。
発明の効果
本発明によれば、電極形状として、バンプ部とこのバン
プ部につながるパッド部を有するから、検査工程におい
てプローブ針を電極の径大なパッド部に当接させて検査
を実施することができ、作業性の大幅な改善が果される
。しかも、径大なパッド部はチップ周辺で、千鳥足状に
交互に配列す６ノ、ジ ることにより、実効的なチップ上の占有面積を縮小でき
るので、本発明は、高集積化、多端子型の半導体装置に
実効が大である。
プ部につながるパッド部を有するから、検査工程におい
てプローブ針を電極の径大なパッド部に当接させて検査
を実施することができ、作業性の大幅な改善が果される
。しかも、径大なパッド部はチップ周辺で、千鳥足状に
交互に配列す６ノ、ジ ることにより、実効的なチップ上の占有面積を縮小でき
るので、本発明は、高集積化、多端子型の半導体装置に
実効が大である。
第１図および第２図は従来装置の電極形状を示す要部平
面図および断面図、第３図および第４図は本発明実施例
を工程順に示す断面図、第５図および第６図は本発明実
施例の電極形状を示す要部平面図および断面図。 １・・・・半導体基板、２・・・・バンプ部、３−・・
アルミニウム配線層、４・ ・保護膜、５ ・・チタン
層、６・・パラジウム層、７ ・・ホトレジスト膜マス
ク、８ パッド部。
面図および断面図、第３図および第４図は本発明実施例
を工程順に示す断面図、第５図および第６図は本発明実
施例の電極形状を示す要部平面図および断面図。 １・・・・半導体基板、２・・・・バンプ部、３−・・
アルミニウム配線層、４・ ・保護膜、５ ・・チタン
層、６・・パラジウム層、７ ・・ホトレジスト膜マス
ク、８ パッド部。
Claims (3)
- （１）集積回路半導体基板の表面部に、バンプ部と前記
バンプ部につながるパッド部とを有する複数の電極群を
配設した半導体装置。 - （２）パッド部が千鳥足状に配列された特許請求の範囲
第１項に記載の半導体装置。 - （３）パッド部がバンプ部の下地金属層から延在して形
成された特許請求の範囲第１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58003977A JPS59127852A (ja) | 1983-01-12 | 1983-01-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58003977A JPS59127852A (ja) | 1983-01-12 | 1983-01-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59127852A true JPS59127852A (ja) | 1984-07-23 |
Family
ID=11572107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58003977A Pending JPS59127852A (ja) | 1983-01-12 | 1983-01-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59127852A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01207954A (ja) * | 1988-02-16 | 1989-08-21 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2005062582A (ja) * | 2003-08-18 | 2005-03-10 | Hitachi Displays Ltd | 表示装置 |
| JP2007318014A (ja) * | 2006-05-29 | 2007-12-06 | Renesas Technology Corp | 半導体装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5230381A (en) * | 1975-09-03 | 1977-03-08 | Hitachi Ltd | Semiconductor integrating circuit |
| JPS5299769A (en) * | 1976-02-18 | 1977-08-22 | Toshiba Corp | Pellet for semiconductor device |
| JPS5429580A (en) * | 1977-08-09 | 1979-03-05 | Nec Corp | Semiconductor device |
| JPS56124240A (en) * | 1980-03-04 | 1981-09-29 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor integrated circuit device |
| JPS57133651A (en) * | 1981-02-12 | 1982-08-18 | Nec Corp | Semiconductor integrated circuit device |
-
1983
- 1983-01-12 JP JP58003977A patent/JPS59127852A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5230381A (en) * | 1975-09-03 | 1977-03-08 | Hitachi Ltd | Semiconductor integrating circuit |
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| JPS56124240A (en) * | 1980-03-04 | 1981-09-29 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor integrated circuit device |
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|---|---|---|---|---|
| JPH01207954A (ja) * | 1988-02-16 | 1989-08-21 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2005062582A (ja) * | 2003-08-18 | 2005-03-10 | Hitachi Displays Ltd | 表示装置 |
| JP2007318014A (ja) * | 2006-05-29 | 2007-12-06 | Renesas Technology Corp | 半導体装置 |
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