JPH0629296A - バンプパッドを備える半導体装置 - Google Patents
バンプパッドを備える半導体装置Info
- Publication number
- JPH0629296A JPH0629296A JP4181396A JP18139692A JPH0629296A JP H0629296 A JPH0629296 A JP H0629296A JP 4181396 A JP4181396 A JP 4181396A JP 18139692 A JP18139692 A JP 18139692A JP H0629296 A JPH0629296 A JP H0629296A
- Authority
- JP
- Japan
- Prior art keywords
- bump
- bump pad
- bump pads
- pad
- rows
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 外部の電子機器と電気的に接続するバンプパ
ッドの形状を揃えて、ILB 工程による欠点または、フォ
トレジスト層の剥離による難点を防止する点。 【構成】 半導体チップの周辺に形成するバンプパッド
列の端部に生ずる空間部にダミーのバンプパッドを形成
することにより、他のバンプパッド列に加わるILB 工程
での圧着力を均一にする外に、バンプパッドの製造工程
のめっき工程におけるフォトレジスト層に対する応力を
等しくする。これによりクラックの発生などをなくす。
ッドの形状を揃えて、ILB 工程による欠点または、フォ
トレジスト層の剥離による難点を防止する点。 【構成】 半導体チップの周辺に形成するバンプパッド
列の端部に生ずる空間部にダミーのバンプパッドを形成
することにより、他のバンプパッド列に加わるILB 工程
での圧着力を均一にする外に、バンプパッドの製造工程
のめっき工程におけるフォトレジスト層に対する応力を
等しくする。これによりクラックの発生などをなくす。
Description
【０００１】
【産業上の利用分野】本発明は、いわゆるタブ方式によ
る組立工程を行う半導体装置に係わり、特に、バンプパ
ッド配列の改良に関する。
る組立工程を行う半導体装置に係わり、特に、バンプパ
ッド配列の改良に関する。
【０００２】
【従来の技術】半導体装置の高集積化に伴い、いわゆる
リードフレームを利用する方式と共に、ポリイミドフィ
ルムを利用するいわゆるタブ方式による組立方法も多用
されている。従来のタブ用のバンプパッドについては、
ILB(Inner Lead Bondingいわゆるギャングボンディング
利用) を実施する半導体チップの上面図である図１に示
すように半導体チップの周辺に設け、このバンプパッド
の製造工程については、図２乃至図５を参照して説明す
る。即ち、バンプパッド１を形成する半導体チップ２部
分には、酸化膜３とパッシベイション(Passivation) 層
４が形成してあり、その内部に電極として機能するＡｌ
パッド５を設ける。この形成は、公知のフォトリソグラ
フィ(Ph-oto Lithography)技術を利用し、図２に明らか
なように、Ａｌパッド５の表面部分を露出状態にする。
続いて、バリアメタル層６として例えばチタン（Ａｌパ
ッド５に接触）ータングステンから成るバリアメタル層
６を全面にスパッタリングにより被覆してから、公知の
フォトリソグラフィ技術によりレジスト層７の穴明けパ
ターン８を、バンプパッドの形成予定位置に形成する
（図３参照）。なお、パッシベイション層４は、２層構
造だけでなく３層構造も利用されている。
リードフレームを利用する方式と共に、ポリイミドフィ
ルムを利用するいわゆるタブ方式による組立方法も多用
されている。従来のタブ用のバンプパッドについては、
ILB(Inner Lead Bondingいわゆるギャングボンディング
利用) を実施する半導体チップの上面図である図１に示
すように半導体チップの周辺に設け、このバンプパッド
の製造工程については、図２乃至図５を参照して説明す
る。即ち、バンプパッド１を形成する半導体チップ２部
分には、酸化膜３とパッシベイション(Passivation) 層
４が形成してあり、その内部に電極として機能するＡｌ
パッド５を設ける。この形成は、公知のフォトリソグラ
フィ(Ph-oto Lithography)技術を利用し、図２に明らか
なように、Ａｌパッド５の表面部分を露出状態にする。
続いて、バリアメタル層６として例えばチタン（Ａｌパ
ッド５に接触）ータングステンから成るバリアメタル層
６を全面にスパッタリングにより被覆してから、公知の
フォトリソグラフィ技術によりレジスト層７の穴明けパ
ターン８を、バンプパッドの形成予定位置に形成する
（図３参照）。なお、パッシベイション層４は、２層構
造だけでなく３層構造も利用されている。
【０００３】続いてこの開口部８には、金メッキ層９を
厚さ約２０μｍ成長して（図４参照）タブ用バンプパッ
ド１を形成する。最後に金メッキ層９に連続するバリヤ
メタル層６部分以外を例えばエッチングにより除去して
図５の断面構造を完成する。
厚さ約２０μｍ成長して（図４参照）タブ用バンプパッ
ド１を形成する。最後に金メッキ層９に連続するバリヤ
メタル層６部分以外を例えばエッチングにより除去して
図５の断面構造を完成する。
【０００４】
【発明が解決しようとする課題】半導体素子の集積度の
向上に伴って、バンプパッドのピッチも１００μｍから
８０μｍと狭くなる傾向にあり、このような半導体チッ
プにめっき工程を行う時には、バリアメタル層６とレジ
スト層７の密着性が悪くなる。金メッキ層９から成る複
数個のバンプパッド１が、バリアメタル層６に重なって
ほぼ同一の形状とするが、その最端部が特殊な形とな
る。図６に示すように、両隣にバンプパッド１がないも
のの側壁の一方Ａがパッシベイション層４との成す角度
が他のものとの角度より小さくなる。
向上に伴って、バンプパッドのピッチも１００μｍから
８０μｍと狭くなる傾向にあり、このような半導体チッ
プにめっき工程を行う時には、バリアメタル層６とレジ
スト層７の密着性が悪くなる。金メッキ層９から成る複
数個のバンプパッド１が、バリアメタル層６に重なって
ほぼ同一の形状とするが、その最端部が特殊な形とな
る。図６に示すように、両隣にバンプパッド１がないも
のの側壁の一方Ａがパッシベイション層４との成す角度
が他のものとの角度より小さくなる。
【０００５】このようなバンプパッド１をILB すると図
７のようにバリアメタル層６からパッシベイション層４
を越えてＡｌパッド５に達するクラックＢが発生し、Ａ
ｌパッド５と半導体チップ１間に電気的なリーク電流を
生じて信頼性が著しく損なわれる。何故ならば、ボンデ
ィングによる圧力が側壁によって違うためである。
７のようにバリアメタル層６からパッシベイション層４
を越えてＡｌパッド５に達するクラックＢが発生し、Ａ
ｌパッド５と半導体チップ１間に電気的なリーク電流を
生じて信頼性が著しく損なわれる。何故ならば、ボンデ
ィングによる圧力が側壁によって違うためである。
【０００６】本発明は、このような事情により成された
もので、特に、外部の電子機器と接続するバンプパッド
の形状を揃えた半導体装置を提供することを目的とす
る。
もので、特に、外部の電子機器と接続するバンプパッド
の形状を揃えた半導体装置を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】半導体チップの周辺に同
一ピッチで配置するバンプパッド列と，この各バンプパ
ッド列の終端に生ずる空間部と，この空間部に配置する
前記バンプパッド列と同一ピッチのダミーバンプパッド
とに本発明に係わるバンプパッドを備える半導体装置の
特徴がある。また、前記半導体チップの周辺を構成する
長さの大きい辺と短い辺と，この長さの大きい辺と短い
辺付近に配置するバンプパッド列と，このバンプパッド
列の終端に生ずる空間部と，前記バンプパッド列のない
辺及びその空間部に配置する前記バンプパッド列と同一
ピッチのダミーバンプパッドとにも特徴がある。
一ピッチで配置するバンプパッド列と，この各バンプパ
ッド列の終端に生ずる空間部と，この空間部に配置する
前記バンプパッド列と同一ピッチのダミーバンプパッド
とに本発明に係わるバンプパッドを備える半導体装置の
特徴がある。また、前記半導体チップの周辺を構成する
長さの大きい辺と短い辺と，この長さの大きい辺と短い
辺付近に配置するバンプパッド列と，このバンプパッド
列の終端に生ずる空間部と，前記バンプパッド列のない
辺及びその空間部に配置する前記バンプパッド列と同一
ピッチのダミーバンプパッドとにも特徴がある。
【０００８】
【作用】半導体チップの周辺に同一ピッチで配置するバ
ンプパッド列をめっき法により形成する際、その終端の
単一のバンプパッドの形状が他のそれと違った状態にな
るとの知見を基に、本発明は完成した。
ンプパッド列をめっき法により形成する際、その終端の
単一のバンプパッドの形状が他のそれと違った状態にな
るとの知見を基に、本発明は完成した。
【０００９】即ち、終端以外のバンプパッドは、その両
隣に他のバンプパッドが存在しているので、めっき層の
成長は同じ条件で行われるのに対して、終端のバンプパ
ッドでは、図６に明らかにするように何もない方向に面
した金めっき層の側面が大きく張出す現象が起る。これ
は、めっき工程に不可欠なフォトレジスト層にめっき時
の応力が均等に生じないために起きる現象である。更に
めっき時の応力によりフォトレジスト層がめくり上って
バンプパッド間に短絡が生じる。
隣に他のバンプパッドが存在しているので、めっき層の
成長は同じ条件で行われるのに対して、終端のバンプパ
ッドでは、図６に明らかにするように何もない方向に面
した金めっき層の側面が大きく張出す現象が起る。これ
は、めっき工程に不可欠なフォトレジスト層にめっき時
の応力が均等に生じないために起きる現象である。更に
めっき時の応力によりフォトレジスト層がめくり上って
バンプパッド間に短絡が生じる。
【００１０】これは、個々のバンプパッドのピッチが縮
小するにつれて、より一層現れるが、本発明に係わるバ
ンプパッドを備える半導体装置では、バンプパッド列と
同一ピッチのダミーバンプパッドを配置することによ
り、バンプパッド列の形成時即ちめっき工程時に均等の
応力が加わり、ひいてはILB 工程でも均等な圧着がなさ
れ、揃った形状のバンプパッド列が得られる。
小するにつれて、より一層現れるが、本発明に係わるバ
ンプパッドを備える半導体装置では、バンプパッド列と
同一ピッチのダミーバンプパッドを配置することによ
り、バンプパッド列の形成時即ちめっき工程時に均等の
応力が加わり、ひいてはILB 工程でも均等な圧着がなさ
れ、揃った形状のバンプパッド列が得られる。
【００１１】
【実施例】本発明に係わる実施例を図８乃至図１１を参
照して説明する。半導体チップ２に形成するバンプパッ
ド列１と、タブフィルム１０に形成したリード１１をギ
ャングボンディングにより圧着固定後の上面図が図８で
ある。
照して説明する。半導体チップ２に形成するバンプパッ
ド列１と、タブフィルム１０に形成したリード１１をギ
ャングボンディングにより圧着固定後の上面図が図８で
ある。
【００１２】この図に明らかなように、半導体チップ２
は、周辺を長さの大きい辺Ｃと短い辺Ｄで構成し、両辺
付近に直線状に複数個のバンプパッド列１を同一ピッチ
で形成し、その終端には空間部Ｅができる。
は、周辺を長さの大きい辺Ｃと短い辺Ｄで構成し、両辺
付近に直線状に複数個のバンプパッド列１を同一ピッチ
で形成し、その終端には空間部Ｅができる。
【００１３】バンプパッド列１の形成について、本発明
の効果を説明するために示した図１１により説明する。
これに明らかなように半導体チップ２には、図示しない
能動素子用または受動素子用の不純物領域（図示せず）
を設け、これに電気的に接続したＡｌパッド５を形成す
る。不純物領域及びＡｌパッド５の形成は公知の手段で
行われる。即ち、絶縁物層例えば酸化膜３には、パッシ
ベイション層４が重ねられ、ここにＡｌパッド５を常法
のフォトリソグラフィ技術により、表面を露出させて、
図１１の形状を得る。
の効果を説明するために示した図１１により説明する。
これに明らかなように半導体チップ２には、図示しない
能動素子用または受動素子用の不純物領域（図示せず）
を設け、これに電気的に接続したＡｌパッド５を形成す
る。不純物領域及びＡｌパッド５の形成は公知の手段で
行われる。即ち、絶縁物層例えば酸化膜３には、パッシ
ベイション層４が重ねられ、ここにＡｌパッド５を常法
のフォトリソグラフィ技術により、表面を露出させて、
図１１の形状を得る。
【００１４】このパッシベイション層４及びＡｌパッド
５には、バリアメタル層６を例えばスパッタリング法に
より被覆する。次にフォトレジスト層を新たに被覆して
パターニング工程によりバンプパットの形成予定位置に
レジスト層の穴開きパターンを形成し、めっき工程前の
ベーキング処理を行ってから所定の金めっき工程に移
る。この工程により厚さ２０μｍ程度の金めっき層９を
被着してパンプパッド列１を形成する。最後に金めっき
層９に連続するバリヤメタル層６部分以外をエッチング
により除去して完成する。このような工程により半導体
チップの周辺を構成する長さの大きい辺Ｃと短い辺Ｄに
は、同一のピッチで複数個のパンプパッド列１を形成す
る（図９参照）。
５には、バリアメタル層６を例えばスパッタリング法に
より被覆する。次にフォトレジスト層を新たに被覆して
パターニング工程によりバンプパットの形成予定位置に
レジスト層の穴開きパターンを形成し、めっき工程前の
ベーキング処理を行ってから所定の金めっき工程に移
る。この工程により厚さ２０μｍ程度の金めっき層９を
被着してパンプパッド列１を形成する。最後に金めっき
層９に連続するバリヤメタル層６部分以外をエッチング
により除去して完成する。このような工程により半導体
チップの周辺を構成する長さの大きい辺Ｃと短い辺Ｄに
は、同一のピッチで複数個のパンプパッド列１を形成す
る（図９参照）。
【００１５】複数個のパンプパッド列１の終端部に空間
部Ｅが生じるが、本発明に係わるバンプパッド列を備え
る半導体装置では、ここにダミーのバンプパッド１２を
設置して、タブ用フィルム１０に設置するリード１１と
のILB 時の圧力を、複数個のパンプパッド１に均等に加
える。ダミーのバンプパッド１２の側壁Ａとパッシベイ
ション層４表面の成す角度は、従来と全く同じとなる。
部Ｅが生じるが、本発明に係わるバンプパッド列を備え
る半導体装置では、ここにダミーのバンプパッド１２を
設置して、タブ用フィルム１０に設置するリード１１と
のILB 時の圧力を、複数個のパンプパッド１に均等に加
える。ダミーのバンプパッド１２の側壁Ａとパッシベイ
ション層４表面の成す角度は、従来と全く同じとなる。
【００１６】図１０は、半導体チップ２の周辺の内、例
えば一辺に他の経んと同一ピッチのパンプパッド列１を
設けない場合を明らかにしており、この場合は、この一
辺にダミーのバンプパッド１２をパンプパッド列１と同
一のピッチで形成する。
えば一辺に他の経んと同一ピッチのパンプパッド列１を
設けない場合を明らかにしており、この場合は、この一
辺にダミーのバンプパッド１２をパンプパッド列１と同
一のピッチで形成する。
【００１７】ダミーのバンプパッド１２のパンプパッド
列１とダミーのバンプパッド１２以外のバンプパッド列
１を構成する個々のバンプパッドの周辺には、めっき工
程時に同じようにフォトレジスト層が形成されているの
で、均等の応力が加わり、ひいてはILB 工程でも均等な
圧着がなされて、クラックなどの事故がなくなる。
列１とダミーのバンプパッド１２以外のバンプパッド列
１を構成する個々のバンプパッドの周辺には、めっき工
程時に同じようにフォトレジスト層が形成されているの
で、均等の応力が加わり、ひいてはILB 工程でも均等な
圧着がなされて、クラックなどの事故がなくなる。
【００１８】図１０は、半導体チップ２の周辺を構成す
る長さの大きい辺Ｃと短い辺Ｄのいずれかにパンプパッ
ド列１が形成されない場合には、ここにダミーのバンプ
パッド１２をパンプパッド列１と同一のピッチとした例
である。
る長さの大きい辺Ｃと短い辺Ｄのいずれかにパンプパッ
ド列１が形成されない場合には、ここにダミーのバンプ
パッド１２をパンプパッド列１と同一のピッチとした例
である。
【００１９】
【発明の効果】図１１に明らかなように、本発明に係わ
るバンプパッドを備える半導体装置では、めっき工程時
に形成する穴開きパターンに対して、均等な応力が加わ
ることにより、左右の側壁が揃ったテーパ（Taper)に形
成される。ただしダミーのバンプパッド側壁の一方は、
従来と同様に外側に張出したバンプパッドがめっき工程
により形成される。
るバンプパッドを備える半導体装置では、めっき工程時
に形成する穴開きパターンに対して、均等な応力が加わ
ることにより、左右の側壁が揃ったテーパ（Taper)に形
成される。ただしダミーのバンプパッド側壁の一方は、
従来と同様に外側に張出したバンプパッドがめっき工程
により形成される。
【００２０】しかし、本発明に係わるバンプパッド列
は、前記のように揃った形状になるので、ILB 工程でも
均等な圧着ができるので、クラックなどの発生を抑制で
きる。めっき工程に伴うレジストに対する応力を軽減す
るために、レジストへのめっき工程前のベーキング温度
を上げても、同一ピッチのバンプパッド列にすれば、バ
ンプパッド側壁がほぼ垂直に形成可能になる。これによ
り、ピッチが狭いバンプパッドの形成が容易になる利点
は、半導体素子の集積度の向上に役立つことになる。
は、前記のように揃った形状になるので、ILB 工程でも
均等な圧着ができるので、クラックなどの発生を抑制で
きる。めっき工程に伴うレジストに対する応力を軽減す
るために、レジストへのめっき工程前のベーキング温度
を上げても、同一ピッチのバンプパッド列にすれば、バ
ンプパッド側壁がほぼ垂直に形成可能になる。これによ
り、ピッチが狭いバンプパッドの形成が容易になる利点
は、半導体素子の集積度の向上に役立つことになる。
【図１】従来のタブ用バンプパッドの配置状況を明らか
にする上面図である。
にする上面図である。
【図２】従来のタブ用バンプパッドの一製造工程を示す
図である。
図である。
【図３】図２に続く製造工程を示す図である。
【図４】図３に続く製造工程を示す図である。
【図５】図４に続く製造工程を示す図である。
【図６】従来のタブ用バンプパッドの概要を示す断面図
である。
である。
【図７】図６の一部を拡大してクラック状態を明らかに
する断面図である。
する断面図である。
【図８】タブフィルムとバンプパッド列をILB 工程によ
り接続後の上面図である。
り接続後の上面図である。
【図９】本発明に係わるバンプパッドの配置状況を明ら
かにする上面図である。
かにする上面図である。
【図１０】本発明に係わるバンプパッドの他の配置状況
を明らかにする上面図である。
を明らかにする上面図である。
【図１１】本発明に係わるバンプパッド列の一部を示す
断面図である。
断面図である。
１：パンプパッド列（金めっき層）、 ２：半導体チップ、 ３：酸化膜、 ４：パッシベイション層、 ５：Ａｌパッド、 ６：バリアメタル層、 ７：レジスト層、 ８：穴明けパターン、 ９：金めっき層、 １０：タブ用フィルム、 １１：リード、 １２：ダミーのバンプパッド。
Claims (2)
- 【請求項１】 半導体チップの周辺に同一のピッチで配
置する複数個のバンプパッド列と，この各バンプパッド
列の終端に生ずる空間部と，この空間部に配置する前記
バンプパッド列と同一ピッチのダミーバンプパッドとを
具備することを特徴とするバンプパッドを備える半導体
装置 - 【請求項２】 前記半導体チップの周辺を構成する長さ
の大きい辺と短い辺と，この長さの大きい辺と短い辺付
近に配置するバンプパッド列と，この各バンプパッド列
の終端に生ずる空間部と，前記バンプパッド列のない辺
及びその空間部に配置する前記バンプパッド列と同一ピ
ッチのダミーバンプパッドとを具備することを特徴とす
るバンプパッドを備える半導体装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4181396A JPH0629296A (ja) | 1992-07-09 | 1992-07-09 | バンプパッドを備える半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4181396A JPH0629296A (ja) | 1992-07-09 | 1992-07-09 | バンプパッドを備える半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629296A true JPH0629296A (ja) | 1994-02-04 |
Family
ID=16100014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4181396A Pending JPH0629296A (ja) | 1992-07-09 | 1992-07-09 | バンプパッドを備える半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629296A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6365978B1 (en) * | 1999-04-02 | 2002-04-02 | Texas Instruments Incorporated | Electrical redundancy for improved mechanical reliability in ball grid array packages |
| US6500764B1 (en) * | 2001-10-29 | 2002-12-31 | Fairchild Semiconductor Corporation | Method for thinning a semiconductor substrate |
| US6960830B2 (en) * | 2002-10-31 | 2005-11-01 | Rohm Co., Ltd. | Semiconductor integrated circuit device with dummy bumps |
| KR100504220B1 (ko) * | 1997-10-22 | 2005-11-16 | 나녹스 가부시키가이샤 | 칩온 유리액정 표시장치 |
| JP2006216890A (ja) * | 2005-02-07 | 2006-08-17 | Seiko Instruments Inc | 半導体チップおよびそれを用いた半導体装置 |
| JP2006269592A (ja) * | 2005-03-23 | 2006-10-05 | Fuji Photo Film Co Ltd | 固体撮像素子、固体撮像素子の製造方法 |
-
1992
- 1992-07-09 JP JP4181396A patent/JPH0629296A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100504220B1 (ko) * | 1997-10-22 | 2005-11-16 | 나녹스 가부시키가이샤 | 칩온 유리액정 표시장치 |
| US6365978B1 (en) * | 1999-04-02 | 2002-04-02 | Texas Instruments Incorporated | Electrical redundancy for improved mechanical reliability in ball grid array packages |
| US6500764B1 (en) * | 2001-10-29 | 2002-12-31 | Fairchild Semiconductor Corporation | Method for thinning a semiconductor substrate |
| US6960830B2 (en) * | 2002-10-31 | 2005-11-01 | Rohm Co., Ltd. | Semiconductor integrated circuit device with dummy bumps |
| JP2006216890A (ja) * | 2005-02-07 | 2006-08-17 | Seiko Instruments Inc | 半導体チップおよびそれを用いた半導体装置 |
| JP4498161B2 (ja) * | 2005-02-07 | 2010-07-07 | セイコーインスツル株式会社 | 半導体チップおよびそれを用いた半導体装置および半導体チップの製造方法 |
| JP2006269592A (ja) * | 2005-03-23 | 2006-10-05 | Fuji Photo Film Co Ltd | 固体撮像素子、固体撮像素子の製造方法 |
| JP4677260B2 (ja) * | 2005-03-23 | 2011-04-27 | 富士フイルム株式会社 | 固体撮像素子の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100419813B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US5587337A (en) | Semiconductor process for forming bump electrodes with tapered sidewalls | |
| US6780673B2 (en) | Method of forming a semiconductor device package using a plate layer surrounding contact pads | |
| JP2001068495A (ja) | 半導体装置及びその製造方法 | |
| JPH05109813A (ja) | 半導体装置 | |
| US5057453A (en) | Method for making a semiconductor bump electrode with a skirt | |
| US5136363A (en) | Semiconductor device with bump electrode | |
| JP2718854B2 (ja) | 半導体装置 | |
| JPH0629296A (ja) | バンプパッドを備える半導体装置 | |
| JPH06105709B2 (ja) | 半導体集積回路装置 | |
| US7112881B2 (en) | Semiconductor device | |
| JP2989696B2 (ja) | 半導体装置及びその実装方法 | |
| JPH118264A (ja) | 半導体装置及びその製造方法 | |
| US10950566B2 (en) | Semiconductor device and method for manufacturing the semiconductor device | |
| JPH0195539A (ja) | 半導体装置及びその製造方法 | |
| JPH0922912A (ja) | 半導体装置及びその製造方法 | |
| JPH07161722A (ja) | 半導体装置のパッド構造 | |
| JP2001118994A (ja) | 半導体装置 | |
| JPH0479333A (ja) | 半導体集積回路 | |
| JP2002164381A (ja) | 半導体装置及びその製造方法 | |
| JP2002246411A (ja) | 半導体装置及びその製造方法 | |
| JPS621249A (ja) | 半導体装置 | |
| JP2822996B2 (ja) | 半導体装置 | |
| TWI233671B (en) | Flip chip BGA | |
| JPS62137853A (ja) | 多層配線の形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Effective date: 20040421 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040506 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040705 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041026 |