JP4498161B2 - 半導体チップおよびそれを用いた半導体装置および半導体チップの製造方法 - Google Patents

Description

発明の属する技術分野

本発明は、半導体装置に関する。更に詳しくは、電気的接続手段であるバンプが形成された半導体チップおよびそれを用いた半導体装置に関する。

半導体装置は、半導体材料、例えばシリコンの薄板表面にトランジスタ等の電子素子を多数有する電子回路と、前記電子回路に電気エネルギや電気信号を入出力する、およそ１００ミクロン角のパッドとが形成された半導体ウェハをチップ状の半導体チップにし、これをパッケージに実装したものが一般的である。一般にパッドは、前記半導体チップの外周の少なくとも１辺に、１列に配置されパッド群としても少なくとも一つの列をなしている。

従来、半導体チップの実装は、金属製のリードフレームに前記半導体チップを固定し、前記リードフレームの数１０個の入出力ピンの一端と前記パッドを金属製のワイヤで接続し、前記入出力ピンの他端が露出するように前記半導体チップを樹脂等で封止し、前記半導体チップを保護すると言うワイヤボンディング型実装が一般的であった。半導体装置を電子機器に利用するには、ワイヤボンディング型実装の半導体装置を、電子機器の前記パッドに一対一に対応した多数の接続配線を有する回路基板に接着して利用する。しかし、近年電子素子の微細化が進み半導体装置の利用が拡がり、数１００個の入出力ピンを有する半導体装置が要求される様になって来た。更に、前記パッドの個数が増加するに連れて半導体チップ面積が増加し、前記パッドが半導体装置のコスト増の要因になって来た。

この要求に応えて、バンプが形成された半導体チップを利用する、バンプ型実装の半導体装置が提案されている（例えば、特許文献１参照）。図１にバンプが１列に並んだバンプ列７を模式的に示す。図４は、バンプ形成工程中の従来技術によるバンプが形成された半導体チップのバンプ列の模式平面図である。図４では、バンプ５ａをバンプ列の１端とし、以後バンプ５ｂ，５ｃとバンプ５が半導体チップ外周に沿って１列のバンプ列として並んでいる。バンプ５ｆ以下とバンプ列の他端は省略する。図５は、図４のＢＡ−ＢＢにおける模式断面図である。図４と図５では、例えば５個のパッド２（２ａから２ｅ）の上面に接してバンプ５（５ａから５ｅ）が、半導体基板１の上に塗布されたレジスト３のレジスト開口部４（４ａから４ｅ）に形成されている。バンプ５の形状寸法は、すべて同サイズの縦寸法Ｘ、横寸法Ｙ及び高さＨで決定される。レジスト３は厚みＤを有し、レジスト開口部４の平面サイズは、パッド２より一回り小さいサイズである縦寸法Ｘと横寸法Ｙで決定される。レジスト開口部４ａとレジスト開口部４ｂの境界であるレジスト壁６は、間隔Ｚを持って形成される。図５では、バンプ５の高さＨはレジスト３の厚みＤより低く、レジスト壁６に囲まれて、例えば金メッキ等でレジスト開口部４に形成される。半導体チップと回路基板を正しく接続するには、形成されるバンプ５が縦横に崩れたりせず、バンプ５の高さＨが等しくなることが肝心である。

前記バンプ型実装は、バンプ５が形成された半導体チップを直接前記回路基板に導電接着剤などを用いて固定し、半導体チップを保護する樹脂などで封止して半導体装置を製造する。前記バンプ型実装の半導体装置において、バンプ５の形状寸法を小さくすると、より多入出力ピン数の半導体装置が実現でき、半導体チップを小型化することによる半導体チップのコスト減にいっそう寄与する。一方、バンプ型実装の半導体装置を利用している電子機器、例えば表示装置では、表示品質向上に寄与する表示画素の高精細化の要求が高まる一方である。この表示画素高精細化に応えるには、バンプ５近傍の寸法形状、特に横寸法Ｙとバンプの間隔となるレジスト壁６の間隔Ｚを縮小する必要がある。
特開平１−３０２７３２号公報

然るに、バンプ５の形状寸法が等しい従来技術の半導体チップでは、バンプ５の形状寸法やレジスト壁６の間隔Ｚを小さくするには限界がる。前記限界を越えてバンプ５の形状寸法等を小さくすると、形成中のバンプ５が横に崩れてしまう。寸法的に余裕がないバンプ５の横寸法Ｙとレジスト壁６の間隔Ｚの影響が特に大きい。これを、図５を用いて、説明する。図５では、バンプ５ａをバンプ列の端とし、以後バンプ５ｂ，５ｃとバンプ５が一列に半導体チップ外周に沿ってバンプ列として並んでいる。バンプ５の横寸法Ｙを小さくすると、バンプ５は横に崩れやすくなりバンプ５に比べて柔らかいレジスト壁６に寄りかかる。バンプ形成工程中に、バンプ５ｄとバンプ５ｅに挟まれたレジスト６ｄは、バンプ５ｄとバンプ５ｅのバランスで直立を維持できる。しかし、隣接バンプ５ｂのみのバンプ５ａは、隣接バンプが欠落した方向に図５のように崩れる。更に、バンプ５ａが崩れると壁状レジスト３ａが崩れ、バンプ５ｂも幾分崩れる。崩れたバンプ５ａの高さHａは、当然崩れていないバンプ５ｅの高さＨｅと異なる。また、場合によっては隣接バンプ５ｃ側に崩れて、回路基板のバンプ５ｃ用の隣接接続配線に接触することがある。よって、崩れたバンプ５ａを持つ従来技術の半導体チップを回路基板へ実装しても、正しい電気的接続が得られないことが多い。従って、従来技術では、バンプ列７の両端のバンプ５ａを含む数個のバンプ５は、実際の電気的接続に利用しないで、バンプ列中央部のバンプ５を正常に形成するために、ダミーバンプとして利用している。図５では、バンプ５ａおよびバンプ５ｂがダミーバンプである。ダミーバンプを設けるため、従来技術の半導体装置は半導体チップ面積が不要に大きくなり、その結果コストダウン出来ないと言う課題を有している。

本発明では、前記課題を解決するために、次の手段を用いる。

バンプ型実装されるバンプ列が形成された半導体チップにおいて、前記バンプ列の両端に形成されるバンプの横寸法が、前記バンプ列の中央部に形成されるバンプの横寸法より大きい半導体チップを有する半導体装置とした。

本発明によれば、半導体チップ上のダミーバンプが不要となり、半導体チップ面積を縮小することができる。ひいては低コストの半導体装置を実現できる。ダミーバンプに対応するダミーパッドも不要となるので、半導体チップのレイアウト設計の自由度が増加するという効果もある。

図１は、本発明の半導体チップに形成された一連のバンプ５（以後バンプ列７と称する）のバンプ列７の１端から、バンプ５ｂｂ、バンプ５ｃ、バンプ５ｄ及びバンプ５ｅを含バンプ列７の模式断面図である。また、バンプ５ｆ以降とバンプ列７の他端は省略した。バンプ５はバンプ５より小さくないパッド２上面に形成される。図２は、図１の半導体チップのバンプ形成工程中のバンプ列７の模式平面図であり、図３は、図２の半導体チップのバンプ形成工程中のバンプ列７の模式断面図である。本発明実施例では、従来技術のダミーバンプ５ａを除去し、バンプ５ｂの横寸法Ｙを広げ拡大横寸法Ｙ０を有するバンプ５ｂｂとした。

拡大横寸法Ｙ０のバンプ５ｂｂを有するバンプ列７の形成は、先ず、半導体基板１の全上面にレジスト３を塗布し、バンプ列７の両端にバンプ列の中央部の横寸法より大きなパターンを持つフォトマスクを用いて、レジスト開口部４を形成する。次に、例えば、金メッキなどでバンプ列７を形成する。

本実施例のバンプ５ｂｂの横寸法Ｙ０は、レジスト壁６の支えがなくとも、バンプ形成工程中に崩れない横寸法とする。レジスト壁６の支えがないと崩れる横寸法のバンプ５ｃは、バンプ５ｂｂがレジスト壁５ｂを支えるのでは崩れない。従って、同寸法バンプ５を形成する従来技術の半導体チップでは、バンプ形成にバンプ列７の両端に複数個の前記ダミーバンプを形成する必要があるが、本発明の両端に形成されるバンプ５ｂｂの拡大横寸法Ｙ０を、バンプ列７中間部のバンプ５の横寸法Ｙより大きくすることで、バンプ列7における隣接バンプ間の距離をZとしたときに、Ｙ＜Ｙ０＜２Ｙ＋Ｚなる関係を満たせば、ダミーバンプ５ａのない省面積の半導体チップが実現する。

一般的にバンプ５の縦寸法Ｘは横寸法Ｙより小さくないので、バンプ５ｂｂの縦寸法Ｘは必ずしも変える必要はないが変えても良い。また、本実施例では、バンプ列７両端のバンプ５のみ横寸法Ｙより大きい拡大横寸法Ｙ０としたが、必要に応じてバンプ列７の両端に複数個の拡大横寸法Ｙ０を持つバンプ５を形成しても良い。

本発明実施例による半導体チップのバンプ列の模式断面図。 本発明実施例による半導体チップのバンプ形成工程中のバンプ列の模式平面図。 本発明実施例による半導体チップのバンプ形成工程中のバンプ列の模式断面図。 従来技術による半導体チップのバンプ形成工程中のバンプ列の模式断面図。 従来技術による半導体チップのバンプ形成工程中のバンプ列の模式断面図。

符号の説明

１ 半導体基板
２ チップパッド
３ レジスト
４ レジスト開口部
５ バンプ
６ レジスト壁
７ バンプ列

Claims (5)

1. バンプ列を有する半導体チップであって、前記バンプ列の両端に形成されたバンプの前記バンプ列に沿った横寸法が、前記バンプ列の中央部付近に形成されたバンプの前記バンプ列に沿った横寸法よりも大きく、前記バンプ列に属するバンプはすべて同じ縦寸法を有し、隣り合うバンプ間の間隔はすべて等しいバンプ列を有する半導体チップ。
2. バンプ列を有する半導体チップであって、前記バンプ列の両端に形成されたバンプの前記バンプ列に沿った横寸法Ｙ０が、前記バンプ列の中央部付近に形成されたバンプの前記バンプ列に沿った横寸法Ｙおよび前記バンプ列における隣接バンプ間の間隔Ｚに対し、Ｙ＜Ｙ０＜２Ｙ＋Ｚなる関係を満足するバンプ列を有する半導体チップ。
3. バンプ列を有する半導体チップの製造方法であって、前記バンプ列は、前記バンプ列の中央部付近のバンプに対応する開口部の前記バンプ列に沿った横寸法よりも大きな横寸法を有する開口部のパターンを両端に持ち、前記開口部はすべて同じ縦寸法を有し、隣り合う前記開口部の間隔は全て等しいフォトマスクを用いて形成される複数のレジスト開口部に形成されることを特徴とするバンプ列を有する半導体チップの製造方法。
4. 前記バンプ列を構成するバンプは金メッキにより形成される請求項３に記載のバンプ列を有する半導体チップの製造方法。
5. 請求項１記載のバンプ列を有する半導体チップが前記バンプ列を構成する各バンプを介して電気的に接続された半導体装置。

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