KR100419813B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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KR100419813B1
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Abstract

반도체 장치는 실리콘 기판(1)의 활성 영역에 접속된 제1 배선층(2) 상에 층간 절연막(6)을 통해 제2 배선층(7)을 형성하고, 제2 배선층(7) 상에 보호막(8) 및 폴리이미드막(10)을 통해 본딩 패드(14)를 실리콘 기판(1)의 활성 영역과 중첩되도록 배치하고 있다. 그리고, 본딩 패드(14)와 중첩되는 영역 내에 제2 배선층(7)의 복수의 배선(7a, 7b)을 배치하며, 1개의 배선(7a)을 보호막(8) 및 폴리이미드막(10)의 개구부(9, 11)를 통해 본딩 패드(14)와 접합하는 한편, 다른 배선(7b)과 본딩 패드(14) 사이에 보호막(8) 및 폴리이미드막(10)을 개재시키고 있다. 이에 따라, 반도체 기판의 활성 영역과 중첩되는 위치에 배치된 본딩 패드와 다층의 배선을 구비하는 반도체 장치에서, 제조 공정의 간략화와 장치 사이즈의 축소화를 양립시킬 수 있고, 또한 본딩 패드의 배치 위치 및 반도체 소자 사이의 결선의 자유도의 향상을 도모할 수 있는 반도체 장치 및 그 제조 방법을 제공한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 집적 회로에 사용되는 반도체 장치 및 그 제조 방법, 특히 반도체 기판 표면의 활성 영역 상부에 형성된 본딩 패드를 구비하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 집적 회로는, 반도체 집적 회로가 탑재되는 전자 기기의 고기능화 및고성능화의 진전에 따라 집적도(하나의 칩 상에 집적된 반도체 소자의 수)가 증대하여, 칩 사이즈가 커지는 경향이 있다. 한편으로는, 반도체 집적 회로를 탑재한 패키지의 소형화가 요구되고, 가공 치수의 미세화(디자인 룰의 축소), 칩을 탑재하는 패키지의 소형화 등에 의한 칩 사이즈의 축소가 행해지고 있다.
반도체 집적 회로의 칩은, 칩 내부의 동작 영역(활성 영역라고도 함)과, 칩 표면에 형성되는 본딩 패드 영역으로 대별할 수 있다. 동작 영역은, 트랜지스터 등의 반도체 소자가 형성된 영역(활성 영역) 및 반도체 소자 사이를 연결하는 금속 배선의 영역(배선 영역)이다. 본딩 패드 영역은 본딩 패드가 형성되는 영역이다. 본딩 패드는 반도체 집적 회로의 신호의 입출력 등 때문에, 예를 들면 금의 세선을 이용한 와이어 본딩 등에 의해 외부와 전기적으로 접속되는 접속용 전극이다. 통상, 본딩 패드는 반도체 기판의 활성 영역과 중첩되는 영역을 피하여 칩 주연부에 설치되어 있다. 이것은, 와이어 본딩 등의 본딩을 행할 때에, 본딩 패드에 가해지는 기계적인 압력 등에 의해 본딩 패드에 발생하는 응력이, 반도체 소자를 구성하는 활성 영역에 인가되지 않도록 하기 위해서이다. 또, 본딩 패드는 통상 1변이 50㎛∼100㎛ 정도의 구형이고, 약 10㎛∼20㎛ 정도의 간격으로 칩 주연부에 복수개 설치된다.
이미, 반도체 집적 회로의 칩 상에서는, 반도체 소자 사이를 연결하는 금속의 배선은 1층으로 충분하지만, 기능·성능의 향상, 및 집적도의 증대에 따라, 배선이 복잡하고 길어져, 신호가 정확하게 전송되지 않는 등의 결점이 생겼었다. 이것을 해결하는 방법으로서, 층간 절연막을 통해 복수의 배선층을 적층시키는 다층배선 구조가 제안되었다. 이에 따라, 배선의 자유도가 증가하고, 반도체 집적 회로의 기능·성능의 향상, 및 집적도의 향상을 용이하게 달성할 수 있게 되었다.
한편, 반도체 집적 회로의 고기능화나 고성능화에 따라, 그 입출력 등을 위한 단자 수도 증가하고, 단자 수가 수백개로부터 천개까지 이르렀다. 본딩 패드는 단자마다 필요하고, 그렇기 때문에 본딩 패드의 수도 단자 수의 증가에 대응하여 수백개로부터 천개가까이나 필요해지고 있다. 이러한 본딩 패드 수의 증가에 따라, 칩 표면에서의 본딩 패드 영역이 차지하는 면적이 증대하고 있다. 그 때문에, 반도체 집적 회로의 칩 사이즈를 축소(반도체 집적 회로 자체의 소형화)할 수 없으며, 반도체 집적 회로를 탑재하는 전자 기기의 소형화의 요청에 응할 수 없게 된다.
칩 사이즈 축소의 한 방법으로서, 종래에는 반도체 기판의 활성 영역과 중첩되는 영역을 피하여 칩 주연부에 설치되던 본딩 패드를, 반도체 기판의 활성 영역과 중첩되는 영역(활성 영역의 상부)에 설치하는 수법이 제안되고 있다(이하, 반도체 기판의 활성 영역과 중첩되는 영역에 설치된 본딩 패드를 「영역 패드」라고 칭함).
우선, 특개평1-91439호 공보(공개일 ; 1989년 4월 11일)[일본국 특허 제2694252호]에 개시된 2층 배선 구조의 반도체 장치에서의 영역 패드의 형성 예를, 도 8에 기초하여 설명한다.
도 8에 도시된 바와 같이, Si 기판(반도체 기판 : 101) 상에 1층째 Al 배선층(102)이 형성되어 있다. 1층째 Al 배선층(102) 상에는, 층간 절연막(103∼105)(플라즈마 질화막(103), NSG(104), 및 PSG(105))이 퇴적된 후, 패터닝 및 에칭에 의해 층간 절연막(103∼105)에 관통 홀이 형성되어 있다. 층간 절연막(103∼105)의 상층에는 2층째 Al 배선(106)이 형성되어 있다. 그리고, 2층째 Al 배선(106)의 상부에 최종 패시베이션막(107)이 형성되어 있다.
상기 최종 패시베이션막(107)에는 개공부(패드 개공부 : 110)가 능동 영역(도시하지 않음) 상에 형성되고, 이에 따라 전극용 패드가 능동 영역 상에 형성되어 있다.
따라서, 상기된 반도체 장치에서는 2층째 Al 배선(106)에서의 노출 부분(106a)(개공부(110)의 부분)이 능동 영역 상에 형성된 전극용 패드, 즉 영역 패드로서 기능한다.
이어서, 특개평4-62855호 공보(공개일 ; 1992년 2월 27일)에 개시된 3층 배선 구조의 반도체 장치에서의 본딩 패드의 형성 예를, 도 9에 기초하여 설명한다.
제1 배선층(203)은 도시하지 않은 소자가 형성된 실리콘 기판(201) 상에 절연막(202)을 통해 형성되어 있다. 제2 배선층(209)은 층간 절연층(205∼207)(절연막(205), 유리 도포막(206), 및 절연막(207))을 통해 제1 배선층(203) 상에 형성되어 있다. 제3 배선층(215)은 층간 절연층(212∼214)을 통해 제2 배선층(209) 상에 형성되어 있다. 그리고, 제3 배선층(215)은 층간 절연층(212∼214)의 소정 위치에 형성된 관통 홀을 통해 제2 배선층(209)과 접속되어 있다. 또한, 제3 배선층(215) 상에는 보호막(210)이 형성되어 있다.
또한, 와이어 본딩 시의 스트레스 완화를 위해, 제1 배선층(203)에서의 본딩패드 부분(215a)과 중첩되는 부분(본딩 패드 부분(215a)의 하측 부분 : 203a)은 본딩 패드 부분(215a)과 대략 동일한 형상으로 가공되어 있다.
상기된 반도체 장치에서는, 보호막(210)에 본딩용 홀(211)이 형성되며, 본딩 패드부(215a)의 형성 공정이 완료되어 있다. 따라서, 제3 배선층(215)에서의 노출 부분(본딩용 홀(211)의 부분)이, 반도체 장치와 반도체 장치 외부와의 전기적 접속을 위한 본딩 패드 부분(215a)으로 되어 있다.
또한, 제2 배선층(209)에서의 본딩 패드 부분(215a)과 중첩되는 부분(본딩 패드 부분(215a)의 하측 부분 : 209a)은, 층간 절연층(212∼214)에 의해 복수의 부분으로 분할되어 있다. 따라서, 특개평4-62855호 공보의 구성에서는 제2 배선층(209)에서의 본딩 패드 부분(215a)과 중첩되는 부분(209a)의 복수의 배선은 본딩 패드 부분(215a)과 중첩되는 영역에 존재한다.
이어서, 특개평5-251573호 공보(공개일 ; 1993년 9월 28일)에 개시된, 2층 배선 구조의 반도체 장치에서의 영역 패드의 형성 예를, 도 10에 기초하여 설명한다.
도 10에 도시된 바와 같이, 콜렉터(실리콘 기판 : 301) 상에 베이스(302) 및 에미터(303)가 형성되고, 베이스(302) 및 에미터(303) 상에 실리콘 산화막(304) 및 실리콘 질화막(305)을 통해 제1 알루미늄 배선(306)이 형성되어 있다.
그리고, 제1 알루미늄 배선(306)의 상측에, 층간 절연막(307∼309)을 적층하고, 제2 알루미늄 배선(310)을 형성하고, 그 일부(310a)를, 본딩선(311)을 본딩하는 본딩 패드로서 이용하고 있다. 상기 본딩 패드는, 베이스(302)의 상측에 위치하며, 영역 패드로 되어 있다.
또한, 층간 절연막(307∼309)은 본딩 시의 스트레스에 의해 층간 절연막이 크랙하는 것을 방지하기 위해 폴리이미드막(308)이 플라즈마 실리콘막(307 및 309) 사이에 삽입된 적층 구조로 되어 있다.
그러나, 특개평1-91439호 공보에 개시되어 있는 종래 기술에서는 2층째 Al 배선(106)은 1층째 Al 배선층(102)의 배선 상호를 전기적으로 접속하기 위한 배선으로서 이용되는 것뿐만 아니라, 영역 패드로서도 이용되고 있다. 그 때문에, 영역 패드와 절연할 필요가 있는 반도체 소자 사이의 배선을 2층째 Al 배선(106)에 의해 형성하는 경우, 그 배선은 영역 패드 영역을 피하도록 우회시켜 설치할 필요가 있다.
또한, 특개평1-91439호 공보에 가까운 종래 기술로서, 도 11a, 도 11b에 나타낸 반도체 장치도 알려져 있다. 또, 도 11a는 금 범프를 갖는 영역 패드와 그 근방의 배선을 모식적으로 나타내는 개략 평면도이고, 도 11b는 도 11a의 X-X'선의 화살 표시에 따른 단면도이다. 또, 도 11a에서는 배선의 모습을 이해하기 쉽도록, 층간 절연막 및 표면 보호막을 생략하고, 영역 패드 및 배선과 표면 보호막의 개구부만을 나타내고 있다.
도 11a, 도 11b에 도시된 바와 같이, 금속으로 이루어지는 제1 배선층(401) 상에, 층간 절연막(402)을 통해 금속으로 이루어지는 제2 배선층(403)이 형성되어 있다. 또한, 제2 배선층(403) 상에 개구부(404a)를 갖는 표면 보호막(404)을 형성하고, 개구부(404a)를 통해 제2 배선층(403) 일부에 금(Au) 범프(405)를 접합하고 있다. 이러한 경우, 금 범프(405)에 접합된 부분의 제2 배선층(403)과, 금 범프(405)를 영역 패드로서 이용하고 있다. 또, 제1 배선층(401)은 금 범프(405)의 하측 영역에 복수의 배선(401a)을 갖고 있지만, 이들은 반도체 소자로부터의 전극 인출용 배선이다.
또, 도시하지 않았지만, 제1 배선층(401)의 하측, 즉 금 범프(405)의 하측에는 활성 영역(반도체 소자가 형성된 영역)을 갖는 반도체 기판이 배치되어 있다.
이러한 구성에서는, 제2 배선층(403)과 금 범프(405)와의 접속에 대해 보면, 금 범프(405) 하측의 제2 배선층(403)을 영역 패드인 금 범프(405)와 대략 동일한 크기(단면적)로 하고, 또한 금 범프(405)와 제2 배선층(403) 사이의 표면 보호막(404)의 개구부(404a)도 금 범프(405)와 대략 동일한 크기(단면적)로 한다. 이 때문에, 제2 배선층(403)에서는, 금 범프(405)의 하측 영역에 금 범프(405)와 접합된 하나의 배선밖에 존재하지 않는다. 그 때문에, 금 범프(405)와 절연할 필요가 있는 반도체 소자 사이의 배선(도 11b 아래의 두개의 배선 : 403a)은 배치 위치의 제약을 받고, 도 11a에 도시된 바와 같이 금 범프(405)와 중첩되는 영역을 피하도록 우회시켜 설치할 필요가 있다. 그 때문에, 금 범프(405)와 중첩되는 영역 외측에, 우회시킨 제2 배선층(403)의 배선(403a)을 위한 배선 영역을 확보할 필요가 생겨, 그 만큼의 칩 사이즈가 필요하게 된다. 그 결과, 영역 패드에 의한 칩 사이즈를 축소시킬 수 있다는 효과가 반감된다.
금 범프(405)의 크기는, 통상 제2 배선층(403)측의 단부면이 1변 50㎛∼100㎛ 정도의 구형이다. 한편, 배선의 폭은 통상 1㎛ 이하의 치수이다. 그 때문에, 금 범프(405)를 반도체 소자의 활성 영역의 바로 위에 설치하면, 10개∼20개 정도의 배선을 우회시킬 필요가 있다. 금 범프(405)의 수가 많아질수록, 배선의 제약은 크고 복잡해지며, 또한 금 범프(405)를 형성하는 위치도 제약을 받는다.
이들 문제는, 특개평1-91439호 공보에 개시되어 있는 종래 기술에서도 발생한다. 그 때문에, 특개평1-91439호 공보의 구성에서는 영역 패드에 의한 효과가 실용 면에서 충분히 활용되지 않을 우려가 있다.
또한, 특개평4-62855호 공보의 반도체 장치에서는 실리콘 기판(201) 상의 활성 영역의 위치가 불명확하지만, 실리콘 기판(201) 상의 활성 영역이 본딩 패드와 중첩되는 위치에 있는 구성, 즉 영역 패드를 구비하는 구성이었다고 가정해도 다음과 같은 문제점이 있다.
즉, 특개평4-62855호 공보의 구성에서는 제2 배선층(209)에서의 본딩 패드 부분(215a)과 중첩되는 부분(209a)의 복수의 배선은, 모두 본딩 패드 부분(215a)에 전기적으로 접속되어 있다.
따라서, 제2 배선층(209)에서의 본딩 패드 부분(215a)과 중첩되는 부분(209a)의 복수의 배선은 본딩 패드 부분(215a)에 접속되는 배선으로밖에 사용할 수 없다. 이 때문에, 상기 본딩 패드 부분(215a)과 중첩되는 부분(209a)의 복수의 배선은, 본딩 패드 부분(215a)과 절연할 필요가 있는 반도체 소자 사이의 배선으로서는 사용할 수 없다.
또한, 특개평5-251573호 공보에 개시된 반도체 장치에서도, 특개평1-91439호공보에 개시된 종래 기술과 마찬가지로, 제2 알루미늄 배선(310)의 일부를 영역 패드로서 이용하고 있다. 그 때문에, 영역 패드와 절연할 필요가 있는 반도체 소자 사이의 배선을 영역 패드 바로 아래에 배치하는 것은 불가능하다. 따라서, 영역 패드와 절연할 필요가 있는, 제2 알루미늄 배선(310)에 의한 반도체 소자 사이의 배선은 영역 패드와 중첩되는 영역을 피하도록 우회시켜 설치할 필요가 있다.
도 12a, 도 12b는 이러한 문제를 해결하는 종래 기술의 예를 나타낸 것이다. 도 12a는 금 범프를 갖는 영역 패드와 그 근방의 배선을 모식적으로 나타내는 개략 평면도이고, 도 12b는, 도 12a의 Y-Y'선의 화살 표시에 따른 단면도이다. 또, 도 12a에서는 배선의 모습을 이해하기 쉽도록, 제1 층간 절연막, 제2 층간 절연막, 및 표면 보호막을 생략하고, 영역 패드 및 배선과 표면 보호막의 개구부만을 나타내고 있다.
도 12a, 도 12b에 도시된 바와 같이, 금속으로 이루어지는 제2 배선층(503)은 금속으로 이루어지는 제1 배선층(501) 상에 제1 층간 절연막(502)을 통해 형성되어 있다. 제2 배선층(503) 상에 제2 층간 절연막(504)이 퇴적되고, 제2 층간 절연막(504)에는 전기적인 접속을 위한 비아홀(via hole : 504a)이 형성되어 있다. 제2 층간 절연막(504) 상에 금속의 퇴적 가공에 의해 제3 배선층(505)이 형성되어 있다. 또한, 제3 배선층(505) 상에는 개구부(506a)를 갖는 표면 보호막(506)이 형성되어 있고, 개구부(506a)를 통해 제3 배선층(505) 일부와 금 범프(507)가 접합되어 있다. 이 경우에는, 금 범프(507)에 접합된 부분의 제3 배선층(505)과, 금 범프(507)가 영역 패드로서 이용된다.
또, 도시하지 않았지만, 금 범프(507)의 하측에는, 즉 제1 배선층(501)의 하측에는 활성 영역(반도체 소자가 형성된 영역)을 갖는 반도체 기판이 배치되어 있다. 또한, 제2 배선층(503)과 제3 배선층(505)은 제2 층간 절연막(504)에서의 금 범프(507)와 중첩되는 영역 외에 설치된 비아홀(504a)을 통해 접속되어 있다.
또한, 이 구성에서는 금 범프(507) 하측의 제3 배선층(505)을 금 범프(507)와 대략 동일한 크기(단면적)로 하고, 또한 금 범프(507)와 제3 배선층(505) 사이의 표면 보호막(506)의 개구부(506a)도 금 범프(507)와 대략 동일한 크기(단면적)로 되어 있다.
도 12a, 도 12b에 나타내는 구성에 따르면, 제2 배선층(503)의 복수의 배선을 금 범프(507)의 하측 영역에 배치하는 것이 가능하게 되어 있다.
그러나, 상기 구성에서는 도 11a, 도 11b의 구성 외에, 또한 제2 층간 절연막(504) 및 제3 배선층(505)이 필요하다. 따라서, 도 12a, 도 12b의 반도체 장치의 제조 공정에서는 도 11a, 도 11b의 반도체 장치의 제조 공정에 제2 층간 절연막(504)을 퇴적 및 가공하는 공정과, 제3 배선층(505)을 퇴적 및 가공하는 공정을 추가하는 것이 필요하다. 특히, 포토리소그래피 공정 및 에칭 공정의 추가가 필요하고, 작업 효율의 저하나 칩 비용의 상승을 초래하게 된다.
도 1은 본 발명에 따른 반도체 장치의 제1 실시 형태로서의 반도체 집적 회로의 개략을 나타내는 단면도.
도 2는 상기 반도체 집적 회로의 제조 공정을 설명하기 위한 개략 단면도로서, 제1 배선층의 형성 공정이 완료된 후의 모습을 나타내는 개략 단면도.
도 3은 상기 제조 공정을 설명하기 위한 개략 단면도로서, 층간 절연막의 형성 공정이 완료된 후의 모습을 나타내는 개략 단면도.
도 4는 상기 제조 공정을 설명하기 위한 개략 단면도로서, 층간 절연막에 대한 개구부의 형성 공정이 완료된 후의 모습을 나타내는 개략 단면도.
도 5는 상기 제조 공정을 설명하기 위한 개략 단면도로서, 제2 배선층의 형성 공정이 완료된 후의 모습을 나타내는 개략 단면도.
도 6은 상기 제조 공정을 설명하기 위한 개략 단면도로서, 보호막의 형성 공정이 완료된 후의 모습을 나타내는 개략 단면도.
도 7은 상기 제조 공정을 설명하기 위한 개략 단면도로서, 완성된 반도체 장치를 나타내는 개략 단면도.
도 8은 종래의 반도체 장치의 일례를 나타내는 개략 단면도.
도 9는 종래의 반도체 장치의 다른 일례를 나타내는 개략 단면도.
도 10은 종래의 반도체 장치의 또 다른 일례를 나타내는 개략 단면도.
도 11a는 종래의 반도체 장치의 또 다른 일례를 나타내는 개략 평면도로서, 상기 반도체 장치에 있어서의 배선의 모습을 모식적으로 나타내는 개략 평면도.
도 11b는, 도 11a의 반도체 장치에서의 X-X'선의 화살 표시에 따른 단면도.
도 12a는 종래의 반도체 장치의 또 다른 일례를 나타내는 개략 평면도로서, 상기 반도체 장치에서의 배선의 모습을 모식적으로 나타내는 개략 평면도.
도 12b는, 도 12a의 반도체 장치에서의 Y-Y'선의 화살 표시에 따른 단면도.
도 13a는 본 발명의 다른 실시 형태에 따른 반도체 장치로서의 반도체 집적 회로의 개략을 나타내는 평면도로서, 상기 반도체 장치에서의 배선의 모습을 모식적으로 나타내는 개략 평면도.
도 13b는, 도 13a의 상기 반도체 장치에서의 A-A'선의 화살 표시에 따른 단면도.
도 14는, 도 13a의 반도체 집적 회로에서의 보호막의 오버행 형상의 볼록부 부근을 확대하여 나타내는 부분 단면도.
도 15는, 도 13a의 반도체 집적 회로에서의 설계 치수의 예를 나타내는 평면도.
도 16a는 본 발명의 또 다른 실시 형태에 따른 반도체 장치로서의 반도체 집적 회로의 개략을 나타내는 평면도로서, 상기 반도체 장치에서의 배선의 모습을 모식적으로 나타내는 개략 평면도.
도 16b는 상기 반도체 장치에서의 B-B'선의 화살 표시에 따른 단면도.
도 17은, 도 16a의 반도체 집적 회로에서의 설계 치수의 예를 나타내는 도면.
도 18은 폴리이미드막의 빅커스 경도의 경화 온도에 따른 변화를 나타내는 그래프.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
2 : 제1 활성 영역
6 : 층간 절연막
7 : 제2 배선층
7a, 7b : 배선
8 : 보호막
10 : 폴리이미드막
본 발명의 목적은 반도체 소자의 활성 영역과 중첩되는 위치(활성 영역의 상측)에 배치되고, 금 범프 등으로부터 형성된 본딩 패드와, 다층의 배선을 구비하는 반도체 집적 회로 등의 반도체 장치에서, 제조 공정을 간략화할 수 있으며, 또한장치 사이즈(칩 사이즈)를 축소화할 수 있으며, 또한 본딩 패드를 배치하는 위치의 자유도 향상, 및 반도체 소자 사이 등의 결선의 자유도 향상을 도모할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
상기된 목적을 달성하기 위해, 본 발명에 따른 반도체 장치는 반도체 소자가 형성된 영역인 활성 영역을 갖는 반도체 기판과, 상기 반도체 기판 상에 형성되고, 상기 활성 영역과 전기적으로 접속된 제1 배선층과, 상기 제1 배선층 상에 층간 절연막을 통해 형성된 제2 배선층과, 적어도 일부가 상기 활성 영역과 중첩되도록 형성된 외부와의 전기적 접속을 위한 본딩 패드를 구비하고 있으며, 상기 제2 배선층은 상기 본딩 패드와 중첩되는 영역 내에 복수의 배선을 갖고, 상기 배선의 일부가 본딩 패드와 접합되어 있는 한편, 다른 배선과 본딩 패드 사이에 절연막이 형성되어 있는 것을 특징으로 한다.
상기 구성에 따르면, 도 8, 도 10, 도 11a 및 도 11b에 도시된 바와 같은 종래의 영역 패드를 갖는 2층 배선의 반도체 장치에서는 하나의 배선밖에 배치되지 않았던 본딩 패드와 중첩되는 영역에, 복수의 배선을 배치할 수 있다. 그리고, 이들 복수의 배선 중, 본딩 패드와 접합되어 있는 배선 외에는 절연막에 의해 본딩 패드와 절연된다.
이에 따라, 종래의 영역 패드를 갖는 2층 배선의 반도체 장치에서는, 본딩 패드의 하측 영역을 피하여 우회되어 있던 본딩 패드와 절연할 필요가 있는 배선을, 본딩 패드와 중첩되는 영역(하측 영역)에 배치할 수 있다. 예를 들면, 반도체 집적 회로 내의 인접하는 3개의 반도체 소자 각각의 활성 영역과 중첩되는 영역(상측 영역)에 본딩 패드를 설치한 경우에 있어서, 양측 단부의 반도체 소자 사이를 접속하는 제2 배선을, 중앙의 본딩 패드와 중첩되는 영역에 배치하는 것이 가능해진다. 그렇기 때문에, 배선의 여분의 설치가 불필요하게 되므로, 배선 영역의 면적을 축소할 수 있고, 칩 사이즈의 축소를 도모할 수 있다.
또한, 본딩 패드의 위치를 고려하여 반도체 소자 사이 등의 결선을 설계하거나, 반대로 반도체 소자 사이 등의 결선을 고려하여 본딩 패드의 위치를 결정할 필요가 없게 되므로, 반도체 소자 사이 등의 결선의 자유도나 본딩 패드의 배치 위치의 자유도가 향상된다.
또한, 반도체 소자 사이 등의 배선의 위치를 고려하고, 활성 영역을 피하여 칩 주연부의 배선이 존재하지 않은 영역에, 본딩 패드를 배치하는 종래의 반도체 장치와 비교하면, 칩 주연부의 본딩 패드 전용의 영역(배선이 존재하지 않은 영역)이 불필요해진다. 그렇기 때문에, 종래의 반도체 장치에 대해서도, 배선 영역의 면적을 축소할 수 있고, 칩 사이즈의 축소를 도모할 수 있다.
또한, 도 12a, 도 12b에 나타내는 종래의 영역 패드를 갖는 3층 배선의 반도체 장치와 비교하면, 본딩 패드가 제3 배선층을 통하지 않고 직접 제2 배선층에 접합되어 있으므로, 제3 배선층 및 제3 배선층을 피복하는 보호막을 생략할 수 있다. 그렇기 때문에, 제3 배선층 및 제3 배선층을 피복하는 보호막을 형성하는 제조 공정을 생략할 수 있으며, 제조 공정을 단축시킬 수 있다. 그 결과, 생산 효율을 향상시키고 제조 비용을 낮출 수 있다.
따라서, 상기 구성에 따르면, 생산성의 향상 및 비용의 삭감이 가능해지며,또한 장치 사이즈의 소형화를 도모할 수 있고, 또한 반도체 소자 사이 등의 결선의 자유도나 본딩 패드의 배치 위치의 자유도를 향상시킬 수 있다.
또, 본원 명세서에서, 「중첩된다」란, 반도체 기판 상에 투영된 정사영(正射影)이 일치하는 것을 가리킨다.
상기된 목적을 달성하기 위해, 본 발명에 따른 반도체 장치의 제조 방법은 반도체 기판 상에 반도체 소자를 형성하는 공정과, 일부가 반도체 소자에 접합되도록 제1 배선층을 형성하는 공정과, 상기 제1 배선층 상에 비아홀을 갖는 층간 절연막을 형성하는 공정과, 상기 층간 절연막 상 및 상기 비아홀 내에 제2 배선층을 형성하는 공정과, 상기 제2 배선층 상에 절연막을 형성하는 공정과, 상기 절연막에 개구부를 형성하는 공정과, 상기 절연막 상과 상기 개구부내에 금속막을 형성함으로써, 외부와의 전기적 접속을 위한 본딩 패드를 형성하는 공정을 포함하고, 제2 배선층을 형성하는 공정에서는 복수의 배선을 형성하며, 절연막을 형성하는 공정에서는 복수의 배선을 피복하도록 절연막을 형성하고, 개구부를 형성하는 공정에서는 절연막으로 피복된 복수의 배선 중 일부의 배선만이 노출되도록 개구부를 형성하고, 본딩 패드를 형성하는 공정에서는 적어도 일부가 상기 반도체 소자와 중첩되며, 또한 절연막으로 피복된 배선 중 적어도 1개와 중첩되도록 본딩 패드를 형성하는 것을 특징으로 한다.
상기 방법에 따르면, 종래의 영역 패드를 갖는 2층 배선의 반도체 장치에서는 1개의 배선밖에 배치되지 않은, 본딩 패드와 중첩되는 영역에 복수의 배선이 배치된 반도체 장치를 얻을 수 있다. 그리고, 이들 복수의 배선 중, 본딩 패드와 접합되어 있는 배선 외에는 절연막에 의해 피복되어 있으므로, 본딩 패드와 절연된다.
이에 따라, 본딩 패드와 절연할 필요가 있는 배선을, 본딩 패드와 중첩되는 영역(하측 영역)에 배치할 수 있다. 그렇기 때문에, 배선의 여분의 설치가 불필요해지므로, 배선 영역의 면적을 축소할 수 있고, 칩 사이즈의 축소를 도모할 수 있다. 또한, 반도체 소자 사이 등의 결선의 자유도나 본딩 패드의 배치 위치의 자유도가 향상한다.
또한, 반도체 소자 사이 등의 배선의 위치를 고려하고, 활성 영역을 피하여 칩 주연부의 배선이 존재하지 않은 영역에 본딩 패드를 배치하던 종래의 반도체 장치와 비교하여, 배선 영역의 면적을 축소할 수 있고, 칩 사이즈의 축소를 도모할 수 있다.
또한, 상기 방법으로는 본딩 패드를 제3 배선층을 통하지 않고 직접 제2 배선층에 접합할 수 있고, 제3 배선층 및 제3 배선층을 피복하는 보호막을 생략할 수 있다. 그렇기 때문에, 제3 배선층 및 제3 배선층을 피복하는 보호막을 형성하는 제조 공정을 생략할 수 있으며, 제조 공정을 단축시킬 수 있다. 그 결과, 생산 효율을 향상시키고 제조 비용을 낮출 수 있다.
따라서, 상기 방법에 따르면, 생산성의 향상 및 비용의 삭감이 가능해지며, 또한 장치 사이즈의 소형화를 도모할 수 있고, 또한 반도체 소자 사이 등의 결선의 자유도나 본딩 패드의 배치 위치의 자유도를 향상시킬 수 있다.
〔실시 형태1〕
본 발명의 제1 실시 형태에 대하여 도 1 내지 도 7에 기초하여 설명하면 이하와 같다.
이하에, 본 발명의 반도체 장치의 제1 실시 형태로서, 실리콘(Si) 기판 상에 형성된 MOS (Metal Oxide Semiconductor) 트랜지스터를 갖는 반도체 집적 회로를 예로 들어 상세히 설명한다. 그러나, 본 발명에서 반도체 기판을 구성하는 반도체 재료, 반도체 기판 상에 형성되는 반도체 소자의 종류나 그 조합에는 특별히 제약은 없다. 또, 본원 명세서에서는 반도체 소자가 형성된 반도체 기판 상의 영역을, 활성 영역이라고 한다. 또한, 본원 명세서에서 「중첩된다」란, 반도체 기판 상에 투영한 정사영이 일치하는 것을 가리킨다.
도 1은, 본 발명에 따른 반도체 장치의 제1 실시 형태로서의 반도체 집적 회로의 반도체 소자 하나에 대응하는 부분의 개략 단면도이다. 이하의 설명에서는 반도체 소자 하나에 대응하는 부분에 대하여 설명한다.
본 실시 형태의 반도체 집적 회로는, 도 1에 도시된 바와 같이 반도체 소자(20)가 형성된 영역인 활성 영역을 갖는 실리콘 기판(반도체 기판 : 1)과, 실리콘 기판(1) 상에 형성되며, 상기 활성 영역과 전기적으로 접속된 제1 배선층(2)과, 제1 배선층(2) 상에 층간 절연막(6)을 통해 형성된 제2 배선층(7)과, 적어도 일부가 상기 활성 영역과 중첩되는 위치(활성 영역의 상측)에 형성된, 외부와의 전기적 접속을 위한 본딩 패드(14)를 구비하고 있다.
본 실시 형태의 반도체 소자(20)는 MOS 트랜지스터이다. 반도체 소자(20) 는 실리콘 기판(1)의 표층에 형성된, 소스 영역으로서 기능하는 불순물 확산층(1a)과, 드레인 영역으로서 기능하는 불순물 확산층(1b)과, 불순물 확산층(1a, 1b) 상에 형성된 산화막(소스 영역·드레인 영역에 대한 이온 주입 시의 손상을 저감시키기 위한 막 : 26, 26)과, 실리콘 기판(1) 상에 형성된 게이트 절연막(21)과, 폴리실리콘 게이트 전극(22)과, 폴리실리콘 게이트 전극(22) 측면에 형성된 측벽 보호막(23)으로 이루어져 있다. 반도체 소자(20)에서는 실리콘 기판(1)에서의 불순물 확산층(1a, 1b) 사이의 영역이 채널 영역으로서 기능한다. 따라서, 본 실시 형태의 실리콘 기판(1)에서는 불순물 확산층(1a, 1b)과, 이들 사이의 채널 영역이 활성 영역으로 되어 있다. 또한, 실리콘 기판(1)에서의 반도체 소자(20)가 형성되어 있는 영역(활성 영역) 이외의 영역은 반도체 소자(20)와 다른 반도체 소자와의 전기적 분리(아이솔레이션)를 위한 소자 분리용 절연막(24, 24)이 형성된 소자 분리 영역으로 되어 있다.
실리콘 기판(1)의 활성 영역에 형성된 반도체 소자(20) 및 소자 분리용 절연막(24, 24) 상에는 소정 두께의 절연막(25)이 형성되어 있다. 또한, 절연막(25)의 소정의 위치(불순물 확산층(1a, 1b)에 대응하는 위치)에는 제1 배선층(2)과 불순물 확산층(1a, 1b)을 전기적으로 접속하기 위한 컨택트홀이 개구되어 있다.
제1 배선층(2)은 알루미늄 등의 도전체로 이루어지는 단층 또는 복층의 도전막에 의해 형성되어 있다. 제1 배선층(2)은 절연막(25) 상에 형성된 복수의 배선(2a·2b)으로 이루어져 있다. 그리고, 배선(2a)은 상기 컨택트홀을 통해 불순물 확산층(1a)과 전기적으로 접속되어 있다. 또한, 배선(2b)은 상기 컨택트홀을 통해 불순물 확산층(1b)과 전기적으로 접속되어 있다.
제1 배선층(2) 상에는 제1 배선층(2)과 제2 배선층(7)을 절연하기 위한 층간 절연막(6)이 단층 또는 복층의 절연막으로 형성되어 있다. 그리고, 층간 절연막(6)에는 제1 배선층(2)과 제2 배선층(7)을 전기적으로 접속하기 위한 비아홀이 설치되어 있다.
이 경우, 층간 절연막(6)은 제1 배선층(2)이 형성되어 있는 표면을 평탄화하는 기능을 갖고 있다. 층간 절연막(6)으로는 단층의 절연막이라도 무방하지만, 본 실시 형태에서는 제1 도전막으로 형성한 제1 배선층(2)의 요철을 피복하여 상기 표면을 평탄화할 수 있다는 점에서 바람직하기 때문에, 복수의 절연막을 적층한 적층막을 채용하고 있다.
또한, 본 실시 형태에서는 층간 절연막(6)으로서, SOG (Spin On Glass)막(4)을 포함하는 적층막을 이용하고 있다. SOG막(4)은 도포법(SOD : Spin On Deposition)에 의해 형성한 실리콘 산화막이고, 도포 실리콘 산화막이라고도 한다. SOG막(4)은 스핀코팅에 의한 간편한 방법(도포법)으로 형성할 수 있고, 또한 표면 장력에 의해 피도포면의 볼록부보다도 오목부에 두껍게 형성할 수 있다. 따라서, SOG막(4)은 상기 표면의 평탄화에는 매우 유효한 절연막이다. 그러나, SOG막(4)을 단독으로 층간 절연막(6)으로서 사용하면, SOG막(4) 자체에 포함되는 극미량의 수분 등이 번져, 제1 배선층(2)이나 제2 배선층(7)을 구성하는 알루미늄 등의 금속 배선 재료와 반응하고, 금속 배선 재료의 단선을 야기하는 등의 문제가 발생하는 경우가 있다. 이 때문에, 제1 배선층(2)이나 제2 배선층(7) 배선의 신뢰성이 저하하는 경우가 있다.
그래서, 본 실시 형태에서는 이러한 문제를 회피하기 위해, 층간 절연막(6)으로서 SOG막(4)을 제1 배선층(2)이 형성되어 있는 전면에 형성한 후, 소위 에치백이라고 칭해지는 기술에 의해 SOG막(4) 전면에 에칭하여 실리콘 산화막(3)의 오목부에만 SOG막(4)을 남겨 표면을 평탄화시키고 있다. 또한, 본 실시 형태에서는 이러한 문제를 회피하기 위해, 화학 기상 성장(CVD : Chemical Vapor Deposition )법에 의해 형성한 실리콘 산화막(3, 5)사이에 SOG막(4)을 두고, SOG 막(4)으로부터의 수분 등의 번짐을 저지하는 수법을 채용하고 있다. 즉, 본 실시 형태에서는 CVD법으로 형성한 실리콘 산화막(CVD 산화막 : 3·5) 사이에 에치백한 SOG막(4)을 사이에 삽입한 샌드위치 구조를 채용하고 있다.
제2 배선층(7)도 알루미늄 등의 도전체로 이루어지는 단층 또는 복수층의 도전막에 의해 형성되어 있다. 제2 배선층(7)은 본딩 패드(14)와 중첩되는 영역(본딩 패드(14)의 하측 영역) 내에 상호 절연된 복수의 배선(7a, 7b)을 갖고 있다. 또한, 제2 배선층(7)의 일부는 층간 절연막(6)의 비아홀을 통해 제1 배선층(2)의 일부와 접속되어 있다. 이 경우, 제2 배선층(7)의 하나의 배선(7b)이 층간 절연막(6)의 비아홀을 통해 제1 배선층(2)의 하나의 배선(2a)과 전기적으로 접속되어 있다.
제2 배선층(7)과 본딩 패드(14) 사이에는 보호막(8) 및 폴리이미드막(10)이 형성되어 있고, 보호막(8) 및 폴리이미드막(10)에는 개구부(9)(제1 개구부) 및 개구부(11)(제2 개구부)가 형성되어 있다. 그리고, 제2 배선층(7)의 복수의 배선(7a, 7b) 중 하나의 배선(7a)이 보호막(8) 및 폴리이미드막(10)의 개구부(9 및11)를 통해 본딩 패드(14)와 접합되어 있다. 한편, 다른 2개의 배선(7b)과 본딩 패드(14) 사이에는 보호막(8) 및 폴리이미드막(10)이 개재되어 있다. 즉, 개구부(9) 및 개구부(11)는 보호막(8) 및 폴리이미드막(10)에 있어서의 본딩 패드(14)와 중첩되는 영역(본딩 패드(14)의 바로 아래의 영역)의 일부에 형성되어 있다. 보다 상세하게는 상기 영역 중 제2 배선층(7)의 하나의 배선(7a)에 대응하는 위치에만 형성되어 있다. 즉, 양측 단부의 배선(7b)이 배치되는 배선 영역에는 형성되지 않는다. 따라서, 개구부(9)에서의 제2 배선층(7)측 단부에서의 단면적(실리콘 기판(1)에 평행한 면을 따라 자른 단면의 면적), 즉 제2 배선층(7)과 본딩 패드(14)와의 접합면의 면적은 도 11a, 도 11b 및 도 12a, 도 12b에 나타내는 종래 기술과 같이 본딩 패드(14)의 상면(실리콘 기판(1)과 대향하는 면의 이면)의 면적과 대략 동일하지 않고, 본딩 패드(14)의 상면의 면적보다도 훨씬 작아진다.
보호막(8)은 반도체 집적 회로의 표면을 보호함과 함께, 본딩 패드(14)와 제2 배선층(7) 중앙의 배선(7a) 이외의 배선(7b)을 절연하기 위한 절연막이고, 단층 또는 복수층의 무기 절연막으로 형성되어 있다. 또한, 보호막(8)은 제2 배선층(7)을 수분으로부터 보호함과 함께 기계적 강도가 높은 절연막을 제공하는 기능을 갖고 있다.
개구부(9)는, 제1 배선층(2) 및 제2 배선층(7)과 외부와의 전기적 접속을 확보하는 목적으로, 본딩 패드(14)의 하면(실리콘 기판(1)측의 면)을 제2 배선층(7) 중앙의 배선(7a)에 접합하기 위한 것이다. 개구부(9)에서의 제2 배선층(7)측 단부에서의 단면(실리콘 기판(1)에 평행한 면을 따라 자른 단면)은 본딩 패드(14)와 중첩되는 영역에 제2 배선층(7) 양측 단부의 절연된 배선(7b)을 배치하는 배선 영역을 확보할 수 있으면 된다. 또한, 제2 배선층(7)과 본딩 패드(14)와의 접합면, 즉 개구부(9)에서의 제2 배선층(7)측 단부에서의 단면적은 작을 수록 제2 배선층(7)의 양측 단부의 배선(7b)을 배치하는 배선 영역을 넓힐 수 있다는 점에서 바람직하다. 단, 개구부(9)에서의 제2 배선층(7)측 단부에서의 단면적으로는 본딩 패드(14)와 제2 배선층(7) 중앙의 배선(7a)과의 전기적 접속에 있어서, 허용되는 정도의 저항치를 얻을 수 있는 단면적이 필요하다. 즉, 본딩 패드(14)와 제2 배선층(7) 중앙의 배선(7a)은 양자의 저항치의 차가 충분히 낮아지도록 접속될 필요가 있다. 따라서, 개구부(9)에서의 제2 배선층(7)측 단부에서의 단면은 집적 회로를 설계하는 데에 있어서의 디자인 룰에 따른 배선 폭(제2 배선층(7)의 배선 폭)에 가까운 값이 보다 바람직하다. 구체적으로는, 개구부(9)에서의 제2 배선층(7)측 단부에서의 단면적은 제2 배선층(7)의 배선 폭을 2승한 값의 60%∼100%의 범위 내인 것이 보다 바람직하다.
본 실시 형태에서는 본딩 패드(14)에서의 실리콘 기판(1)에 평행한 면을 따라 자른 단면의 치수를 35㎛×50㎛로 하고, 개구부(9)에서의 제2 배선층(7)측 단부에서의 단면의 치수를 0.5㎛ 디자인 룰에 따라 0.5㎛×0.5㎛로 설정한다.
또, 개구부(9)는 본딩 패드(14)와 제2 배선층(7) 양측 단부의 배선(7b)과의 절연을 유지할 수 있는 한, 복수개 형성해도 무방하다. 또한, 개구부(9)의 치수는 0.5㎛×0.5㎛보다 큰 치수로 설정해도 무방하다. 개구부(9)의 치수, 수는 본딩 패드(14)를 통해 흐르는 전류 등을 고려하여 결정하면 된다.
폴리이미드막(10)은 본딩 패드(14)가 형성되어 있는 반도체 집적 회로를, 외부의 기판 등에 본딩할 때, 그 본딩에 의해 발생하는 압력 등의 응력을 완화시켜, 제2 배선층(7)의 단선을 방지하기 위한 충격 완충막이다.
폴리이미드막(10)의 두께는 제2 배선층(7)에 가해지는 응력을 저감시킬 수 있을 정도의 두께이면 좋지만, 2∼5㎛의 범위 내인 것이 바람직하다.
폴리이미드막(10)의 종류에 대해서는, 특별히 한정되는 것은 아니지만, 폴리아민산 용액의 탈수축합(열 경화 또는 광 경화)에 의해 형성한 축합형 폴리이미드막인 것이 특히 바람직하다.
폴리이미드막(10)의 개구부(11)의 위치는 보호막(8)의 개구부(9)와 중첩되는 영역을 포함하면 된다. 또한, 보호막(8)측 단부에서의 개구부(11)의 단면적(실리콘 기판(1)에 평행한 면을 따라 자른 단면의 면적)은 보호막(8)의 개구부(9)의 폴리이미드막(10)측 단부에서의 단면적(실리콘 기판(1)에 평행한 면을 따라 자른 단면의 면적)보다 크게 설정되어 있다. 단, 폴리이미드막(10)의 개구부(11)의 보호막(8)측 단부에서의 단면적은 폴리이미드막(10) 상에 형성되는 본딩 패드(14)의 실리콘 기판(1)에 평행한 면을 따라 자른 단면적보다도 충분히 작게 설정되어 있다. 본 실시 형태에서는, 본딩 패드(14)측으로부터 제2 배선층(7)의 양측 단부의 배선(7b)에 가해지는 충격을 완화시키기 위해 폴리이미드막(10)을 제2 배선층(7) 양측 단부의 배선(7b)과 중첩되는 영역에 설치하는 것이 필요하기 때문에, 개구부(11)의 보호막(8)측 단부에서의 단면을 10㎛×10㎛ 정도의 치수로 한다.
본딩 패드(14)는 제2 배선층(7)의 배선(7a)과 외부의 반도체 장치를 와이어본딩 등에 의해 접속하기 위한 외부 접속용 전극이다. 본딩 패드(14)는 적어도 보호막(8)의 개구부(9)와 중첩되는 위치(보호막(8)의 개구부(9)의 바로 윗쪽)에 형성되어 있다. 본딩 패드(14)는 금 범프(금층 : 13)와 배리어 메탈(고융점 금속층 : 12)로 이루어져 있다. 배리어 메탈(12)은 제2 배선층(7) 중앙의 배선(7a)과의 접합 부분에 형성된 배선(7a)을 구성하는 재료와 금 범프(13)를 구성하는 금이 반응하는 것을 저지하기 위해 설치되어 있다. 금 범프(13)는 제2 배선층(7)의 배선(7a)과 외부를 접속하기 때문에 표면에 노출되어 있고, 제2 배선층(7) 중앙의 배선(7a)과의 접합 부분을 제외한 주요 부분에 형성되어 있다. 즉, 금 범프(13)는 배리어 메탈(12)을 통해 상기 배선(7a)과 접합되어 있으며, 그 배선(7a)과는 직접 접합되지 않는다.
배리어 메탈(12)은 본딩 패드(14)를 구성하는 주된 금속, 즉 본 실시 형태에서는 금 범프(13)를 구성하는 금과, 제2 배선층(7)을 구성하는 도전체, 예를 들면 알루미늄이 반응하는 것을 저지하는 역할을 수행하는 고융점 금속막이다. 또한, 배리어 메탈(12)은 금보다도 폴리이미드막(10)과의 밀착성이 좋다. 그 때문에, 배리어 메탈(12)을 설치한 것으로, 금 범프(13)를 직접적으로 제2 배선층(7) 중앙의 배선(7a)과 접합한 경우와 비교하여, 본딩 패드(14)와 폴리이미드막(10)과의 밀착성이 향상된다. 배리어 메탈(12)로서는 고융점 금속이면 무방하지만, 반응성이 낮고, 또한 저항치가 낮은 고융점 금속이 바람직하며, 티탄(Ti) 또는 티탄의 화합물(예를 들면 질화물)이 보다 바람직하다. 또한, 배리어 메탈(12)은 2층 구조라도 무방하다.
또, 금 범프(13)는 실리콘 기판(1)에 평행한 면을 따라 자른 단면이 폴리이미드막(10)의 개구부(11)에서의 금 범프(13)측 단부에서의 단면(실리콘 기판(1)에 평행한 면을 따라 자른 단면) 보다 충분히 커지도록 형성되어 있다.
이어서, 상기된 반도체 집적 회로의 제조 방법을 도 2 내지 도 7에 기초하여 설명한다. 또, 도 2 내지 도 7은 반도체 집적 회로의 제조 공정을 나타내는 개략 단면도이다.
우선, 반도체 기판으로서의 실리콘 기판(1) 표면의 일부에, 반도체 집적 회로의 제조에서 통상 이용되고 있는 순서에 따라 실리콘 기판(1)의 소자 분리 영역에 소자 분리용 절연막(24, 24)을 형성하고, 이어서 MOS 트랜지스터인 반도체 소자(20)를 형성한다.
그 후에, 실리콘 기판(1)의 활성 영역을 피복하기 위해, 실리콘 기판(1)을 포함하는 기판의 한쪽 면 전체에, CVD법에 의해 절연막(25)을 소정의 두께로 퇴적시킨다. 또, 「실리콘 기판(1)을 포함하는 기판의 한쪽 면 전체」는 실리콘 기판(1)과 실리콘 기판(1) 상에 형성된 구성 요소를 포함하는 것의 한쪽 면 전체를 가리킨다.
계속해서, 절연막(25)의 소정의 위치에 컨택트홀을 개구하고, 컨택트홀을 갖는 절연막(25)을 얻는다. 절연막(25)에 대한 컨택트홀의 개구에는 포토리소그래피 공정 및 절연막 에칭 공정이 이용되지만, 이들 공정도 반도체 집적 회로의 제조 공정에서 통상 이용되고 있는 조건으로 행해진다. 또, 이 공정까지는 본원 발명에 한하지 않는 일반적인 공정이므로, 개략 단면도의 기재를 생략한다.
계속해서, 실리콘 기판(1)을 포함하는 기판의 한쪽 면 전체에 제1 배선층(2)을 형성하기 위한 도전막(이하, 제1 도전막)을 퇴적시킨다. 즉, 절연막(25) 상 및 절연막(25)의 컨택트홀 내에 제1 도전막을 퇴적시킨다.
제1 도전막은, 단층의 금속막이라도 무방하며, 복수의 금속막을 적층한 적층막이라도 무방하다. 또한, 제1 도전막은, 저항율을 작게 한 반도체막과 금속막과의 적층막이라도 무방하다. 본 실시 형태에서는, 제1 도전막으로서, 두께 310㎚의 TiW 막과 두께 600㎚의 AlSi 막을 TiW 막이 실리콘 기판(1)측이 되도록 적층한 적층막을 채용하고 있다.
계속해서, 도 2에 도시된 바와 같이, 제1 도전막을 소정의 형상으로 가공하고, 복수의 배선(2a, 2b)으로 이루어지는 제1 배선층(2)을 형성한다. 제1 배선층(2)에 의해, 반도체 소자(20)로부터의 전극의 추출, 즉 실리콘 기판(1)의 소스 영역(불순물 확산층 : 1a) 및 드레인 영역(불순물 확산층 ：1b)과, 도시하지 않은 다른 반도체 소자 사이의 배선이 행해진다.
이어서, 실리콘 기판(1)을 포함하는 기판의 한쪽 면 전체에, 층간 절연막(6)을 형성한다. 본 실시 형태의 제조 방법에서는 제1 배선층(2) 상에, 층간 절연막(6)으로서, 도 3에 도시된 바와 같이, 우선 플라즈마 CVD법으로 두께 500㎚의 실리콘 산화막(SiO2막 : 3)을 형성하고, 계속해서 SOG막(4)을 형성 및 에치백하여 실리콘 산화막(3)의 오목부에만 SOG막(4)을 남기며, 또 그 위에 두께 450㎚의 실리콘 산화막(5)을 CVD법에 의해 퇴적시킨다. 또, 필요에 따라 SOG막(4)을 형성및 에치백하는 공정과, 그것에 이어지는 CVD법에 의한 실리콘 산화막(5)의 퇴적 공정은, 반복하여 행하는 경우가 있지만, 상세한 기술은 생략하겠다.
계속해서, 도 4에 도시된 바와 같이 층간 절연막(6)의 소정의 위치에 비아홀(6a)을 개구한다. 비아홀(6a)은 제1 배선층(2)의 배선(2a)과 제2 배선층(7)의 배선(7b)을 접속하기 위한 개구부이다.
비아홀(6a)을 형성하는 공정은 개구 공정(혹은 비아홀 형성 공정)이라고 한다. 개구 공정에서는 통상의 포토리소그래피 공정 및 통상의 절연막의 에칭 공정이 이용된다. 그러나, 개구한 층간 절연막(6)의 단차부(비아홀(6a)가 형성된 부분의 내벽)가 층간 절연막(6)의 상면에 대하여 경사져 있지 않은 경우에는 층간 절연막(6) 상에 도전막에 의해 형성되는 제2 배선층(7)의 배선(7a, 7b)이 단차부에서 단선될 우려가 있다. 그래서, 본 실시 형태에서는 그와 같은 제2 배선층(7) 배선(7a, 7b)의 단선을 피하기 위해, 복수의 에칭 조건을 조합함으로써, 단차부에 경사를 형성한다. 구체적으로는, 우선 제1 단계로서 층간 절연막(6)의 등방성 에칭을 행하여 단차부가 되는 위치(비아홀(6a)이 되는 위치)에 소정의 경사를 형성하여 오목부를 형성한 후, 층간 절연막(6)의 이방성 에칭에 의해 상기된 오목부의 위치에 비아홀(6a)을 개구한다.
계속해서, 제2 배선층(7)을 형성하기 위한 도전막(이하, 제2 도전막)을 층간 절연막(6) 상 및 비아홀(6a) 내에 퇴적시킨다. 그 후, 그 제2 도전막을 소정의 배선 패턴이 되도록 패터닝함으로써, 도 5에 도시된 바와 같이 제2 배선층(7)을 형성한다. 본 실시 형태에서는 제2 도전막으로서, 층간 절연막(6) 상에 두께 150㎚의TiW 막과 두께 1100㎚의 AlSi 막을 TiW 막이 실리콘 기판(1)측이 되도록 적층한 적층막을 채용하고 있다.
계속해서, 도 6에 도시된 바와 같이 제2 배선층(7)을 피복하도록 보호막(8)을 형성한다. 본 실시 형태에서는 보호막(8)으로서, 400㎚ 두께의 플라즈마 CVD법에 의한 실리콘 산화막(SiO2막)과, 720㎚ 두께의 플라즈마 CVD법에 의한 실리콘 질화막(SiN 막)을 실리콘 산화막이 실리콘 기판(1)측이 되도록 적층한 적층막을 채용하고 있다. 그 후, 보호막(8)의 소정의 위치에 개구부(9)를 형성한다. 이 때, 개구부(9)는 보호막(8)으로 피복된 제2 배선층(7)의 복수의 배선(7a, 7b) 중 1개의 배선(7a)만이 노출되도록 형성한다.
계속해서, 폴리이미드막(10)을 형성한다. 본 실시 형태에서는 두께 4㎛의 폴리이미드막(10)을 도포함으로써 형성한다. 계속해서, 폴리이미드막(10)의 소정의 위치에 개구부(11)를 형성한다. 개구부(11)도, 보호막(8)으로 피복된 제2 배선층(7)의 복수의 배선(7a, 7b) 중 1개의 배선(7a)만이 노출되도록 형성한다. 또한, 이 경우에도 등방성의 에칭 조건도 부가하여, 폴리이미드막(10)의 단차부(개구부(11)가 형성된 부분의 내벽)에 경사를 형성한다. 그리고, 도 7에 도시된 바와 같이 폴리이미드막(10)의 개구부(11)의 단면 형상을 소위 「새의 부리 형상(버즈 빅[Bird's Beak]형)」으로 성형한다.
계속해서, 배리어 메탈(12)과 금 범프(13)로 이루어지는 본딩 패드(14)를, 보호막(8)의 개구부(9)를 피복하고, 또한 적어도 일부가 실리콘 기판(1)의 활성 영역과 중첩되며, 또 보호막(8)으로 피복된 제2 배선층(7)의 복수의 배선(7a, 7b)과 중첩되도록 형성한다.
상세하게는, 우선 배리어 메탈(12)과 금 박막을 퇴적시킨다. 본 실시 형태에서는 배리어 메탈(12)로서 두께 250㎚의 TiW 박막을 퇴적시키고, 계속해서 두께 170㎚의 금 박막을 퇴적시킨다. 본 실시 형태의 반도체 집적 회로의 제조 방법에 있어서는, 배리어 메탈(12)은 도금법에 의한 본딩 패드(14) 형성 시의 전극의 역할도 해내고 있다.
계속해서, 배리어 메탈(12)을 전극으로 하여 소정의 위치에, 소정의 두께의 금 범프(13)를 형성한다. 본 실시 형태에서는 배리어 메탈(12)로서의 TiW 박막과 금 박막을 전극으로서 이용하여, 금 박막 상에 두께 약 10㎛의 금을 도금하여, 크기(실리콘 기판(1)에 평행한 면을 따라 자른 단면의 면적)가 약 35㎛×50㎛의 금 범프(13)를 형성하고 있다. 그 후, 금 범프(13)를 마스크로 하여 불필요한 부분의 배리어 메탈(12)을 제거함으로써, 도 7에 도시된 바와 같이 본 실시 형태의 반도체 집적 회로가 완성된다.
이상과 같이, 본 실시 형태의 반도체 집적 회로에서는 제2 배선층(7)의 복수의 배선(7a, 7b)을 본딩 패드(14)와 중첩되는 영역으로도 뻗어, 일부 배선(7a)에 본딩 패드(14)를 접합하는 한편, 다른 배선(7b)과 본딩 패드(14)를 보호막(8) 및 폴리이미드막(10)으로 절연하고 있다. 이에 따라, 다른 배선(7b)과 본딩 패드(14)는 절연되어 있으므로, 본딩 패드(14)와 중첩되는 영역을 피하기 위해 인접하는 반도체 소자 사이의 배선(배선(7b))을 우회시킬 필요가 없다. 즉, 배선(7b)을 본딩패드(14)와 중첩되는 영역에 배치할 수 있다. 그렇기 때문에, 배선에 필요한 영역의 면적을 줄일 수 있다. 그 결과, 반도체 집적 회로의 집적도나 기능 등에 따라 다르지만, 본 실시 형태의 예에서는 약 10% 정도의 칩 사이즈(반도체 장치의 사이즈)의 축소가 가능해진다.
또한, 배선층의 일부를 본딩 패드로서 이용하는 종래의 반도체 장치에서는 예를 들면 도 11a, 도 11b에 나타낸 바와 같이 제2 배선층은 본딩 패드와 중첩되는 영역에는 복수개 배치할 수 없거나, 혹은 도 12a, 도 12b에 나타낸 바와 같이 본딩 패드와 중첩되는 영역에 복수개 배치할 수는 있어도 제조 공정이 복잡해진다는 문제가 있었다.
즉, 특개평5-251573호 공보나 도 11a, 도 11b에 나타내는 반도체 장치와 같이 배선층의 일부를 본딩 패드로서 이용하는 종래의 2층 배선의 반도체 장치에서는, 그 상태로는 제2 배선층의 복수의 배선을 본딩 패드와 중첩되는 영역에 배치할 수 없다.
또한, 배선층의 일부를 본딩 패드로서 이용하는 반도체 장치에서, 도 12a, 도 12b에 도시된 바와 같은 3층 배선 구조라고 하면, 제2 배선층의 복수의 배선을 본딩 패드와 중첩되는 영역에 배치하는 것은 가능해진다. 그러나, 이 경우에는 도 11a, 도 11b에 나타내는 2층 배선 구조의 반도체 장치에 제3 배선층 및 제2 배선층과 제3 배선층을 절연하는 제2 층간 절연막을 추가할 필요가 있다. 따라서, 제2 배선층의 복수의 배선을 본딩 패드와 중첩되는 영역에 배치하는 경우에는 특개평5-251573호 공보나 도 11a, 도 11b에 나타내는 반도체 장치의 제조 공정에, 제2 층간절연막의 퇴적 및 가공(포토리소그래피 및 에칭)하는 공정, 제3층째 금속을 퇴적 및 가공하는 공정을 추가하는 것이 필요하다.
이에 대하여, 본 실시 형태의 반도체 집적 회로에서는 본딩 패드(14)를 제3 배선층을 통하지 않고 직접 제2 배선층(7) 중앙의 배선(7a)에 접합하고 있으므로, 제2 배선층과 제3 배선층을 절연하는 제2 층간 절연막이 불필요해진다. 따라서, 이들을 퇴적 및 가공하는 공정을 필요로 하지 않는다. 그렇기 때문에, 제조 공정의 단축이 가능하다.
또한, 종래 기술의 란에서 상술된 바와 같이 특개평5-251573호 공보에서도 충격 완충재로서 폴리이미드막을 이용한 예가 개시되어 있다. 그러나, 그 공보의 예에서는 제2 배선층의 일부를 본딩 패드로서 이용하고 있다. 그 때문에, 제1 배선층에 가해지는 충격은 폴리이미드막으로 완화시킬 수 있지만, 제2 배선층에 가해지는 충격은 폴리이미드막으로 완화시킬 수 없다. 그렇기 때문에, 본딩 시의 충격에 의해 단선 등의 문제가 생길 우려가 있다.
이것에 대하여, 본 실시 형태에서는 본딩 패드(14)와 제2 배선층(7)의 양측 단부의 배선(7b) 사이에 폴리이미드막(10)을 설치한 것으로, 제2 배선층(7)에서의 본딩 패드(14)와 중첩되는 영역에 배치된 배선(7b)에 가해지는 충격을 폴리이미드막(10)에 의해 완화시킬 수 있다. 그 결과, 본딩 시의 충격에 의해 단선 등의 문제가 생기는 것을 방지할 수 있다.
또한, 본 실시 형태에서는, 유기 고분자막으로서의 폴리이미드막(10)은 제2 배선층(7)의 배선(7a)과 상기 본딩 패드(14)를 접합시키기 위한 개구부(11)를 갖고, 개구부(11)를 둘러싼 부분의 폴리이미드막(10)은 그 단면이 소위 「새의 부리 형상」(버즈 빅 [Bird's Beak]형)이 되도록 형성되어 있다. 즉, 개구부(11)를 둘러싼 부분의 폴리이미드막(10)은 그 내벽이 본딩 패드(14)에 근접함에 따라 외측으로 넓어지는 방향으로(실리콘 산화막(5) 표면의 수선에 대하여) 경사지며, 또한 기재가 되는 실리콘 산화막(5) 표면에 대한 내벽의 경사각이 본딩 패드(14)에 근접할수록 완만해지는 형상으로 형성되어 있다. 다시 말하면, 폴리이미드막(10)의 개구부(11) 직경은, 반도체 기판으로부터 멀어짐에 따라 넓어진다. 또한, 개구부(11) 주위의 본딩 패드(14)와 폴리이미드막(10)과의 경계면은 본딩 패드측으로부터 돌출된 원호형이다.
개구부(11)를 둘러싼 폴리이미드막(10)의 내벽에 경사를 두지 않고, 폴리이미드막(10)의 단면을 「새의 부리형」으로 형성하지 않은 경우, 즉 폴리이미드막(10)의 내벽이 실리콘 산화막(5) 표면에 수직이 되도록 개구부(11)를 형성한 경우, 이하의 문제가 발생할 가능성이 있다.
우선, 첫 번째 문제로서, 폴리이미드막(10)의 개구부(11) 및 보호막(8)의 개구부(9)가 모두 미세한 직경의 구멍이 되기 때문에, 배리어 메탈(12)의 형성 공정에서 폴리이미드막(10)의 개구부(11) 주위에 형성되어 있는, 배리어 메탈(12)이 단선한다는 현상이 생길 가능성이 있다. 배리어 메탈(12)에 단선이 생기면, 다음 금 범프(13)의 형성 시에 금 범프(13)를 구성하는 금과, 제2 배선층(7)의 배선(7a)을 구성하는 알루미늄 등의 도전체가 상호 접촉함으로써 반응하며, 제2 배선층(7)의 배선 저항이 불균일해지는 등의 결함이 발생한다.
또한, 두번째 문제로서 실장 시에 접속 불량을 일으킨다는 문제가 생길 가능성이 있다. 본딩 패드(14)는 그 기재인 폴리이미드막(10)의 개구부(11)나 보호막(8)의 개구부(9) 형상을 그대로 반영하여 형성한다. 이 때문에, 개구부(11)를 둘러싼 폴리이미드막(10)의 내벽에 경사가 없어, 폴리이미드막(10)의 내벽이 실리콘 산화막(5) 표면에 수직인 경우에는 본딩 패드(14)는 수직인 단차를 갖는 형상이 된다.
본 실시 형태에서는, 이들 문제를 해결하기 위해 도 7에 도시된 바와 같이 폴리이미드막(10)의 단차부(개구부(11)가 형성된 부분의 내벽)에 (웨이퍼 표면의 수선에 대한) 경사를 갖게 하여, 폴리이미드막(10)의 단면을「새의 부리 형상」으로 형성하고 있다.
이에 따라, 개구부(11)에서 배리어 메탈(12)이 단선될 가능성이 적어지며, 금 범프(13)와 제2 배선층(7)의 배선(7a)의 접촉을 방지할 수 있다. 따라서, 제2 배선층(7)의 배선 저항을 균일하게 할 수 있다. 또한, 본딩 패드(14) 표면의 단차가 저감됨으로써(완만해짐), 실장 시의 접속 불량을 회피할 수 있다.
또, 실리콘 산화막(5) 표면에 대한 폴리이미드막(10) 내벽의 경사각은 반드시 본딩 패드(14)에 근접할수록 완만해질 필요는 없으며, 일정한 각도라도 무방하다. 단, 경사각이 본딩 패드(14)에 근접할수록 완만해지는 것이 본딩 패드(14) 표면의 단차를 보다 완만하게 할 수 있어, 실장 시의 접속 불량을 보다 확실하게 회피할 수 있다는 점에서 바람직하다.
이와 같이 폴리이미드막(10)의 단면을 「새의 부리 형상」으로 형성하기 위해서는, 예를 들면, 비감광성의 축합형 폴리이미드 수지(비감광성의 폴리이미드)로 이루어지는 폴리이미드막(10)을 이용하고, 폴리이미드막(10)을 웨이퍼 전면에 형성한 후, 개구부(11)를 형성하려고 하는 부분을 등방성의 에칭으로 제거하면 된다. 이에 따라, 폴리이미드막(10)의 단면을 「새의 부리 형상」으로 형성할 수 있다.
또한, 본 실시 형태에서는, 폴리이미드막(10)의 내벽뿐만아니라, 도 7에 도시된 바와 같이, 개구부(9)를 둘러싼 보호막(8)의 내벽에도, 경사를 두는 것이 바람직하다. 이에 따라, 개구부(9)에서의 배리어 메탈(12)의 단선을 방지할 수 있다. 그렇기 때문에, 금 범프(13)와 제2 배선층(7)의 배선(7a)의 접촉을 보다 한층 확실하게 방지할 수 있으며, 그 결과, 제2 배선층(7)의 배선 저항을 보다 한층 균일하게 할 수 있다.
〔실시 형태2〕
본 발명의 다른 실시 형태에 대하여 도 13a, 도 13b, 도 14 및 도 15에 기초하여 설명하면 이하와 같다. 또, 설명의 편의상, 상기 실시 형태1에서 나타낸 각 부재와 동일한 기능을 갖는 부재에는 동일한 부호를 부기하고, 그 설명을 생략한다.
실시 형태1에서는, 경우에 따라서는 이하와 같은 문제가 생길 우려가 있다.
실시 형태1의 반도체 집적 회로는, 통상 절연 필름(기판) 상에 내측 리드와 외측 리드를 갖는 구리 등의 도전체로 이루어지는 배선 패턴이 형성된 테이프 캐리어 패키지(이하, TCP라고 기술함)에 대하여 실장된다. 이 실장에서는, TCP의 내측 리드를 임의의 압력으로 반도체 집적 회로의 본딩 패드(14)(의 금 범프(13))에 압박하여, 내측 리드와 본딩 패드(14)(의 금 범프(13))를 접속하는 처리(이하, 내측 리드 본딩이라고 함)가 필요하다.
상기 내측 리드 본딩을 행할 때에는 TCP의 내측 리드를 임의의 압력으로 반도체 집적 회로의 본딩 패드(14)에 압박하기 때문에, TCP의 내측 리드 및 절연 필름이 휘어진다. 내측 리드 본딩의 종료 후에는 상기 내측 리드 및 절연 필름이 휘어진 상태에서 원래 상태로 되돌아가고자 하지만, 이 때에는 이미 내측 리드와 본딩 패드(14)가 접속되어 있다. 그 때문에, 내측 리드 및 절연 필름의 북원력이 본딩 패드(14)를 떼어내려는 힘으로서 작용한다. 이 힘에 의해, 본딩 패드(14)와 중첩되는 영역 내의 보호막(8)과 폴리이미드막(10)과의 계면에도 이들을 떼어내려는 힘이 작용하며, 보호막(8)과 폴리이미드막(10)이 박리되는 박리 현상이 발생할 가능성이 있다.
여기서, 내측 리드와 본딩 패드(14)와의 접속에 어긋남이 생기지 않은 경우, 보호막(8)과 폴리이미드막(10)과의 접착력이 본딩 패드(14)를 떼어내는 힘보다도 크므로, 박리 현상은 생기기 어렵다. 그러나, 내측 리드의 위치 정렬 정밀도는 ±12.5㎛ 정도인데 비해, 개구부(9)의 크기는 5㎛×5㎛로 작다. 그 때문에, 내측 리드 본딩시, 내측 리드의 위치 정렬 정밀도의 범위 내에서 내측 리드와 본딩 패드(14)와의 접속에 비교적 큰 어긋남이 생긴 경우, 내측 리드와 접속되는 본딩 패드(14) 바로 아래의 폴리이미드막(10)과 보호막(8)으로 이루어지는 절연막에 응력이 집중하여, 본딩 패드(14)를 떼어내려는 힘이 보호막(8)과 폴리이미드막(10)과의 계면의 접착력보다 커진다. 그 결과, 보호막(8)과 폴리이미드막(10)과의 계면에서 박리 현상이 발생하기 쉬워진다.
실시 형태1의 경우, 보호막(8)과 폴리이미드막(10)이 대략 평면의 계면에서 접하며, 보호막(8)과 폴리이미드막(10)과의 접촉 면적이 좁기 때문에, 보호막(8)과 폴리이미드막(10)과의 밀착성이 불충분해지는 경우가 있는데, 그 원인으로 박리 현상이 일어나는 경우가 있다.
본 실시 형태에서는, 상기 박리 현상을 회피하기 위해, 보호막(8)과 폴리이미드막(10)(유기 고분자막)과의 밀착성을 향상시키는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 실시 형태의 반도체 집적 회로(반도체 장치)에서는, 도 13b에 도시된 바와 같이 제2 배선층(7)과 본딩 패드(14) 사이의 절연막이 보호막(8)과 폴리이미드막(10)을 포함하는 구성에 있어서, 보호막(8)에서의 폴리이미드막(10)측의 표면에는 제2 배선층(7)에서의 본딩 패드(14)와 절연되는 배선(7b)(다른 배선)에 대응한 볼록부(8b)가 형성되어 있고, 상기 배선(7b)은 제2 배선층(7)에 있어서의 본딩 패드(14)와 중첩되는 영역 내에서의 본딩 패드(14)와 접합되는 배선(7a)의 양측에 각각 복수개(도 13a, 도 13b의 예에서는 두개씩) 배치되어 있다.
본 실시 형태의 구성에서는 보호막(8) 아래의 배선(7b)이, 본딩 패드(14)와 접합되어 있는 배선(7a) 양측에 각각 복수개 배치되어 있음에 따라, 보호막(8)과 폴리이미드막(10)과의 접촉 면적이 넓어지며, 결과적으로 보호막(8)과 폴리이미드막(10)과의 밀착성이 향상되며, 보호막(8)과 폴리이미드막(10)과의 박리 현상을 회피할 수 있다.
또한, 보호막(8)에서의 폴리이미드막(10)측의 면에 형성되어 있는 볼록부(8b)는 도 13a, 도 13b 및 도 14에 도시된 바와 같이 오버행 형상(상부가 바닥부보다도 외측으로부터 돌출된 형상)인 것이 바람직하다. 여기서, 「오버행 형상」이란, 도 14에 도시된 바와 같이 기판면에 평행한 임의의 방향(도 14의 예에서는 배선(7a, 7b)과 직교하는 방향)에 따른 볼록부(8b)의 최대 외형 치수를 X, 그 방향을 따라 있는 볼록부(8b)의 최하부의 치수를 Y로 하면, X>Y가 되는 형상을 의미한다. 이에 따라, 오버행 형상의 볼록부(8b)에서 폭이 좁은 부분(8a)(도 14 참조)에도 폴리이미드막(10)이 퇴적하고, 보호막(8)의 볼록부(8b)와, 폭이 좁은 부분(8a)에 형성된 폴리이미드막(10)이 맞물리므로, 보호막(8)과 폴리이미드막(10)과의 밀착성이 향상된다. 상기된 치수 X 및 Y는 다음식을 충족시키는 것이 보다 바람직하다.
0.05㎛≤(X-Y)/2≤0.2㎛
또한, 이러한 오버행 형상의 볼록부는 후술된 바와 같이 스텝 커버리지가 비교적 나쁜 플라즈마 CVD 장치를 이용함으로써 용이하게 형성할 수 있다.
본 실시 형태의 반도체 집적 회로에 대하여, 이하 도 13a 및 도 13b를 이용하여 상세히 설명하겠다. 도 13a는 평면도이고, 도 13b는, 도 13a의 A-A'선의 화살 표시에 따른 단면도이다. 또, 본 실시 형태의 반도체 집적 회로에서, 제2 배선층(7)보다 아래 부분의 구조 및 형성 공정에 대해서는 도 1에 나타내는 반도체 집적 회로와 동일하므로, 그 설명을 생략하며, 다른 부분에 대해서만 설명한다. 또한, 도 13a 및 도 13b에서는 SOG막(4) 및 그 아래 부분을 생략하여 나타낸다.
본 실시 형태의 반도체 집적 회로에서는 실시 형태1의 구성과 마찬가지로, 제2 배선층(7)은 본딩 패드(14)와 중첩되는 영역 내에 복수의 배선(7a, 7b)을 갖고, 배선(7a, 7b)의 일부(배선(7a))가 본딩 패드(14)와 접합되어 있다. 또한, 다른 배선(7b)과 본딩 패드(14) 사이에는 절연막(8, 10)이 형성되어 있다. 또한, 절연막(보호막(8) 및 폴리이미드막(10)) 하측에 존재하는 제2 배선층(7)의 배선(7b)은 실시 형태1의 구성과 마찬가지로, 본딩 패드(14)와 중첩되는 영역 내에 있으며, 또한 본딩 패드(14)와 접합되어 있는 제2 배선층(7)의 배선(7a) 양측에 설치되어 있다. 실시 형태1의 구성과 다른 점은 본딩 패드(14)와 접합되어 있는 배선(7a) 양측에 위치하는, 본딩 패드(14)와 절연되어 있는 배선(7b)을, 제2 배선층(7)의 배선(7a) 양측에 각각 복수개 형성한다는 점이다.
도 13a 및 도 13b에 도시된 바와 같이 제2 배선층(7)의 배선(7b)과 본딩 패드(14) 사이에는 보호막(8) 및 폴리이미드막(10)이 형성되어 있다. 그리고, 보호막(8)에는 개구부(9)가 폴리이미드막(10)에는 개구부(11)가 각각 형성되어 있다. 그리고, 개구부(9, 11)를 통해 제2 배선층(7)의 배선(7a)과 본딩 패드(14)는 접합되어 있다. 제2 배선층(7)의 배선(7b)은 본딩 패드(14)과 중첩되는 영역 내이며, 또한 보호막(8)과 폴리이미드막(10)으로 이루어지는 절연막 아래에 형성되어 있다. 또한, 제2 배선층(7)의 배선(7b)은 도시하지 않은 다른 각 본딩 패드 또는 도시하지 않은 다른 반도체 소자(디바이스 소자)에 각각 접속되어 있다. 그리고, 제2 배선층(7)의 배선(7b)은 본딩 패드(14)에 접합된 제2 배선층(7)의 배선(7a) 양측에 각각 2개씩 평행하게 형성되어 있다.
본딩 패드(14)에 접합되어 있는 제2 배선층(7)의 배선(7a)은 본딩 패드(14)의 중앙과 중첩되는 위치에 배치되어 있다. 제2 배선층(7)의 배선(7b)은 예를 들면 상기 제2 배선층(7)의 배선(7a)에 대하여, 평행하고 좌우대칭으로 동일한 배선 간격으로 형성되어 있는 것이 바람직하다. 이와 같이 제2 배선층(7)의 배선(7b)을 본딩 패드(14)에 대하여(제2 배선층(7)의 배선(7a)를 중심으로 하여) 좌우대칭으로 형성함으로써, 내측 리드 본딩 시에 내측 리드와 본딩 패드(14)와의 접속에 어긋남이 생긴 경우, 본딩 패드(14)의 좌우 한 측에 어긋남이 생겨도 보호막(8)과 폴리이미드막(10)과의 계면에서 박리 현상의 발생을 같은 정도로 방지할 수 있다.
또, 여기서는 배선(7b)을 배선(7a) 양측에 2개씩 형성하고, 또한 좌우로 배선 간격을 동일하게 한 예를 나타내고 있다. 그러나, 상기 배선(7b)의 배치는 이것에 한정되는 것은 아니고, 예를 들면 본딩 패드(14)와 절연되어 있는 배선(7b)이 본딩 패드(14)와 접합된 배선(7a) 양측에 각각 적어도 2개씩 형성되어 있으면 된다. 따라서, 배선(7b)은 본딩 패드(14)(배선(7a)) 좌우에서 동일한 개수가 아니라도 무방하며, 또한 본딩 패드(14)의 좌우에서 동일한 배선 간격으로 형성되지 않아도 무방하다.
여기서는, 도 15에 도시된 바와 같이 본딩 패드(14)의 크기는 폭(배선(7a, 7b)과 직교하는 방향의 치수)70㎛×깊이(배선(7a, 7b)과 평행한 방향의 치수) 100㎛로 하였다. 또한, 제2 배선층(7)의 배선(7a, 7b)의 선 폭은 3㎛로 하였다. 제2 배선층(7)의 배선(7b) 사이의 배선 간격은 10㎛, 제2 배선층(7)의 배선(7a)과 제2 배선층(7)의 배선(7b)과의 배선 간격은 12.5㎛로 하였다.
이상과 같이, 본 실시 형태에서는 본딩 패드(14)와 중첩되는 영역(본딩 패드(14)의 하측 영역) 내에 본딩 패드(14)와 절연된 배선(7b)을, 본딩 패드(14)와 접합된 배선(7a) 양측에 2개씩 형성하고 있다. 이에 따라, 내측 리드 본딩 시에 내측 리드의 위치 정렬 정밀도의 범위 내에서 내측 리드와 본딩 패드(14)와의 접속에 어긋남이 생긴 경우라도, 보호막(8)과 폴리이미드막(10)과의 계면에서 박리 현상이 발생하기 어려워진다. 또한, 본 실시 형태에서는 보호막(8)에서의 배선(7b)에 대응한 위치에 오버행 형상의 볼록부(8b)를 형성함으로써, 보호막(8)과 폴리이미드막(10)과의 계면의 밀착성이 보다 한층 향상한다.
이어서, 제2 배선층(7)의 형성 공정으로부터 본딩 패드(14)의 형성 공정까지의 공정에 대하여 설명한다.
층간 절연막(6) 상에 제2 배선층(7)을 형성하기 위한 알루미늄 등으로 이루어지는 도전막을 두께 1250㎚로 퇴적시킨다. 그 후, 도전막을 소정의 배선 패턴이 되도록 패터닝함으로써, 제2 배선층(7)의 배선(7a, 7b)을 동시에 형성한다. 이 때, 본딩 패드(14)에 접합하는 중앙의 배선(7a) 양측에 각각 2개씩 배선(7b)이 형성되도록 도전막을 패터닝한다.
이어서, 제2 배선층(7)을 보호하기 위한 보호막(8)을, 제2 배선층(7)의 배선(7a, 7b)을 피복하도록 형성한다. 본 실시 형태에서는 보호막(8)으로서, 400㎚ 두께의 실리콘 산화막과 720㎚ 두께의 실리콘 질화막을 이 순서로 각각 플라즈마 CVD법에 의해 형성한다. 이 실리콘 산화막 및 실리콘 질화막의 형성에, 예를 들면 스텝 커버리지(단차 피복성)가 비교적 낮은 (나쁜) 플라즈마 CVD 장치를 이용함으로써, 보호막(8)의 볼록부(8b)를 용이하게 오버행 형상으로 할 수 있다. 또, 스텝 커버리지란, 일반적으로 기판 상 단차의 하부와 상부에서의 퇴적 막 두께의 비로서, 단차 하부의 막 두께를 평탄부의 막 두께로 나눈 값을 % 표시한 것이다.
그 후, 보호막(8)의 소정의 위치에 5㎛×5㎛ 크기의 개구부(9)를 형성한다. 이 때, 개구부(9)는 제2 배선층(7)의 배선(7a)의 본딩 패드(14)와 접합되는 부분에만 형성한다. 이어서, 두께 2000㎚의 폴리이미드막(10)을 도포에 의해 형성한다. 그 후, 개구부(9)를 둘러싸도록 폴리이미드막(10)에 개구부(11)를 형성한다.
이어서, 배리어 메탈(12)로서 두께의 250㎚의 TiW 막을 퇴적시키고, 이어서 두께의 1000㎚의 금을 도금법으로부터 퇴적시킨다. 그 후, 퇴적시킨 금을 가공함으로써, 70㎛×100㎛의 크기의 금 범프(13)를 형성한다. 계속해서, 금 범프(13)를 마스크로 하여, 불필요한 부분의 배리어 메탈(12)을 제거하고, 배리어 메탈(12)과 금 범프(14)로 이루어지는 본딩 패드(14)를 형성한다. 이에 따라, 도 13a, 도 13b에 나타내는 반도체 집적 회로가 완성된다.
[실시 형태3〕
본 발명의 또 다른 실시 형태에 대하여 도 16a, 도 16b 및 도 17에 기초하여 설명하면, 이하와 같다. 또, 설명의 편의상, 상기 실시 형태1 또는 실시 형태2에서 나타낸 각 부재와 동일한 기능을 갖는 부재에는 동일한 부호를 부기하여, 그 설명을 생략한다.
실시 형태2에서는, 경우에 따라서는 이하와 같은 문제가 생길 우려가 있다.
실시 형태2에 기재된 바와 같이 본딩 패드(14)와 중첩되는 영역 내에 위치하고, 또한 본딩 패드(14)와 접합되어 있는 제2 배선층(7)의 배선(7a) 양측에 위치하고 있는 절연막(보호막(8) 및 폴리이미드막(10)) 하측의, 제2 배선층(7)의 배선(7b)을, 배선(7a) 양측에 각각 복수개 형성하는 경우라도 설계 상의 형편에 따라 제2 배선층(7)의 배선 간격이 비교적 넓어지는 경우가 (예를 들면, 7㎛ 이상) 있다. 상기 제2 배선층(7)의 배선 간격이란, 배선(7a)과 배선(7b) 사이의 간격, 또는 상호 인접하는 배선(7b) 사이의 간격을 나타낸다. 특히, 설계 상의 형편에 따라, 제2 배선층(7)의 배선 간격에 장단(길이의 불균일)이 존재하는 경우에는 제2 배선층(7)에 배선 간격의 비교적 넓은 부분이 생기기 쉽다.
이와 같이, 제2 배선층(7)의 배선(7a) 및 배선(7b)을 형성했을 때에, 제2 배선층(7)에 배선 간격의 비교적 넓은 부분이 존재하면, 큰 사이즈의 오목부가 표면에 존재하게 된다. 그 때문에, 보호막(8), 및 폴리이미드막(10)을 이 순서로 형성했을 때에, 폴리이미드막(10) 표면에 요철이 형성된다. 그리고, 이 요철이 형성되는 폴리이미드막(10) 표면에 본딩 패드(14)를 형성하면, 본딩 패드(14) 표면에도 요철이 형성된다. 그리고, 이 요철이 형성되어 있는 본딩 패드(14)의 표면에, 내측 리드를 임의의 압력으로 본딩 패드에 압박하여, 내측 리드와 본딩 패드(14)를 접속하는 처리(내측 리드 본딩)를 행하는 경우에는 내측 리드와 본딩 패드(14)와의 접촉 면적이 작아진다. 이 때문에, 내측 리드와 본딩 패드(14)와의 전기 저항이 커지며, 또 내측 리드와 본딩 패드(14)가 박리되는 경우가 있다.
본 실시 형태의 발명은, 폴리이미드막(10) 표면의 요철 및 본딩 패드(14) 표면의 요철을 저감시킴에 따라, 내측 리드와 본딩 패드(14)와의 전기 저항을 저감시키고, 내측 리드와 본딩 패드(14)와의 밀착성을 향상시키는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 실시 형태의 반도체 집적 회로(반도체 장치)에서는 제2 배선층(7)이 본딩 패드(14)와 중첩되는 영역 내에 디바이스 동작에 관여하는 배선(7a, 7b) 외에, 또한 디바이스 동작에 관여하지 않은 더미 배선(7c)을 포함하고 있다. 상기 디바이스 동작이란, 반도체 소자(반도체 장치 본체 : 20)의 동작이나 도시하지 않은 다른 반도체 소자 등의 외부 장치의 동작을 나타내고 있다. 또한, 본 실시 형태의 반도체 집적 회로(반도체 장치)에서는 보호막(8)에서의 폴리이미드막(10)측 표면에, 배선(7b)에 대응한 볼록부(8b) 외에 더미 배선(7c)에 대응한 볼록부(8c)가 형성되어 있다.
본 실시 형태의 구성에서는 더미 배선(7c)을 설치함에 따라, 더미 배선(7c)을 포함하는 제2 배선층(7)을 형성한 후, 보호막(8), 폴리이미드막(10)을 순서대로 형성했을 때에, 폴리이미드막(10) 표면의 요철이 완화되어, 폴리이미드막(10)의 표면이 평탄화된다. 이 때문에, 표면이 평탄화된 폴리이미드막(10) 상에 본딩 패드(14)를 형성했을 때에 본딩 패드(14)의 표면을 평탄화시키는 것이 가능해진다. 그 결과, 내측 리드와 본딩 패드(14)와의 전기 저항을 저감시킬 수 있으며, 또한 내측 리드와 본딩 패드(14)와의 밀착성을 보다 한층 향상시키는 것이 가능해진다.
또한, 배선(7b) 상의 보호막(8)의 볼록부(8b) 및 더미 배선(7c) 상의 보호막(8)의 볼록부(8c)를 오버행 형상으로 하는 것이 바람직하다. 배선(7b) 상의 보호막(8)의 볼록부(8b) 및 더미 배선(7c) 상의 보호막(8)의 볼록부(8c)를 오버행 형상으로 함으로써, 오버행 형상의 볼록부(8b, 8c)의 폭이 좁은 부분에, 폴리이미드막(10)(유기 고분자막))이 퇴적한다. 따라서, 보호막(8)의 볼록부(8b, 8c)와, 폭이 좁은 부분에 형성되어 있는 폴리이미드막(10)이 맞물리므로, 또한 보호막(8)과 유기 고분자막과의 밀착성이 향상된다. 또, 여기서 말하는 오버행 형상은 실시 형태2에서 진술한 형상과 동일하다.
본 실시 형태의 반도체 집적 회로에 대하여, 이하 도 16a 및 도 16b를 이용하여 상세히 설명한다. 도 16a는 평면도이고, 도 16b는, 도 16a의 B-B'선의 화살 표시에 따른 단면도이다. 또, 본 실시 형태의 반도체 집적 회로에서 제2 배선층(7)보다 하측 부분의 구조 및 형성 공정에 대해서는 도 1에 나타내는 반도체 집적 회로와 동일하므로, 그 설명을 생략한다. 또한, 실시 형태2(도 13a, 도 13b)와 공통되는 부분에 대해서는 그 설명을 생략한다. 또한, 도 16a 및 도 16b에서는 SOG막(4) 및 그 아래 부분을 생략하여 나타낸다.
본 실시 형태의 반도체 집적 회로에서는, 제2 배선층(7)은 실시 형태2의 구성과 마찬가지로, 본딩 패드(14)와 중첩되는 영역 내에 본딩 패드(14)와 접합된 배선(7a)과, 본딩 패드(14)와 절연되어 있는 배선(7b)을 구비한다. 그리고, 상기 배선(7b)은 배선(7a) 양측에 각각 복수개 형성되어 있다. 실시 형태2의 구성과 다른 점은, 제2 배선층(7)의 배선(7a, 7b) 사이에 더미 배선(7c)을 설치한 점이다.
도 16a 및 도 16b에 도시된 바와 같이 제2 배선층(7)의 배선(7b)과 본딩 패드(14) 사이에는 보호막(8) 및 폴리이미드막(10)이 형성되어 있다. 그리고, 보호막(8)에는 개구부(9)가 폴리이미드막(10)에는 개구부(11)가 각각 형성되어 있다. 그리고, 개구부(9, 11)를 통해 제2 배선층(7)의 배선(7a)과 본딩 패드(14)가 접합되어 있다. 제2 배선층(7)의 배선(7b)은 본딩 패드(14)와 중첩되는 영역 내이며, 보호막(8)과 폴리이미드막(10)으로 이루어지는 절연막 아래에 형성되어 있다. 또한, 제2 배선층(7)의 배선(7b)은 도시하지 않은 다른 각 본딩 패드 또는 도시하지 않은 다른 반도체 소자(디바이스 소자)에 각각 접속되어 있다. 그리고, 제2 배선층(7)의 배선(7b)은 도시하지 않은 다른 반도체 소자의 동작(디바이스 동작)에 관여하도록 되어 있다. 또한, 제2 배선층(7)의 배선(7b)은 본딩 패드(14)에 접합된 제2 배선층(7)의 배선(7a) 양측에 각각 2개씩 평행하게 형성되어 있다. 본딩 패드(14)에 접합되어 있는 제2 배선층(7)의 배선(7a)은 본딩 패드(14)의 중앙과 중첩되는 위치에 배치되어 있다. 제2 배선층(7)의 배선(7b)은 제2 배선층(7)의 배선(7a)에 대하여, 평행하게 형성되어 있다.
여기서는, 도 17에 도시된 바와 같이 본딩 패드(14)의 크기는 폭(배선(7a, 7b)과 직교하는 방향의 치수)70㎛×깊이(배선(7a, 7b)과 평행한 방향의 치수) 100㎛로 하였다. 또한, 제2 배선층(7) 배선(7a, 7b)의 선 폭은 3㎛로 하였다. 제2 배선층(7)에서의 배선(7a, 7b)의 간격은 배선(7a) 좌측의 배선(7b) 사이의 간격을 3㎛, 배선(7a) 우측의 배선(7b) 사이의 간격을 11㎛, 배선(7a)과 배선(7a) 좌측의 배선(7b)과의 간격을 10㎛, 배선(7a)과 배선(7a) 우측의 배선(7b)과의 간격을 16㎛로 하였다. 또, 도 17에 나타내는 치수의 단위는 모두 ㎛ 이다. 이와 같이, 제2 배선층(7)에서의 배선(7a)과 배선(7b)의 간격 및 상호 인접하는 배선(7b) 사이의 간격은 모두 불균일하며, 11㎛ 이상의 비교적 긴 간격과, 3㎛라는 비교적 짧은 간격이 혼재한다.
그래서, 본 실시 형태에서는 제2 배선층(7)에서의 배선 간격이 배선(7a)과 배선(7b)과의 간격 및 상호 인접하는 배선(7b) 사이의 간격 내에서 최단 간격과 같아지도록 최단의 간격보다 긴 간격을 갖는 배선(7a)과 배선(7b) 사이 및 상호 인접하는 배선(7b) 사이에 더미 배선(7c)을 형성하고 있다.
도 16a 및 도 16b의 예에서는 배선(7a)과 배선(7b)의 배선 간격 및 상호 인접하는 배선(7b) 사이의 배선 간격 내에서 최단 간격은 3㎛이다. 그 때문에, 도 16a 및 도 16b의 예에서는 제2 배선층(7)에서의 배선 간격이 3㎛가 되도록 폭을 바꾸면서 더미 배선(7c)을 형성함으로써, 제2 배선층(7)의 배선 간격을 3㎛로 한다.
이와 같이 함으로써, 제2 배선층(7)에서의 배선(7a)과 배선(7b)의 간격, 및 상호 인접하는 배선(7b) 사이의 간격 내에서 최단 간격보다 긴 간격을 갖는 배선(7a)과 배선(7b) 사이, 및 상호 인접하는 배선(7b) 사이에 더미 배선(7c)을 형성함으로써, 제2 배선층(7)의 배선 간격이 균일하고, 또한 매우 작아진다. 이에 따라, 더미 배선(7c)을 포함하는 제2 배선층(7)을 형성한 후, 보호막(8) 및 폴리이미드막(10)을 이 순서로 형성했을 때에, 폴리이미드막(10) 표면의 요철이 완화되어, 폴리이미드막(10)의 표면이 평탄화된다. 이 때문에, 표면이 평탄화된 폴리이미드막(10) 상에 본딩 패드(14)를 형성했을 때, 본딩 패드(14)의 표면(내측 리드 본딩되는 면)은 평탄화되기 때문에 내측 리드와 본딩 패드(14)의 전기 저항을 저감시킬 수 있고, 또한 내측 리드와 본딩 패드(14)와의 밀착성을 향상시키는 것이 가능해진다. 또한, 본 실시 형태에서는 보호막(8)에서의 배선(7b) 및 더미 배선(7c)에 대응한 위치에 오버행 형상의 볼록부(8b) 및 볼록부(8c)를 형성했으므로, 보호막(8)과 폴리이미드막(10)과의 계면의 밀착성이 보다 한층 향상한다.
제2 배선층(7)에서의 배선 간격(배선(7a, 7b) 및 더미 배선(7c)의 간격)은 비교적 짧은 것이 바람직하며, 구체적으로는 7㎛ 미만인 것이 바람직하다. 따라서, 제2 배선층(7)에서의 배선(7a)과 배선(7b)의 간격 및 상호 인접하는 배선(7b) 사이의 배선 간격 중에서 최단의 간격이 비교적 긴데, 구체적으로는 7㎛ 이상인 경우에는 최단의 간격을 갖는 배선(7a, 7b) 사이(배선(7a)과 배선(7b) 사이 또는 상호 인접하는 배선(7b) 사이)에도, 더미 배선(7c)을 설치하는 것이 바람직하다. 또, 제2 배선층(7)에서의 배선 간격은 3㎛ 이하인 것이 가장 바람직하다. 또한, 제2 배선층(7)에서의 배선 간격은 짧을수록 좋지만, 너무 짧으면 보호막(8)의 볼록부(8b, 8c)가 상호 융합하여 소멸하므로 바람직하지 못하다. 따라서, 제2 배선층(7)에서의 배선 간격의 하한은 볼록부(8b, 8c)를 유지할 수 있을 정도이다. 또한, 제2 배선층(7)에서의 배선(7a, 7b)의 간격이 상기된 조건(7㎛ 미만, 보다 바람직하게는 3㎛ 이하)을 충족시키는 경우에는 굳이 더미 배선(7c)을 설치할 필요는 없다.
또, 여기서는 제2 배선층(7)에서의 배선(7a, 7b) 및 더미 배선(7c) 사이의 간격을 7㎛ 미만으로 하였지만, 배선(7a, 7b) 및 더미 배선(7c) 사이의 간격(7㎛)은 제2 배선층(7)의 막 두께, 제2 배선층(7)의 배선(7a, 7b) 및 더미 배선(7c)의 폭, 및 보호막(8)의 막 두께에 따라 결정된다. 따라서, 제2 배선층(7)의 막 두께, 제2 배선층(7)의 배선(7a, 7b) 및 더미 배선(7c)의 폭, 및 보호막(8)의 막 두께가 바뀌면, 이것에 따라 제2 배선층(7)에서의 배선(7a, 7b) 및 더미 배선(7c) 사이의간격의 상한치도 바뀐다.
이어서, 제2 배선층(7)의 형성 공정으로부터 본딩 패드(14)의 형성 공정까지의 공정에 대하여 설명한다.
우선, 층간 절연막(6) 상에 제2 배선층(7)을 형성하기 위한 도전막을 두께 1250㎚로 퇴적시킨다. 그 후, 이 도전막을 소정의 배선 패턴이 되도록, 패터닝함으로써 제2 배선층(7)의 배선(7a, 7b) 및 더미 배선(7c)을 동시에 형성한다. 이어서, 제2 배선층(7)을 보호하기 위한 보호막(8)을, 제2 배선층(7)의 배선(7a, 7b) 및 더미 배선(7c)을 피복하도록 형성한다. 본 실시 형태에서는, 보호막(8)으로서 400㎚ 두께의 실리콘 산화막과, 720㎚ 두께의 실리콘 질화막을, 이 순서로 각각 플라즈마 CVD법에 의해 형성한다. 이 때, 스텝 커버리지가 비교적 낮은 플라즈마 CVD 장치를 이용하면, 보호막(8)의 볼록부(8b, 8c)를 용이하게 오버행 형상으로 할 수 있다.
그 후, 보호막(8)의 소정의 위치에 5㎛×5㎛ 크기의 개구부(9)를 개구한다. 이 때, 개구부(9)는 제2 배선층(7)의 배선(7a)에서의 본딩 패드(14)와 접합되는 부분에만 형성한다. 이어서, 두께 2000㎚의 폴리이미드막(10)을 도포에 의해 형성한다. 그 후, 개구부(9)를 둘러싸도록 폴리이미드막(10)에 개구부(11)를 형성한다.
이어서, 배리어 메탈(12)로서 두께의 250㎚의 TiW 막을 퇴적시키고, 이어서 두께의 1000㎚의 금을 도금법으로부터 퇴적시킨다. 그 후, 퇴적시킨 금을 가공함으로써, 70㎛×100㎛ 크기의 금 범프(13)를 형성한다. 계속해서, 금 범프(13)를 마스크로 하여 불필요한 부분의 배리어 메탈(12)을 제거하고, 배리어 메탈(12)과금 범프(13)로 이루어지는 본딩 패드(14)를 형성한다. 이에 따라, 도 16a, 도 16b에 나타내는 반도체 집적 회로가 완성된다.
〔실시 형태4〕
본 발명의 또 다른 실시 형태에 대하여 도 18에 기초하여 설명하면, 이하와 같다. 또, 설명의 편의상, 상기 실시 형태1에서 나타낸 각 부재와 동일한 기능을 갖는 부재에는 동일한 부호를 부기하고, 그 설명을 생략한다.
실시 형태1에서, 유기 고분자막으로서의 폴리이미드막(10)의 빅커스 경도를 조정하지 않은 경우에는 이하의 문제가 발생할 우려가 있다.
실시 형태1에 따라, 배리어 메탈(12)과 금 범프(13)로 이루어지는 본딩 패드(14)를 형성할 때, 배리어 메탈(12)의 형성 과정에서 배리어 메탈(12)에 스트레스가 걸림에 따라 웨이퍼(실리콘 기판(1), 제1 배선층(2), 층간 절연막(6), 제2 배선층(7), 보호막(8), 폴리이미드막(10) 등을 포함하는 제조 도중의 기판 전체) 그 자체가 휘는 것이 일반적으로 알려져 있다. 웨이퍼가 휜 상태에서 도금법으로 금 범프(13)를 형성한 후, 금 범프(13)를 마스크로 하여 불필요한 부분의 배리어 메탈(12)을 제거하면, 배리어 메탈(12)이 웨이퍼 상에서 분단된다. 이에 따라, 배리어 메탈(12)에 걸리는 스트레스가 완화되어, 웨이퍼의 휘어짐이 복귀된다. 이러한 웨이퍼의 변형(휘어짐과 복귀)이 발생했을 때에 폴리이미드막(10)의 빅커스 경도가 낮으면, 폴리이미드막(10)은 웨이퍼가 휘었을 때(배리어 메탈(12)의 형성시) 에 신장된 후, 웨이퍼의 휘어짐이 복귀되었을 때(불필요한 부분의 배리어 메탈(12)을 제거했을 때) 축소되어, 폴리이미드막(10)에 단열이 발생하는 경우가 있다. 폴리이미드막(10)의 단열에 의해, 본딩 패드(14)가 폴리이미드막(10)으로부터 박리되는 현상(패드 박리 결함)을 발생시키는 경우가 있다.
본 실시 형태의 발명은, 이 현상을 회피하기 위해, 배리어 메탈(12)의 형성에 따르는 웨이퍼의 변형(휘어짐과 복귀)에 대하여, 폴리이미드막(유기 고분자막 : 10)의 단열의 발생을 방지하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 실시 형태의 반도체 집적 회로(반도체 장치)에서는, 폴리이미드막(유기 고분자막 : 10)의 빅커스 경도를 적어도 본딩 패드(14)의 빅커스 경도에 가까운 값, 구체적으로는 본딩 패드(14)의 빅커스 경도의 2/3 이상, 보다 바람직하게는 본딩 패드(14)의 빅커스 경도 이상으로 하고 있다. 본 실시 형태의 반도체 집적 회로는 폴리이미드막(10)의 빅커스 경도를 조정한 점 외에는 상기 실시 형태1의 반도체 집적 회로와 동일한 구성을 갖고 있다.
본 실시 형태에서는, 상술된 바와 같이 폴리이미드막(유기 고분자막 : 10)의 빅커스 경도를 본딩 패드(14)의 빅커스 경도에 가까운 값으로 함에 따라, 배리어 메탈(12)의 형성에 수반되는 웨이퍼의 변형(휘어짐과 복귀)에 대한 폴리이미드막(10)의 단열을 방지하는 것이 가능해진다.
본딩 패드(14)의 빅커스 경도는 본딩 패드(14)의 주된 구성 재료의 빅커스 경도, 즉 이 경우에는 금 범프(13)를 구성하는 금의 빅커스 경도라고 간주할 수 있다. 이 때, 금의 빅커스 경도는 45∼55이다. 그 때문에, 폴리이미드막(10)의 빅커스 경도를 본딩 패드(14)의 빅커스 경도의 2/3 이상으로 하기 위해서는 폴리이미드막(10)의 빅커스 경도를 적어도 30 이상으로 하는 것이 필요하다. 또한, 폴리이미드막(10)의 빅커스 경도를 본딩 패드(14)의 빅커스 경도 이상으로 하기 위해서는 폴리이미드막(10)의 빅커스 경도를 45 이상으로 하는 것이 필요하다. 따라서, 본 실시 형태에서는, 폴리이미드막(10)의 빅커스 경도를 30 이상, 45 이상으로 하는 것이 바람직하다.
이어서, 본딩 패드(14)의 빅커스 경도에 가까운 빅커스 경도를 갖는 폴리이미드막(10)의 형성 방법에 대하여 진술한다. 또, 본 실시 형태의 반도체 집적 회로의 제조 공정은 폴리이미드막(10)의 형성 공정을 제외해도 실시 형태1과 마찬가지이다.
우선, 일반적인 폴리이미드, 즉 열 경화성의 축합형 폴리이미드 수지 전구체인 폴리아민산을 극성 용매(예를 들면 N-메틸피롤리돈) 내에 용해시키고, 폴리아민산 용액을 조제하였다. 계속해서, 상기 폴리아민산 용액을 웨이퍼 전면(실리콘 산화막(5) 및 제2 배선층(7))에 스핀 도포법으로 도포하고, 폴리아민산막을 형성한다. 이어서, 폴리아민산막에 있어서의 본딩 패드(14)와 제2 배선층(7)의 배선(7a)을 접합하는 곳을, 개구하여 개구부(9)를 형성한 후, 110℃의 온도로 용매를 기화시킨다. 이어서, 폴리아민산막을 320℃ 이상의 온도, 보다 바람직하게는 360℃∼400℃의 범위 내의 온도로 가열함으로써, 폴리아민산의 이미드화 반응(탈수축합 반응)을 일으켜, 폴리아민산막을 경화시킨다. 이에 따라, 축합형 폴리이미드 수지로 이루어지는 폴리이미드막(10)이 형성된다.
이와 같이, 폴리아민산막의 이미드화 반응의 온도를 320℃ 이상으로 함으로써, 폴리이미드막(10)의 빅커스 경도를 본딩 패드(14)의 빅커스 경도에 가까운 값으로 할 수 있다.
이것은, 폴리아민산막의 열 경화에 의해 형성되는 폴리이미드막(10)의 빅커스 경도는, 도 18에서 도시된 바와 같이 폴리아민산막의 경화 온도(이미드화 반응의 온도)를 높임에 따라 향상되기 때문이다. 또, 도 18에 나타내는 빅커스 경도(Hv)는 시험 하중을 9.8mN(lgf)∼4.9N(500gf)의 범위에서 변화시킨 미소 경도 시험에 의해 측정한 것이다.
도 18의 결과로부터 알 수 있듯이, 폴리아민산막의 경화 온도를 320℃ 이상으로 함으로써, 폴리이미드막(10)의 빅커스 경도를 30 이상으로 할 수 있으며, 폴리이미드막(10)의 빅커스 경도를 금 범프(13)의 2/3 이상의 빅커스 경도로 하는 것이 가능해진다. 그 결과, 배리어 메탈(12)의 형성에 수반되는 웨이퍼의 변형(휘어짐과 복귀)에 대한 폴리이미드막(10)의 단열을 방지할 수 있다. 또한, 도 18의 결과로부터 알 수 있듯이, 폴리아민산막의 경화 온도를 360℃∼400℃로 함에 따라, 폴리이미드막(10)의 빅커스 경도를 45∼55의 범위 내로 할 수 있으며, 폴리이미드막(10)의 빅커스 경도를 금 범프(13)의 빅커스 경도 이상으로 하는 것이 가능해진다. 그 결과, 배리어 메탈(12)의 형성에 수반되는 웨이퍼의 변형(휘어짐과 복귀)에 대한 폴리이미드막(10)의 단열을 더 확실하게 방지할 수 있다.
또, 폴리아민산막의 경화 온도를 410℃ 이상으로 하면, 제2 배선층(7)을 구성하는 알루미늄 등이 용해되므로, 폴리아민산막의 경화 온도는 410℃ 미만이어야한다. 그 때문에, 폴리이미드막(10)의 빅커스 경도는 60 정도가 상한이다.
이상과 같이, 본 발명의 반도체 장치는 반도체 소자가 형성된 영역인 활성영역을 갖는 반도체 기판과, 상기 반도체 기판 상에 형성되고, 상기 활성 영역과 전기적으로 접속된 제1 배선층과, 상기 제1 배선층 상에 층간 절연막을 통해 형성된 제2 배선층과, 적어도 일부가 상기 활성 영역과 중첩되도록 형성된, 외부와의 전기적 접속을 위한 본딩 패드를 구비하는 반도체 장치에 있어서, 상기 제2 배선층은 상기 본딩 패드와 중첩되는 영역 내에 복수의 배선을 갖고, 상기 배선의 일부가 본딩 패드와 접합되어 있는 한편, 다른 배선과 본딩 패드 사이에 절연막이 형성되어 있는 구성이다.
상기 구성에 따르면, 도 8, 10, 도 11a 및 도 11b에 도시된 바와 같은 종래의 영역 패드를 갖는 2층 배선의 반도체 장치에서는 1개의 배선밖에 배치되지 않은, 본딩 패드와 중첩되는 영역에 복수의 배선을 배치할 수 있다. 그리고, 이들 복수의 배선 중 본딩 패드와 접합되어 있는 배선 외에는 절연막에 의해 본딩 패드와 절연된다.
이에 따라, 종래의 영역 패드를 갖는 2층 배선의 반도체 장치에서는 본딩 패드의 하측 영역을 피하여 우회되어 있던, 본딩 패드와 절연할 필요가 있는 배선을 본딩 패드와 중첩되는 영역(하측 영역)에 배치할 수 있다. 예를 들면, 반도체 집적 회로 내의 인접하는 3개의 반도체 소자 각각의 활성 영역과 중첩되는 영역(상측 영역)에 본딩 패드를 설치한 경우에 있어서, 양측 단부의 반도체 소자 사이를 접속하는 제2 배선을, 중앙의 본딩 패드와 중첩되는 영역에 배치하는 것이 가능해진다. 그렇기 때문에, 배선의 여분의 설치가 불필요해지므로, 배선 영역의 면적을 축소할 수 있고, 칩 사이즈의 축소를 도모할 수 있다.
또한, 본딩 패드의 위치를 고려하여 반도체 소자 사이 등의 결선을 설계하거나, 반대로 반도체 소자 사이 등의 결선을 고려하여 본딩 패드의 위치를 결정할 필요가 없게 되므로, 반도체 소자 사이 등의 결선의 자유도나 본딩 패드의 배치 위치의 자유도가 향상한다.
또한, 반도체 소자 사이 등의 배선의 위치를 고려하여, 활성 영역을 피하여 칩 주연부의 배선이 존재하지 않은 영역에 본딩 패드를 배치하던 종래의 반도체 장치와 비교하면, 칩 주연부의 본딩 패드 전용의 영역(배선이 존재하지 않은 영역)이 불필요해진다. 그렇기 때문에, 종래의 반도체 장치에 대해서도 배선 영역의 면적을 축소할 수 있고, 칩 사이즈의 축소를 도모할 수 있다.
또한, 도 12a, 도 12b에 나타내는 종래의 영역 패드를 갖는 3층 배선의 반도체 장치와 비교하면, 본딩 패드가 제3 배선층을 통하지 않고 직접 제2 배선층에 접합되어 있으므로, 제3 배선층 및 제3 배선층을 피복하는 보호막을 생략할 수 있다. 그렇기 때문에, 제3 배선층 및 제3 배선층을 피복하는 보호막을 형성하는 제조 공정을 생략할 수 있어, 제조 공정을 단축시킬 수 있다. 그 결과, 생산 효율을 향상시키고 제조 비용을 낮출 수 있다.
따라서, 상기 구성에 따르면, 생산성의 향상 및 비용의 삭감이 가능해지고, 또한 장치 사이즈의 소형화를 도모할 수 있으며, 또한 반도체 소자 사이 등의 결선의 자유도나 본딩 패드의 배치 위치의 자유도를 향상시킬 수 있다.
또, 본원 명세서에서 「중첩된다」란, 반도체 기판 상에 투영된 정사영이 일치하는 것을 가리킨다.
상기 절연막은 본딩 패드측으로부터 제2 배선층에 가해지는 충격을 완화시키기 위한 유기 고분자막을 포함하는 것이 바람직하다.
특개평1-91439호 공보의 종래 기술과 같이, 제2 배선층의 일부를 본딩 패드로 한 경우, 와이어 본딩 시에 본딩 패드에 가해지는 기계적인 응력에 의해 제2 배선층에 크랙이 발생하기 쉬워진다. 따라서, 제2 배선층의 배선에 단선이 생기기 쉬워진다는 문제도 있다. 또한, 경우에 따라서는 와이어 본딩 시에 본딩 패드에 가해지는 기계적인 응력에 의해 반도체 소자의 파괴가 발생할 우려도 있다.
이에 대하여, 상기된 바람직한 형태에 따르면 유기 고분자막에 의해 본딩 시에 제2 배선층에 가해지는 충격을 완화시킬 수 있다. 특히, 본딩 패드와 중첩되는 영역에 배치된 배선 중에서 본딩 패드와 접합되어 있는 것외의 배선에 가해지는 충격을 완화시킬 수 있다. 그 결과, 제2 배선층에 크랙이 발생하여 단선이 생기는 것을 방지할 수 있다. 또한, 본딩 시에 반도체 소자에 가해지는 충격도 완화시킬 수 있다. 그 결과, 반도체 소자의 파괴를 방지할 수 있다.
특히, 본 발명과 같이, 본딩 패드와 중첩되는 영역에 복수의 배선이 존재하는 경우라도, 상기 절연막을 유기 고분자막으로 함에 따라 상술된 바와 같은 본딩 시의 크랙 방지 및 충격 완화를 충분히 행할 수 있다.
상기 절연막은, 상기된 유기 고분자막 외에 무기 절연막을 포함하는 것이 보다 바람직하며, 그 경우 무기 절연막이 유기 고분자막과 제2 배선층 사이에 형성되는 것이 특히 바람직하다.
상기 유기 고분자막은, 폴리이미드막인 것이 바람직하다. 이에 따라, 본딩시에 제2 배선층이나 반도체 소자에 가해지는 충격을 보다 확실하게 완화시킬 수 있다. 그 결과, 제2 배선층의 단선이나 반도체 소자의 파괴를 보다 확실하게 방지할 수 있다.
상기 유기 고분자막의 빅커스 경도는, 본딩 패드의 빅커스 경도의 2/3 이상인 것이 바람직하다.
상기 구성에 따르면, 유기 고분자막의 신축이 발생하기 어려워져, 유기 고분자막의 단열을 방지할 수 있다. 그렇기 때문에, 유기 고분자막의 단열에 의해 본딩 패드가 유기 고분자막으로부터 박리되는 현상을 방지할 수 있다. 특히, 고융점 금속층을 본딩 패드와 제2 배선층과의 접합부를 포함하는 면에 형성한 후, 그 고융점 금속층의 불필요한 부분을 제거하는 방법에 의해 고융점 금속층을 형성하는 경우에는 고융점 금속층의 형성 시에 발생하는 응력에 의해 웨이퍼가 휜 후, 불필요한 부분의 고융점 금속층을 제거했을 때에, 고융점 금속층이 분단되어 웨이퍼의 휘어짐이 복귀된다. 이러한 웨이퍼의 휘어짐과 복귀가 발생했을 때에 유기 고분자막의 빅커스 경도가 낮으면, 유기 고분자막이 웨이퍼의 휘어짐과 복귀에 따라 신축하고, 유기 고분자막에 단열이 발생하는 경우가 있다. 상기 구성에 따르면, 특히 이러한 고융점 금속층의 형성 공정에서의 웨이퍼의 휘어짐에 기인하는 유기 고분자막의 단열을 방지할 수 있다.
또, 빅커스 경도(Hv)란, 대면각이 136도의 다이아몬드 사각추의 압자를 이용하며, 시험면에 오목부를 만들었을 때의 시험 하중(kgf)을, 영구 오목부의 대각선 길이로부터 구한 영구 오목부의 표면적(㎟)에서 제한 값이다.
또한, 상기 유기 고분자막은 상기 제2 배선층 배선의 일부와 상기 본딩 패드를 접합하기 위한 개구부를 갖고, 또한 상기 개구부를 둘러싼 내벽이, 상기 본딩 패드에 근접함에 따라 외측으로 넓어지는 방향으로 경사져 있는 것이 바람직하다.
상기 구성에 따르면, 본딩 패드 기재의 단차가 완만해지고, 본딩 패드의 단차도 완만해지므로, 본딩 시에 접속 불량이 발생하는 것을 방지할 수 있다. 또한, 상기 구성에 따르면, 개구부 직경이 전체적으로 커지므로, 본딩 패드에 있어서의 제2 배선층과의 접합부가 고융점 금속층으로 이루어지며, 본딩 패드의 다른 부분이 금으로 이루어지는 경우에는 고융점 금속층이 단선한다는 현상을 방지할 수 있다. 그렇기 때문에, 금과 제2 배선층을 구성하는 도전체가 상호 접촉함으로써 반응하고, 제2 배선층의 배선 저항이 불균일해지는 등의 결함을 방지할 수 있다.
또한, 상술된 바와 같은 유기 고분자막의 내벽이 경사져 있는 구성에 있어서, 상기 개구부를 둘러싼 부분의 유기 고분자막은 새의 부리 형상, 즉 기재가 되는 층간 절연막 표면에 대한 내벽의 경사각이 상기 본딩 패드에 근접할수록 완만해지는 형상으로 형성되어 있는 것이 보다 바람직하다. 이에 따라, 본딩 패드 기재의 단차를 더 완만하게 하고, 본딩 패드의 단차를 더 완만하게 할 수 있으므로, 본딩 시에 접속 불량이 발생하는 것을 더 확실하게 방지할 수 있다.
또한, 유기 고분자막을 포함하는 구성에 있어서, 상기 절연막은, 상기 유기 고분자막과 제2 배선층 사이에 협지된, 무기 절연 재료로 이루어지는 보호막을 더 포함하고, 상기 제2 배선층 상의 보호막에 있어서의 유기 고분자막측의 표면에는 상기 다른 배선에 대응한 볼록부가 형성되는 것이 바람직하다.
상기 구성에 따르면, 유기 고분자막과 제2 배선층 사이에 무기 절연 재료로 이루어지는 보호막을 설치한 것으로, 제2 배선층을 수분으로부터 보호할 수 있음과 함께, 절연막의 기계적 강도를 향상시킬 수 있다. 그렇기 때문에, 본딩 패드와 제2 배선층의 다른 배선과의 절연 상태, 및 제2 배선층의 전기적 특성을 보다 안정적으로 유지시킬 수 있다. 또한, 제2 배선층 상의 보호막에서의 유기 고분자막측의 표면에 볼록부가 형성되어 있으므로, 보호막과 유기 고분자막과의 접촉 면적이 넓어진다. 그 결과, 보호막과 유기 고분자막과의 박리를 방지할 수 있다.
상기 볼록부는 오버행 형상인 것이 바람직하다.
상기 구성에 따르면, 보호막의 오버행 형상의 볼록부와, 그 볼록부의 폭이 좁은 부분에 형성된 유기 고분자막이 맞물려 있으므로, 보호막과 유기 고분자막과의 박리를 더 방지할 수 있다.
또한, 상기 다른 배선은, 본딩 패드와 중첩되는 영역 내에서의, 본딩 패드와 접합되어 있는 배선의 양측에 각각 복수개 배치되어도 좋다.
상기 구성에 따르면, 보호막의 볼록부의 수가 증대하고, 보호막과 유기 고분자막과의 접촉 면적이 넓어진다. 그 결과, 보호막과 유기 고분자막과의 박리를 보다 한층 방지할 수 있다.
보호막에 볼록부가 형성되는 구성에 있어서, 상기 제2 배선층에서의 본딩 패드와 중첩되는 영역 내에 존재하는 배선간의 간격은 7㎛ 미만인 것이 바람직하다.
상기 구성에 따르면, 보호막의 볼록부의 간격을 좁힐 수 있고, 본딩 패드 표면의 요철을 저감시킬 수 있다. 그 결과, 본딩 패드와 외부의 리드와의 접속 시에전기 저항의 증대나 리드의 박리를 방지할 수 있다.
상기 다른 배선은, 반도체 장치 본체 또는 외부 장치의 동작에 관여하는 동작용 배선 외에 반도체 장치 본체나 외부 장치의 동작에 관여하지 않은 더미 배선을 포함해도 무방하다.
상기 구성에 따르면, 설계 상 반도체 장치 본체 또는 외부 장치의 동작에 관여하는 동작용 배선의 수가 적은 경우에도 다른 배선의 개수를 증가시켜, 보호막과 유기 고분자막과의 박리를 더 방지할 수 있다. 또한, 상기 구성에 따르면, 설계 상, 반도체 장치 본체 또는 외부 장치의 동작에 관여하는 동작용 배선의 수가 적은 경우에도 상기 제2 배선층에서의 본딩 패드와 중첩되는 영역 내에 존재하는 배선간의 간격을 7㎛ 미만으로 하여, 본딩 패드 표면의 요철을 저감시킬 수 있다. 그 결과, 본딩 패드와 외부의 리드와의 접속 시의 전기 저항의 증대나 리드의 박리를 보다 한층 방지할 수 있다.
따라서, 상기 구성에 따르면, 배선의 설계(개수나 위치)의 자유도를 확보하면서, 보호막과 유기 고분자막과의 박리나, 본딩 패드와 외부의 리드와의 접속 시의 전기 저항의 증대 및 리드의 박리를 보다 한층 방지할 수 있다.
상기 본딩 패드는, 상기 배선과의 접합 부분에 형성된 고융점 금속층과, 고융점 금속층 상에 형성되며, 표면에 노출된 금층으로 이루어지는 것이 바람직하다.
상기 본딩 패드가, 예를 들면 금만으로 이루어지는 경우, 금과 제2 배선층 사이의 상호 확산에 의해, 제2 배선층을 구성하는 알루미늄 (Al) 등의 저저항 재료와 금이 반응하여 금속간 화합물이 생성하고, 제2 배선층의 배선 저항이 불균일해지는 등의 문제가 생길 우려가 있다. 또한, 예를 들면 상기 본딩 패드가 금만으로 이루어지며, 본딩 패드에 접하는 절연막이 폴리이미드막인 경우, 본딩 패드와 절연막과의 밀착성이 나쁘다는 문제도 있다.
이에 대하여, 상기 구성에서는 고융점 금속층이 본딩 패드에서의 배선과의 접합 부분에 형성되며, 표면에 노출된 금층과 제2 배선층 사이에 개재되어 있다. 이에 따라, 제2 배선층과 금층 사이의 상호 확산에 의해 제2 배선층을 구성하는 알루미늄 등의 저저항 재료와 금이 반응하는 것을 방지할 수 있고, 제2 배선층의 배선 저항이 불균일해지는 등의 결함의 발생을 방지할 수 있다. 또한, 고융점 금속은 금보다도 폴리이미드막과의 밀착성이 좋으므로, 본딩 패드와 절연막과의 밀착성이 향상한다. 또한, 표면에 노출된 부분은 화학적으로 가장 안정된 금속인 금으로 이루어지므로, 본딩 패드와 외부와의 접속을 확실하게 행할 수 있다.
이상과 같이, 본 발명의 반도체 장치의 제조 방법은 반도체 기판 상에 반도체 소자를 형성하는 공정과, 일부가 반도체 소자에 접합되도록 제1 배선층을 형성하는 공정과, 상기 제1 배선층 상에 비아홀을 갖는 층간 절연막을 형성하는 공정과, 상기 층간 절연막 상 및 상기 비아홀 내에 제2 배선층을 형성하는 공정과, 상기 제2 배선층 상에 절연막을 형성하는 공정과, 상기 절연막에 개구부를 형성하는 공정과, 상기 절연막 상과 상기 개구부내에 금속막을 형성함으로써, 외부와의 전기적 접속을 위한 본딩 패드를 형성하는 공정을 포함하는 반도체 장치의 제조 방법에 있어서, 제2 배선층을 형성하는 공정에서는 복수의 배선을 형성하고, 절연막을 형성하는 공정에서는 복수의 배선을 피복하도록 절연막을 형성하고, 개구부를 형성하는 공정에서는 절연막으로 피복된 복수의 배선 중, 일부의 배선만이 노출되도록 개구부를 형성하고, 본딩 패드를 형성하는 공정에서는 적어도 일부가 상기 반도체 소자와 중첩되고, 또한 절연막으로 피복된 배선 중 적어도 1개와 중첩되도록 본딩 패드를 형성하는 구성이다.
상기 방법에 따르면, 종래의 영역 패드를 갖는 2층 배선의 반도체 장치에서는 1개의 배선밖에 배치되지 않은, 본딩 패드와 중첩되는 영역에 복수의 배선이 배치된 반도체 장치를 얻을 수 있다. 그리고, 이들 복수의 배선 중 본딩 패드와 접합되어 있는 배선 외에는 절연막에 의해 피복되어 있으므로 본딩 패드와 절연된다.
이에 따라, 본딩 패드와 절연할 필요가 있는 배선을 본딩 패드와 중첩되는 영역(하측 영역)에 배치할 수 있다. 그렇기 때문에, 배선의 여분의 설치가 불필요해지므로, 배선 영역의 면적을 축소할 수 있고, 칩 사이즈의 축소를 도모할 수 있다. 또한, 반도체 소자 사이 등의 결선의 자유도나 본딩 패드의 배치 위치의 자유도가 향상한다.
또한, 반도체 소자 사이 등의 배선의 위치를 고려하고, 활성 영역을 피하여 칩 주연부의 배선이 존재하지 않은 영역에 본딩 패드를 배치하는 종래의 반도체 장치와 비교하여, 배선 영역의 면적을 축소할 수 있고, 칩 사이즈의 축소를 도모할 수 있다.
또한, 상기 방법에서는 본딩 패드를 제3 배선층을 통하지 않고 직접 제2 배선층에 접합할 수 있고, 제3 배선층 및 제3 배선층을 피복하는 보호막을 생략할 수있다. 그렇기 때문에, 제3 배선층 및 제3 배선층을 피복하는 보호막을 형성하는 제조 공정을 생략할 수 있고, 제조 공정을 단축시킬 수 있다. 그 결과, 생산 효율을 향상시키고 제조 비용을 낮출 수 있다.
따라서, 상기 방법에 따르면, 생산성의 향상 및 비용의 삭감이 가능해지고, 또한 장치 사이즈의 소형화를 도모할 수 있으며, 또한 반도체 소자 사이 등의 결선의 자유도나 본딩 패드의 배치 위치의 자유도를 향상시킬 수 있다.
상기 방법은, 제1 배선층을 형성하는 공정 전에 상기 반도체 기판 상에 절연막을 형성하는 공정과, 상기 절연막에 컨택트홀을 형성하는 공정을 더 포함하는 것이 바람직하다.
제1 배선층을 형성하는 공정은, 상기 절연막 상 및 상기 컨택트홀 내에 제1 도전막을 형성하는 공정과, 상기 제1 도전막을 가공하여 제1 배선층을 형성하는 공정을 포함하는 것이 바람직하다. 제2 배선층을 형성하는 공정은, 상기 층간 절연막 상 및 상기 비아홀 내에 제2 도전막을 형성하는 공정과, 상기 제2 도전막을 가공하여 제2 배선층을 형성하는 공정을 포함하는 것이 바람직하다.
또한, 상기 방법은 바람직하게는 절연막을 형성하는 공정이 보호막으로서의 무기 절연막을 형성하는 공정이고, 개구부를 형성하는 공정이 무기 절연막에 제1 개구부를 형성하는 공정이며, 상기 개구부를 형성하는 공정 후에, 본딩 시에 본딩 패드측으로부터 제2 배선층에 가해지는 충격을 완화시키기 위한 유기 고분자막을 상기 무기 절연막 상에 형성하는 공정과, 상기 유기 고분자막에 대하여, 상기 무기 절연막의 제1 개구부를 포함하고, 또한 그 제1 개구부보다 넓은 제2 개구부를 형성하는 공정을 포함한다. 또한, 이 바람직한 방법에 있어서, 본딩 패드를 형성하는 공정은 바람직하게는 상기 유기 고분자막 상, 무기 절연막의 제1 개구부내 및 유기 고분자막의 제2 개구부 내에 금보다도 상기 유기 고분자막과의 밀착성이 좋은 금속(바람직하게는 고융점 금속)으로 이루어지는 금속막을 형성하는 공정과, 상기 보호막(무기 절연막)의 제1 개구부를 피복하고, 또한 제1 개구부보다 넓은 면적에 도금에 의해 금 범프를 형성하는 공정과, 상기 금 범프를 마스크로 하여 불필요한 부분의 금속막을 제거하는 공정을 포함한다.
또한, 본딩 패드를 형성하는 공정은, 바람직하게는 상기 절연막 상 및 절연막의 개구부 내에 고융점 금속막을 형성하는 공정과, 상기 절연막의 개구부를 피복하고, 또한 그 개구부보다 넓은 면적에 도금에 의해 금 범프를 형성하는 공정과, 상기 금 범프를 마스크로 하여 불필요한 부분의 고융점 금속막을 제거하는 공정을 포함하고 있다.
발명의 상세한 설명의 항에 있어서 이루어진 구체적인 실시 형태 또는 실시예는, 어디까지나, 본 발명의 기술 내용을 분명히 하는 것으로, 그와 같은 구체예에만 한정하여 협의로 해석되는 것은 아니며, 본 발명의 정신과 다음에 기재하는 특허 청구 사항의 범위 내에서 여러가지로 변경하여 실시할 수 있는 것이다.

Claims (20)

  1. 반도체 소자가 형성된 영역인 활성 영역을 갖는 반도체 기판과,
    상기 반도체 기판 상에 형성되고, 상기 활성 영역과 전기적으로 접속된 제1 배선층과,
    상기 제1 배선층 상에 층간 절연막을 통해 형성된 제2 배선층과,
    적어도 일부가 상기 활성 영역과 중첩되도록 형성된, 외부와의 전기적 접속을 위한 본딩 패드를 구비하며,
    상기 제2 배선층은, 상기 본딩 패드와 중첩되는 영역 내에 복수의 배선을 갖고,
    상기 배선의 일부가 본딩 패드와 접합되어 있는 한편, 다른 배선과 본딩 패드 사이에 절연막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 절연막은, 본딩 패드측으로부터 제2 배선층에 가해지는 충격을 완화시키기 위한 유기 고분자막을 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 유기 고분자막이 폴리이미드막인 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서,
    상기 유기 고분자막의 두께가 2∼5㎛의 범위 내인 것을 특징으로 하는 반도체 장치.
  5. 제2항에 있어서,
    상기 유기 고분자막의 빅커스 경도가 본딩 패드의 빅커스 경도(vickers hardness)의 2/3 이상인 것을 특징으로 하는 반도체 장치.
  6. 제2항에 있어서,
    상기 유기 고분자막은, 상기 제2 배선층 배선의 일부와 상기 본딩 패드를 접합하기 위한 개구부를 갖고, 또한 상기 개구부를 둘러싼 내벽이, 상기 본딩 패드에 근접함에 따라 외측으로 넓어지는 방향으로 경사져 있는 것을 특징으로 하는 반도체 장치.
  7. 제2항에 있어서,
    상기 유기 고분자막은, 상기 제2 배선층의 배선의 일부와 상기 본딩 패드를 접합하기 위한 개구부를 갖고 있으며,
    상기 개구부의 개구 직경이 반도체 기판으로부터 멀어짐에 따라 넓어지는 것을 특징으로 하는 반도체 장치.
  8. 제2항에 있어서,
    상기 유기 고분자막은, 상기 제2 배선층의 배선의 일부와 상기 본딩 패드를 접합하기 위한 개구부를 갖고 있으며,
    상기 개구부 주위의 본딩 패드와 유기 고분자막과의 경계면은, 본딩 패드측으로 돌출하는 원호형상인 것을 특징으로 하는 반도체 장치.
  9. 제6항에 있어서,
    상기 유기 고분자막의 개구부 단면이 새의 부리 형상으로 되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제2항에 있어서,
    상기 절연막은, 상기 유기 고분자막과 제2 배선층 사이에 협지된, 무기 절연 재료로 이루어지는 보호막을 더 포함하고,
    상기 제2 배선층 상의 보호막에 있어서의 유기 고분자막측의 표면에는, 상기 다른 배선에 대응한 볼록부가 형성되어 있는 것을 특징으로 하는 반도체 장치
  11. 제10항에 있어서,
    상기 볼록부는 오버행 형상인 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    기판면에 평행한 방향을 따라 있는 볼록부의 최대외형 치수를 X, 상기 방향을 따라 있는 볼록부의 최하부의 치수를 Y로 했을 때,
    상기한 치수 X 및 Y가,
    0.05㎛≤(X-Y)/2≤0.2㎛
    의 관계를 충족시키는 것을 특징으로 하는 반도체 장치.
  13. 제10항에 있어서,
    상기 다른 배선은, 본딩 패드와 중첩되는 영역 내에 있어서의 본딩 패드와 접합되어 있는 배선의 양측에, 각각 복수개 배치되어 있는 것을 특징으로 하는 반도체 장치.
  14. 제10항에 있어서,
    상기 제2 배선층에 있어서의 본딩 패드와 중첩되는 영역 내에 존재하는 배선간의 간격이 7㎛ 미만인 것을 특징으로 하는 반도체 장치.
  15. 제13항에 있어서,
    상기 다른 배선은, 반도체 장치 본체 또는 외부 장치의 동작에 관여하는 동작용 배선 외에, 반도체 장치 본체나 외부 장치의 동작에 관여하지 않은 더미 배선을 포함하는 것을 특징으로 하는 반도체 장치.
  16. 제1항에 있어서,
    상기 본딩 패드는,
    상기 배선과의 접합 부분에 형성된 고융점 금속층과,
    고융점 금속층 상에 형성되고, 표면에 노출된 금층을 포함하는 것을 특징으로 하는 반도체 장치.
  17. 반도체 기판 상에 반도체 소자를 형성하는 공정과,
    일부가 반도체 소자에 접합되도록 제1 배선층을 형성하는 공정과,
    상기 제1 배선층 상에, 비아홀을 갖는 층간 절연막을 형성하는 공정과,
    상기 층간 절연막 상 및 상기 비아홀 내에 제2 배선층을 형성하는 공정과,
    상기 제2 배선층 상에 절연막을 형성하는 공정과,
    상기 절연막에 개구부를 형성하는 공정과,
    상기 절연막 상과 상기 개구부내에 금속막을 형성함으로써, 외부와의 전기적 접속을 위한 본딩 패드를 형성하는 공정을 포함하고,
    제2 배선층을 형성하는 공정에서는 복수의 배선을 형성하고,
    절연막을 형성하는 공정에서는 복수의 배선을 피복하도록 절연막을 형성하며,
    개구부를 형성하는 공정에서는, 절연막으로 피복된 복수의 배선 중 일부의 배선만이 노출되도록 개구부를 형성하고,
    본딩 패드를 형성하는 공정에서는, 적어도 일부가 상기 반도체 소자와 중첩되고, 또한 절연막으로 피복된 배선 중 적어도 1개와 중첩되도록 본딩 패드를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서,
    제1 배선층을 형성하는 공정 전에, 상기 반도체 기판 상에 절연막을 형성하는 공정과,
    상기 절연막에 컨택트홀을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제17항에 있어서,
    절연막을 형성하는 공정이 보호막으로서의 무기 절연막을 형성하는 공정이고,
    개구부를 형성하는 공정이 무기 절연막에 제1 개구부를 형성하는 공정이며,
    상기 개구부를 형성하는 공정 후에, 본딩 시에 본딩 패드측으로부터 제2 배선층에 가해지는 충격을 완화시키기 위한 유기 고분자막을 상기 무기 절연막 상에 형성하는 공정과,
    상기 유기 고분자막에 대하여, 상기 무기 절연막의 제1 개구부를 포함하고, 또한, 그 개구부보다 넓은 제2 개구부를 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    본딩 패드를 형성하는 공정은, 상기 유기 고분자막 상, 무기 절연막의 제1 개구부 내, 및 유기 고분자막의 제2 개구부 내에 고융점 금속을 포함하는 금속막을 형성하는 공정과,
    상기 무기 절연막의 제1 개구부를 피복하고, 또한 제2 개구부보다 넓은 면적에 도금에 의해 금 범프를 형성하는 공정과,
    상기 금 범프를 마스크로 하여 불필요한 부분의 금속막을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100825153B1 (ko) * 2005-07-06 2008-04-24 세이코 엡슨 가부시키가이샤 반도체 장치
US7598569B2 (en) 2005-06-23 2009-10-06 Seiko Epson Corporation Semiconductor device
US7777334B2 (en) 2005-07-06 2010-08-17 Seiko Epson Corporation Semiconductor device having active element formation region provided under a bump pad
US7936064B2 (en) 2005-07-19 2011-05-03 Seiko Epson Corporation Semiconductor device
US8878365B2 (en) 2005-07-13 2014-11-04 Seiko Epson Corporation Semiconductor device having a conductive layer reliably formed under an electrode pad

Families Citing this family (92)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6642136B1 (en) * 2001-09-17 2003-11-04 Megic Corporation Method of making a low fabrication cost, high performance, high reliability chip scale package
US7405149B1 (en) * 1998-12-21 2008-07-29 Megica Corporation Post passivation method for semiconductor chip or wafer
US7381642B2 (en) * 2004-09-23 2008-06-03 Megica Corporation Top layers of metal for integrated circuits
US8021976B2 (en) 2002-10-15 2011-09-20 Megica Corporation Method of wire bonding over active area of a semiconductor circuit
US6936531B2 (en) * 1998-12-21 2005-08-30 Megic Corporation Process of fabricating a chip structure
US6495442B1 (en) 2000-10-18 2002-12-17 Magic Corporation Post passivation interconnection schemes on top of the IC chips
US6965165B2 (en) * 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
US6815324B2 (en) * 2001-02-15 2004-11-09 Megic Corporation Reliable metal bumps on top of I/O pads after removal of test probe marks
TWI313507B (en) * 2002-10-25 2009-08-11 Megica Corporatio Method for assembling chips
US6818545B2 (en) * 2001-03-05 2004-11-16 Megic Corporation Low fabrication cost, fine pitch and high reliability solder bump
JP2003017520A (ja) * 2001-06-28 2003-01-17 Sanyo Electric Co Ltd 半導体装置とその製造方法
US7099293B2 (en) * 2002-05-01 2006-08-29 Stmicroelectronics, Inc. Buffer-less de-skewing for symbol combination in a CDMA demodulator
JP2003203940A (ja) * 2001-10-25 2003-07-18 Seiko Epson Corp 半導体チップ及び配線基板並びにこれらの製造方法、半導体ウエハ、半導体装置、回路基板並びに電子機器
US7932603B2 (en) * 2001-12-13 2011-04-26 Megica Corporation Chip structure and process for forming the same
TWI245402B (en) * 2002-01-07 2005-12-11 Megic Corp Rod soldering structure and manufacturing process thereof
JP2004214594A (ja) * 2002-11-15 2004-07-29 Sharp Corp 半導体装置およびその製造方法
US7128843B2 (en) * 2003-04-04 2006-10-31 Hrl Laboratories, Llc Process for fabricating monolithic membrane substrate structures with well-controlled air gaps
JP4357862B2 (ja) * 2003-04-09 2009-11-04 シャープ株式会社 半導体装置
JP3880539B2 (ja) * 2003-05-15 2007-02-14 エルピーダメモリ株式会社 クロック発生回路およびそれを用いた半導体記憶装置
TWI317548B (en) * 2003-05-27 2009-11-21 Megica Corp Chip structure and method for fabricating the same
KR100546346B1 (ko) * 2003-07-23 2006-01-26 삼성전자주식회사 재배선 범프 형성방법 및 이를 이용한 반도체 칩과 실장구조
US7495343B1 (en) 2003-07-31 2009-02-24 Nvidia Corporation Pad over active circuit system and method with frame support structure
US7453158B2 (en) * 2003-07-31 2008-11-18 Nvidia Corporation Pad over active circuit system and method with meshed support structure
US8274160B2 (en) 2003-08-21 2012-09-25 Intersil Americas Inc. Active area bonding compatible high current structures
US7005369B2 (en) * 2003-08-21 2006-02-28 Intersil American Inc. Active area bonding compatible high current structures
US7005752B2 (en) * 2003-10-20 2006-02-28 Texas Instruments Incorporated Direct bumping on integrated circuit contacts enabled by metal-to-insulator adhesion
US7115997B2 (en) * 2003-11-19 2006-10-03 International Business Machines Corporation Seedless wirebond pad plating
US7394161B2 (en) * 2003-12-08 2008-07-01 Megica Corporation Chip structure with pads having bumps or wirebonded wires formed thereover or used to be tested thereto
JP3880600B2 (ja) * 2004-02-10 2007-02-14 松下電器産業株式会社 半導体装置およびその製造方法
JP4179186B2 (ja) * 2004-02-25 2008-11-12 ソニー株式会社 配線基板およびその製造方法および半導体装置
US7259468B2 (en) * 2004-04-30 2007-08-21 Advanced Chip Engineering Technology Inc. Structure of package
TWI230989B (en) * 2004-05-05 2005-04-11 Megic Corp Chip bonding method
JP4257526B2 (ja) 2004-06-01 2009-04-22 セイコーエプソン株式会社 半導体装置
KR100683676B1 (ko) * 2004-06-30 2007-02-20 삼성에스디아이 주식회사 개선된 비어홀구조를 갖는 유기전계 발광표시장치
US7465654B2 (en) * 2004-07-09 2008-12-16 Megica Corporation Structure of gold bumps and gold conductors on one IC die and methods of manufacturing the structures
US8022544B2 (en) 2004-07-09 2011-09-20 Megica Corporation Chip structure
TWI283443B (en) 2004-07-16 2007-07-01 Megica Corp Post-passivation process and process of forming a polymer layer on the chip
US8067837B2 (en) 2004-09-20 2011-11-29 Megica Corporation Metallization structure over passivation layer for IC chip
US7452803B2 (en) * 2004-08-12 2008-11-18 Megica Corporation Method for fabricating chip structure
US7547969B2 (en) 2004-10-29 2009-06-16 Megica Corporation Semiconductor chip with passivation layer comprising metal interconnect and contact pads
US7868468B2 (en) * 2004-11-12 2011-01-11 Stats Chippac Ltd. Wire bonding structure and method that eliminates special wire bondable finish and reduces bonding pitch on substrates
JP4606145B2 (ja) * 2004-12-09 2011-01-05 セイコーエプソン株式会社 半導体装置及びその製造方法
JP2006179663A (ja) * 2004-12-22 2006-07-06 Seiko Epson Corp 半導体装置、半導体装置の製造方法、及び半導体パッケージ
US8294279B2 (en) * 2005-01-25 2012-10-23 Megica Corporation Chip package with dam bar restricting flow of underfill
TWI269420B (en) 2005-05-03 2006-12-21 Megica Corp Stacked chip package and process thereof
US7468545B2 (en) * 2005-05-06 2008-12-23 Megica Corporation Post passivation structure for a semiconductor device and packaging process for same
TWI330863B (en) * 2005-05-18 2010-09-21 Megica Corp Semiconductor chip with coil element over passivation layer
US7615476B2 (en) 2005-06-30 2009-11-10 Intel Corporation Electromigration-resistant and compliant wire interconnects, nano-sized solder compositions, systems made thereof, and methods of assembling soldered packages
CN102157494B (zh) 2005-07-22 2013-05-01 米辑电子股份有限公司 线路组件
JP2007036021A (ja) * 2005-07-28 2007-02-08 Seiko Epson Corp 半導体装置
US8399989B2 (en) * 2005-07-29 2013-03-19 Megica Corporation Metal pad or metal bump over pad exposed by passivation layer
JP2007042817A (ja) * 2005-08-02 2007-02-15 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置およびその製造方法
JP4708148B2 (ja) 2005-10-07 2011-06-22 ルネサスエレクトロニクス株式会社 半導体装置
JP2007123509A (ja) * 2005-10-27 2007-05-17 Seiko Epson Corp 半導体装置およびその製造方法
US7397121B2 (en) * 2005-10-28 2008-07-08 Megica Corporation Semiconductor chip with post-passivation scheme formed over passivation layer
US7947978B2 (en) * 2005-12-05 2011-05-24 Megica Corporation Semiconductor chip with bond area
US7449785B2 (en) * 2006-02-06 2008-11-11 Taiwan Semiconductor Manufacturing Co., Ltd. Solder bump on a semiconductor substrate
US8344524B2 (en) * 2006-03-07 2013-01-01 Megica Corporation Wire bonding method for preventing polymer cracking
US8420520B2 (en) * 2006-05-18 2013-04-16 Megica Corporation Non-cyanide gold electroplating for fine-line gold traces and gold pads
JP4811581B2 (ja) * 2006-06-14 2011-11-09 セイコーエプソン株式会社 半導体装置、半導体装置の製造方法及び電子モジュールの製造方法
US8421227B2 (en) * 2006-06-28 2013-04-16 Megica Corporation Semiconductor chip structure
US7960825B2 (en) * 2006-09-06 2011-06-14 Megica Corporation Chip package and method for fabricating the same
JP4293563B2 (ja) 2006-11-28 2009-07-08 Ｏｋｉセミコンダクタ株式会社 半導体装置及び半導体パッケージ
US8193636B2 (en) * 2007-03-13 2012-06-05 Megica Corporation Chip assembly with interconnection by metal bump
US7964961B2 (en) * 2007-04-12 2011-06-21 Megica Corporation Chip package
JP2007281521A (ja) * 2007-07-13 2007-10-25 Seiko Epson Corp 半導体装置の製造方法
US8030775B2 (en) 2007-08-27 2011-10-04 Megica Corporation Wirebond over post passivation thick metal
JP5291917B2 (ja) 2007-11-09 2013-09-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US20100072615A1 (en) * 2008-09-24 2010-03-25 Maxim Integrated Products, Inc. High-Electrical-Current Wafer Level Packaging, High-Electrical-Current WLP Electronic Devices, and Methods of Manufacture Thereof
KR101015535B1 (ko) * 2008-10-30 2011-02-16 주식회사 동부하이텍 반도체 소자
JP5544872B2 (ja) 2009-12-25 2014-07-09 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2012054359A (ja) * 2010-08-31 2012-03-15 Toshiba Corp 半導体装置および半導体装置の製造方法
KR101194469B1 (ko) * 2010-12-24 2012-10-24 삼성전기주식회사 패키지용 기판 및 그 제조방법
JP5272052B2 (ja) * 2011-07-25 2013-08-28 ルネサスエレクトロニクス株式会社 半導体装置
US20130026641A1 (en) * 2011-07-25 2013-01-31 United Microelectronics Corp. Conductor contact structure and forming method, and photomask pattern generating method for defining such conductor contact structure
US8785248B2 (en) 2011-10-10 2014-07-22 Maxim Integrated Products, Inc. Wafer level packaging using a lead-frame
US8785244B2 (en) 2011-10-10 2014-07-22 Maxim Integrated Products, Inc. Wafer level packaging using a lead-frame
JP6074984B2 (ja) * 2012-09-28 2017-02-08 ローム株式会社 半導体装置
JP5466280B2 (ja) * 2012-10-29 2014-04-09 ルネサスエレクトロニクス株式会社 半導体装置
WO2014084529A1 (ko) * 2012-11-30 2014-06-05 주식회사 엘지화학 플렉서블 기판을 포함하는 유기 발광 소자 및 이의 제조방법
US9224688B2 (en) * 2013-01-04 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Metal routing architecture for integrated circuits
GB2525774A (en) * 2013-02-28 2015-11-04 Murata Manufacturing Co Semiconductor device
US10163828B2 (en) * 2013-11-18 2018-12-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and fabricating method thereof
JP5918421B2 (ja) * 2015-06-04 2016-05-18 ルネサスエレクトロニクス株式会社 半導体装置
JP5918422B2 (ja) * 2015-06-04 2016-05-18 ルネサスエレクトロニクス株式会社 半導体装置
EP3447566B1 (en) * 2016-04-21 2020-05-27 Dai Nippon Printing Co., Ltd. Light control film, laminated glass and method for producing light control film
KR102627991B1 (ko) * 2016-09-02 2024-01-24 삼성디스플레이 주식회사 반도체 칩, 이를 구비한 전자장치 및 반도체 칩의 연결방법
JP6663400B2 (ja) 2017-09-11 2020-03-11 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム
JP7319808B2 (ja) 2019-03-29 2023-08-02 ローム株式会社 半導体装置および半導体パッケージ
KR20210017663A (ko) 2019-08-09 2021-02-17 삼성전자주식회사 두꺼운 금속층 및 범프를 갖는 반도체 소자들
US20210111110A1 (en) * 2019-10-09 2021-04-15 Advanced Semiconductor Engineering, Inc. Semiconductor device package
US11355460B1 (en) 2020-12-07 2022-06-07 Infineon Technologies Ag Molded semiconductor package with high voltage isolation

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58197735A (ja) * 1982-05-14 1983-11-17 Hitachi Ltd 半導体装置
KR970077390A (ko) * 1996-05-15 1997-12-12 김광호 패드를 이용한 반도체 장치
KR100200700B1 (ko) * 1996-02-29 1999-06-15 윤종용 다층 패드를 구비하는 반도체장치 및 그 제조방법
JP2000049190A (ja) * 1998-07-14 2000-02-18 Texas Instr Inc <Ti> 能動集積回路上のボンディングのためのシステム及び方法
KR20000015326A (ko) * 1998-08-28 2000-03-15 윤종용 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0462855A (ja) 1990-06-25 1992-02-27 Matsushita Electron Corp 半導体装置およびその製造方法
JPH05251573A (ja) 1992-03-04 1993-09-28 Nec Yamagata Ltd 半導体装置
US5723822A (en) * 1995-03-24 1998-03-03 Integrated Device Technology, Inc. Structure for fabricating a bonding pad having improved adhesion to an underlying structure
JP3561084B2 (ja) * 1995-07-24 2004-09-02 シャープ株式会社 回路内蔵受光素子、電子部品、光ピックアップ装置および回路内蔵受光素子の製造方法
US5597737A (en) * 1995-11-03 1997-01-28 Motorola Inc. Method for testing and burning-in a semiconductor wafer
TW445616B (en) * 1998-12-04 2001-07-11 Koninkl Philips Electronics Nv An integrated circuit device
US6306749B1 (en) * 1999-06-08 2001-10-23 Winbond Electronics Corp Bond pad with pad edge strengthening structure

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58197735A (ja) * 1982-05-14 1983-11-17 Hitachi Ltd 半導体装置
KR100200700B1 (ko) * 1996-02-29 1999-06-15 윤종용 다층 패드를 구비하는 반도체장치 및 그 제조방법
KR970077390A (ko) * 1996-05-15 1997-12-12 김광호 패드를 이용한 반도체 장치
JP2000049190A (ja) * 1998-07-14 2000-02-18 Texas Instr Inc <Ti> 能動集積回路上のボンディングのためのシステム及び方法
KR20000015326A (ko) * 1998-08-28 2000-03-15 윤종용 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7598569B2 (en) 2005-06-23 2009-10-06 Seiko Epson Corporation Semiconductor device
KR100825153B1 (ko) * 2005-07-06 2008-04-24 세이코 엡슨 가부시키가이샤 반도체 장치
US7649260B2 (en) 2005-07-06 2010-01-19 Seiko Epson Corporation Semiconductor device
US7777334B2 (en) 2005-07-06 2010-08-17 Seiko Epson Corporation Semiconductor device having active element formation region provided under a bump pad
US8878365B2 (en) 2005-07-13 2014-11-04 Seiko Epson Corporation Semiconductor device having a conductive layer reliably formed under an electrode pad
US7936064B2 (en) 2005-07-19 2011-05-03 Seiko Epson Corporation Semiconductor device
US8441125B2 (en) 2005-07-19 2013-05-14 Seiko Epson Corporation Semiconductor device

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