KR101194469B1 - 패키지용 기판 및 그 제조방법 - Google Patents

패키지용 기판 및 그 제조방법 Download PDF

Info

Publication number
KR101194469B1
KR101194469B1 KR1020100134736A KR20100134736A KR101194469B1 KR 101194469 B1 KR101194469 B1 KR 101194469B1 KR 1020100134736 A KR1020100134736 A KR 1020100134736A KR 20100134736 A KR20100134736 A KR 20100134736A KR 101194469 B1 KR101194469 B1 KR 101194469B1
Authority
KR
South Korea
Prior art keywords
seed layer
layer
forming
roughness
insulating layer
Prior art date
Application number
KR1020100134736A
Other languages
English (en)
Other versions
KR20120072830A (ko
Inventor
김윤수
문선희
신승완
권영도
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020100134736A priority Critical patent/KR101194469B1/ko
Priority to CN2011100429988A priority patent/CN102569236A/zh
Priority to US13/040,741 priority patent/US20120161323A1/en
Publication of KR20120072830A publication Critical patent/KR20120072830A/ko
Application granted granted Critical
Publication of KR101194469B1 publication Critical patent/KR101194469B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

본 발명에 따른 패키지용 기판은 베이스 기판과, 상기 베이스 기판의 일면에 형성되고, 표면에 조도가 형성된 감광성 절연층 및 상기 감광성 절연층의 일면에 형성되는 시드층을 포함한다.

Description

패키지용 기판 및 그 제조방법{Substrate for package and method for manufacturing the same}
본 발명은 패키지용 기판 및 그 제조방법에 관한 것이다.
최근 기판과 전자소자 간의 인터포져(Interposer) 역할을 하는 기판의 경박단소화가 빠른 속도로 진행됨에 따라 이에 발맞춰 고밀도화, 미세패턴(Fine Pattern)구현이 가능한 기판으로서 스퍼터링(sputtering) 방식을 이용하여 패턴형성을 위한 시드층(Seed Layer)을 형성하고 있다.
그러나, 이러한 스퍼터링 방식을 이용하여 형성된 시드층은 절연층과의 밀착력이 떨어지는 문제점이 발생하여 이러한 문제점 개선이 시급한 상황이다.
본 발명은 상술한 종래기술의 문제점을 해결하기 위한 것으로, 본 발명의 일 측면은 감광성 절연층 표면에 특정 패턴의 조도를 형성하여 시드층과의 밀착력을 향상시킨 패키지용 기판 및 그 제조방법을 제공하는 것이다.
또한, 본 발명의 다른 측면은 특정 패턴의 조도를 형성함과 동시에 비아홀을 형성할 수 있는 패키지용 기판의 제조방법을 제공하는 것이다.
본 발명에 따른 패키지용 기판은 베이스 기판과, 상기 베이스 기판의 일면에 형성되고, 표면에 조도가 형성된 감광성 절연층 및 상기 감광성 절연층의 일면에 형성되는 시드층을 포함한다.
상기 절연층은 상기 베이스 기판상의 접속패드를 노출시키기 위해 형성된 비아홀을 더 포함할 수 있다.
상기 조도는 일정한 패턴을 가지며, 노광 및 현상을 포함하는 포토리소그라피 공법에 의해 형성될 수 있다.
상기 시드층은 제1 시드층 및 상기 제1 시드층 상에 형성된 제2 시드층을 포함하며, 상기 제1 시드층은 티타늄(Ti), 티타늄-텅스텐(TiW), 티타늄 질화막(TiN), z크롬(Cr), 니켈(Ni), 알루미늄(Al) 또는 이들의 합금층이고, 상기 제2 시드층은 구리(Cu), 니켈(Ni), 니켈바나듐(NiV) 또는 이들의 합금층일 수 있다.
상기 패키지용 기판은 상기 시드층 상에 형성된 회로패턴층을 더 포함할 수 있다.
본 발명에 따른 패키지용 기판의 제조방법은 베이스 기판을 준비하는 단계와, 상기 베이스 기판상에 감광성 절연층을 형성하는 단계와, 상기 감광성 절연층의 표면에 조도를 형성하는 단계 및 상기 조도가 형성된 감광성 절연층의 표면에 시드층을 형성하는 단계를 포함한다.
상기 조도를 형성하는 단계는 상기 베이스 기판의 접속패드를 노출시키기 위한 비아홀을 형성하는 단계를 포함할 수 있다.
상기 형성된 조도는 일정한 패턴을 가질 수 있다.
상기 절연층의 표면에 조도를 형성하는 단계는, 패턴이 형성된 마스크를 상기 절연층 상에 배치하는 단계 및 노광 및 현상공정을 통하여 상기 절연층의 표면에 상기 패턴에 따른 조도를 형성하는 단계를 포함할 수 있다.
상기 패턴은 조도 형성용 패턴 및 비아홀 형성용 패턴을 포함하며, 상기 조도 형성용 패턴 및 비아홀 형성용 패턴은 서로 다른 광 투과율을 갖는 것이 바람직하다.
상기 시드층은 제1 시드층 및 상기 제1 시드층 상에 형성된 제2 시드층을 포함하며, 상기 제1 시드층은 티타늄(Ti), 티타늄-텅스텐(TiW), 티타늄 질화막(TiN), 크롬(Cr), 니켈(Ni), 알루미늄(Al) 또는 이들의 합금층이고, 상기 제2 시드층은 구리(Cu), 니켈(Ni), 니켈바나듐(NiV) 또는 이들의 합금층일 수 있다. 또한, 상기 시드층은 스퍼터링(sputtering) 공법에 의해 형성될 수 있다.
상기 시드층을 형성한 단계 이후에, 상기 시드층 상에 회로패턴층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명은 절연층 표면에 일정 패턴을 갖는 조도를 형성함으로써, 시드층과 절연층 사이의 밀착력을 향상시킬 수 있다.
또한, 본 발명은 감광성 절연층에 노광 마스크를 이용하여 조도를 형성함으로써, 원하는 부분에 원하는 패턴의 조도를 형성할 수 있는 효과가 있다.
또한, 본 발명은 노광 마스크에 광 투과율이 다른 패턴을 형성하여 감광성 절연층에 적용함으로써, 조도 및 비아홀용 패턴을 포함하여 깊이가 다른 패턴을 동시에 형성할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 패키지용 기판의 구조를 나타내는 단면도이다.
도 2 내지 도 8은 본 발명의 일 실시 예에 따른 패키지용 기판의 제조방법을 설명하기 위해 나타낸 공정 흐름도이다.
도 9는 본 발명의 일 실시 예에 따른 패키지용 기판의 제조방법에서 사용하는 마스크의 구조 및 마스크를 이용하여 절연층에 조도를 형성하는 것을 나타내는 단면도이다.
도 10은 종래 패키지용 기판의 구조를 나타내는 단면도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
패키지용 기판
도 1은 본 발명의 일 실시 예에 따른 패키지용 기판의 구조를 나타내는 단면도이다.
우선, 도 1을 참조하면, 본 발명에 따른 패키지용 기판(100)은 베이스 기판(110), 절연층(150), 시드층(160, 170) 및 회로패턴층(400)을 포함한다.
상기 베이스 기판(110)은 절연층에 접속 패드(115)를 포함하는 1층 이상의 회로가 형성된 회로기판일 수 있다. 본 도면에서는 설명의 편의를 위하여 구체적인 내층 회로 구성은 생략하여 도시하였으나, 당업자라면 상기 베이스 기판(110)으로서 절연층에 1층 이상의 회로가 형성된 통상의 회로기판이 적용될 수 있음을 충분히 인식할 수 있을 것이다.
베이스 기판(110)의 상부면에는 내층 회로와 전기적으로 연결되는 접속 패드(115)가 형성되고, 접속 패드(115)가 노출되도록 베이스 기판(110)의 상부면에 절연층(150)이 형성된 구조를 갖는다.
상기 절연층(150)은 베이스 기판(110)의 표면을 보호하기 위한 층으로서, 본 발명에서는 감광성 수지를 사용하였다. 감광성 수지로는 고무입자(rubber particle)가 섞인 에폭시 수지, 폴리이미드(polyimide:PI), 폴리벤조옥사졸(polybenzooxazole:PBO) 또는 벤조사이클로부텐(benzocyclobutene:BCB)일 수 있으나 특별히 이에 한정되는 것은 아니다.
본 발명에서는 절연층(150) 상에 조도(180)가 형성되어 있다. 이때, 상기 조도(180)는 일정 크기 및 일정 패턴으로 형성될 수 있으며, 바람직하게는 ㎛수준의 조도가 형성될 수 있으나, 특별히 이에 한정되는 것은 아니다.
이와 같이, 절연층(150) 상에 일정한 크기 및 패턴을 갖는 조도(180)를 형성함으로써, 이후 공정에서 절연층(150)의 표면과 진공증착될 제1 시드층(160)과의 접착력을 향상시킬 수 있다.
또한, 절연층(150) 에는 상기 조도(180) 뿐 아니라, 베이스 기판(110)의 접속패드(115)를 노출시키기 위한 비아홀(190)이 형성될 수 있다.
상기 조도(180) 및 비아(190)를 형성하는 방법은 이후 서술될 제조방법에서 설명할 것이다.
상기 시드층(160, 170)은 차례로 형성된 제1 시드층(160) 및 제2 시드층(170)을 구비할 수 있다. 상기 제1 시드층(160)은 상기 베이스 기판(110)의 접속 패드(115) 및 절연층(150)과 상기 제2 시드층(170) 사이의 접착성을 향상시키는 역할을 하는 층으로, 티타늄(Ti), 티타늄-텅스텐(TiW), 티타늄 질화막(TiN), 크롬(Cr), 니켈(Ni), 알루미늄(Al) 또는 이들의 합금층일 수 있다. 또한, 상기 제2 시드층(170)은 후속되는 반도체 공정에서 형성되는 회로패턴층(400)에 대한 시드 역할을 하는 층으로, 구리(Cu), 니켈(Ni), 니켈바나듐(NiV) 또는 이들의 합금층일 수 있다.
바람직하게는 본 발명에서 제1 시드층(160)은 티타늄(Ti)층이고, 제2 시드층(170)은 구리(Cu)층일 수 있으나 특별히 이에 한정되는 것은 아니다.
상기 회로패턴층(400)은 베이스 기판(110)의 접속 패드(115) 및 상기 접속 패드(115)를 노출하는 절연층(115) 상에 형성되는 회로층이다.
상기 회로패턴층(400)은 스퍼터링법, 전기도금법 또는 전해도금법에 의해 형성될 수 있으나 특별히 이에 한정되는 것은 아니다. 상기 회로패턴층(400)은 구리(Cu)층, 니켈(Ni)층, 팔라듐(Pd)층, 은(Ag)층 또는 이들의 합금층일 수 있으나 특별히 이에 한정되는 것은 아니다.
패키지용 기판의 제조방법
도 2 내지 도 8은 본 발명의 일 실시 예에 따른 패키지용 기판의 제조방법을 설명하기 위해 나타낸 공정 흐름도이다.
우선, 도 2를 참조하면, 접속패드(115)를 갖는 베이스 기판(110)을 준비한다. 여기에서, 상기 접속패드(115)는 알루미늄(Al) 또는 구리(Cu)로 이루어질 수 있으나 특별히 이에 한정되는 것은 아니다.
다음, 도 3을 참조하면, 상기 베이스 기판(110)상에 절연층(150)을 형성한다. 상기 절연층(150)은 베이스 기판(110)의 상부면을 보호하기 위한 절연층으로서, 본 발명에서 바람직하게는 감광성 수지를 사용할 수 있다.
다음, 도 4를 참조하면, 상기 절연층(150) 상에 마스크(200)를 배치하고, 노광 및 현상 공정을 포함하는 포토리소그라피 공법을 이용하여 조도를 형성한다.
여기에서, 상기 마스크(200)는 투명판(201)상에 차광막(203)을 이용하여 형성된 패턴으로 구성되는데, 이때 차광막(203)을 형성하는 재료로는 크롬(Cr), 산화 크롬(Cr2O3), 질화 크롬(CrN) 및 탄화 크롬(Cr3C2)을 포함하는 크롬계 재료일 수 있으나, 특별히 이에 한정되는 것은 아니다.
본 발명에서 마스크(200)는 차광막(203)이 빛을 반만 투과시킬 수 있을 만큼의 두께로 형성된 영역, 예로써 반투과 영역(h)과 차광막(203)이 형성되지 않은 영역, 예로써 투과영역(p)을 포함할 수 있다. 이외에 도 4에 도시되지는 않았으나, 빛을 완전히 차단할 수 있는 두께의 차광막(203)이 형성된 차단 영역 역시 포함할 수 있다.
이에 대하여, 도 9를 참조하여 설명하면, 마스크(200)의 투명판(201)상에 크롬계 재료의 차광막을 이용하여 빛을 완전히 차단하는 차단영역(a)과 빛을 반만 투과시키는 제1반투과영역(c) 및 빛을 제1반투과영역(c)보다 적게 투과시키는 제2반투과영역(d)을 형성한다.
이때, 차단영역(a)과 제1반투과영역(c) 및 제2반투과영역(d)는 상기 크롬계 재료가 형성되는 두께를 조절하여 형성할 수 있으나 특별히 이에 한정되는 것은 아니며 당업계에 공지된 어떠한 방법으로도 형성가능하다 할 것이다.
상기와 같이 제조된 마스크(200)를 감광성 수지(PR)상에 배치한 후, 노광 및 현상 공정을 수행하면 도 9와 같이, 차단영역(a), 투과영역(b), 제1반투과영역(c) 및 제2반투과영역(d)이 투과시키는 광 투과량이 다르므로 동시에 다양한 깊이의 패턴을 형성할 수 있다.
따라서, 도 4에 도시한 것처럼, 절연층(150) 표면에 조도를 형성하기 위한 조도 형성 영역(h)에는 크롬계 재료를 이용하여 투명판(201)에 특정 두께의 차광막(203)을 형성하고, 베이스 기판(110)상의 접속패드(115)를 노출시키기 위한 비아홀을 형성하기 위한 비아홀 형성 영역(p)에는 차광막(203)을 형성하지 않고 투명판(201) 그대로를 유지한 마스크(200)를 절연층(150) 상에 배치시킨 후, 포토리소그라피 공정을 수행하면 절연층(150)에 일정 패턴을 갖는 조도(180) 및 비아홀(190)을 동시에 형성할 수 있다.
다음, 도 5에 도시한 바와 같이, 조도(180) 및 비아홀(190)이 형성된 절연층(150)의 표면에 시드층(160, 170)을 형성한다. 상기 시드층(160, 170)은 제1시드층(160)과 제2시드층(170)을 포함한다.
상기 제1 시드층(160)은 상기 베이스 기판(110)의 접속 패드(115) 및 절연층(150)과 상기 제2 시드층(170) 사이의 접착성을 향상시키는 역할을 하는 층으로, 티타늄(Ti), 티타늄-텅스텐(TiW), 티타늄 질화막(TiN), 크롬(Cr), Ni(니켈), 알루미늄(Al) 또는 이들의 합금층일 수 있다. 또한, 상기 제2 시드층(170)은 후속 공정에서 형성되는 재배선층(400)에 대한 시드 역할을 하는 층으로, 구리(Cu), 니켈(Ni), 니켈바나듐(NiV) 또는 이들의 합금층일 수 있다.
바람직하게는 본 발명에서 제1 시드층(160)은 티타늄(Ti)층이고, 제2 시드층(170)은 구리(Cu)층일 수 있으나 특별히 이에 한정되는 것은 아니다. 상기 제1 시드층(160) 및 제2 시드층(170)은 스퍼터링(sputtering) 방식에 의해 연속적으로 형성할 수 있다.
다음, 도 6을 참조하면, 제2시드층(170)상에 회로패턴층(400) 형성을 위한 회로패턴층 형성용 패턴을 구비한 마스크(300)를 배치한다. 상기 마스크(300)는 감광막일 수 있다.
다음, 도 7을 참조하면, 상기 패턴에 의해 노출된 제2시드층(170) 상에 회로패턴층(400)을 형성한다. 상기 회로패턴층(400)은 스퍼터링법, 전기도금법 또는 전해도금법에 의해 형성될 수 있으나, 특별히 이에 한정되는 것은 아니다. 상기 전기도금법 또는 전해도금법 수행 시 상기 제2시드층(170)을 통해 전류가 공급될 수 있다. 또한, 상기 회로패턴층(400)은 구리(Cu)층, 니켈(Ni)층, 팔라듐(Pd)층, 은(Ag)층 또는 이들의 합금층일 수 있으나, 특별히 이에 한정되는 것은 아니다.
다음, 도 8을 참조하면, 상기 마스크(300)를 제거하여 시드층(160, 170)을 노출시킨 후, 상기 회로패턴층(400)을 마스크로 하여 노출된 시드층(160, 170)을 식각한다.
전술한 바와 같이, 본 발명의 바람직한 일 실시 형태에 따르면, 베이스 기판 상에 감광성 절연층을 형성한 후, 광 투과량이 다른 다양한 패턴이 형성된 마스크를 상기 감광성 절연층 상에 배치시킨 후, 노광 및 현상 공정을 수행하면 동시에 일정 패턴을 갖는 조도 및 비아홀 등을 형성할 수 있다. 또한, 상기 감광성 절연층 상에 일정 패턴의 조도를 형성함에 따라 시드층과 절연층과의 접착력을 향상시킬 수 있다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 패키지용 기판 및 그 제조방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100 : 패키지용 기판 110 : 베이스 기판
115 : 접속패드 150 : 절연층
160 : 제1 시드층 170 : 제2 시드층
180 : 조도 190 : 비아홀
200 : 마스크 201 : 투명판
203 : 차광막

Claims (19)

  1. 베이스 기판;
    상기 베이스 기판의 일면에 형성되고, 표면에 조도가 형성된 감광성 절연층; 및
    상기 감광성 절연층의 일면에 형성되는 시드층
    을 포함하며, 상기 조도는 노광 및 현상을 포함하는 포토리소그라피 공법에 의해 형성된 패키지용 기판.
  2. 청구항 1에 있어서,
    상기 절연층은 상기 베이스 기판상의 접속패드를 노출시키기 위해 형성된 비아홀을 더 포함하는 패키지용 기판.
  3. 청구항 1에 있어서,
    상기 조도는 일정한 패턴을 갖는 패키지용 기판.
  4. 삭제
  5. 청구항 1에 있어서,
    상기 시드층은 제1 시드층 및 상기 제1 시드층 상에 형성된 제2 시드층을 포함하는 패키지용 기판.
  6. 청구항 5에 있어서,
    상기 제1 시드층은 티타늄(Ti), 티타늄-텅스텐(TiW), 티타늄 질화막(TiN), z크롬(Cr), 니켈(Ni), 알루미늄(Al) 또는 이들의 합금층인 패키지용 기판.
  7. 청구항 5에 있어서,
    상기 제2 시드층은 구리(Cu), 니켈(Ni), 니켈바나듐(NiV) 또는 이들의 합금층인 패키지용 기판.
  8. 청구항 1에 있어서,
    상기 패키지용 기판은 상기 시드층 상에 형성된 회로패턴층을 더 포함하는 패키지용 기판.
  9. 베이스 기판을 준비하는 단계;
    상기 베이스 기판상에 감광성 절연층을 형성하는 단계;
    상기 감광성 절연층의 표면에 조도를 형성하는 단계; 및
    상기 조도가 형성된 감광성 절연층의 표면에 시드층을 형성하는 단계
    를 포함하며,
    상기 절연층의 표면에 조도를 형성하는 단계는,
    패턴이 형성된 마스크를 상기 절연층 상에 배치하는 단계; 및
    노광 및 현상공정을 통하여 상기 절연층의 표면에 상기 패턴에 따른 조도를 형성하는 단계
    를 포함하는 패키지용 기판의 제조방법.
  10. 청구항 9에 있어서,
    상기 조도를 형성하는 단계는 상기 베이스 기판의 접속패드를 노출시키기 위한 비아홀을 형성하는 단계를 포함하는 패키지용 기판의 제조방법.
  11. 청구항 9에 있어서,
    상기 형성된 조도는 일정한 패턴을 갖는 패키지용 기판의 제조방법.
  12. 삭제
  13. 청구항 9에 있어서,
    상기 패턴은 조도 형성용 패턴 및 비아홀 형성용 패턴을 포함하는 패키지용 기판의 제조방법.
  14. 청구항 13에 있어서,
    상기 조도 형성용 패턴 및 비아홀 형성용 패턴은 서로 다른 광 투과율을 갖는 패키지용 기판의 제조방법.
  15. 청구항 9에 있어서,
    상기 시드층은 제1 시드층 및 상기 제1 시드층 상에 형성된 제2 시드층을 포함하는 패키지용 기판의 제조방법.
  16. 청구항 15에 있어서,
    상기 제1 시드층은 티타늄(Ti), 티타늄-텅스텐(TiW), 티타늄 질화막(TiN), 크롬(Cr), 니켈(Ni), 알루미늄(Al) 또는 이들의 합금층인 패키지용 기판의 제조방법.
  17. 청구항 15에 있어서,
    상기 제2 시드층은 구리(Cu), 니켈(Ni), 니켈바나듐(NiV) 또는 이들의 합금층인 패키지용 기판의 제조방법.
  18. 청구항 9에 있어서,
    상기 시드층은 스퍼터링(sputtering) 공법에 의해 형성되는 패키지용 기판의 제조방법.
  19. 청구항 9에 있어서,
    상기 시드층을 형성한 단계 이후에,
    상기 시드층 상에 회로패턴층을 형성하는 단계를 더 포함하는 패키지용 기판의 제조방법.











KR1020100134736A 2010-12-24 2010-12-24 패키지용 기판 및 그 제조방법 KR101194469B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020100134736A KR101194469B1 (ko) 2010-12-24 2010-12-24 패키지용 기판 및 그 제조방법
CN2011100429988A CN102569236A (zh) 2010-12-24 2011-02-22 用于封装的基板及其制造方法
US13/040,741 US20120161323A1 (en) 2010-12-24 2011-03-04 Substrate for package and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100134736A KR101194469B1 (ko) 2010-12-24 2010-12-24 패키지용 기판 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20120072830A KR20120072830A (ko) 2012-07-04
KR101194469B1 true KR101194469B1 (ko) 2012-10-24

Family

ID=46315641

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100134736A KR101194469B1 (ko) 2010-12-24 2010-12-24 패키지용 기판 및 그 제조방법

Country Status (3)

Country Link
US (1) US20120161323A1 (ko)
KR (1) KR101194469B1 (ko)
CN (1) CN102569236A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170136881A (ko) * 2016-06-02 2017-12-12 주식회사 아모그린텍 연성인쇄회로기판 제조 방법 및 이에 의해 제조된 연성인쇄회로기판

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140151095A1 (en) * 2012-12-05 2014-06-05 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and method for manufacturing the same
CN103311223A (zh) * 2013-06-14 2013-09-18 深圳市创智成功科技有限公司 晶圆电镀镍金产品及其制备方法
US9613933B2 (en) 2014-03-05 2017-04-04 Intel Corporation Package structure to enhance yield of TMI interconnections
US10231338B2 (en) 2015-06-24 2019-03-12 Intel Corporation Methods of forming trenches in packages structures and structures formed thereby
DE102016109713A1 (de) * 2016-05-25 2017-11-30 Infineon Technologies Ag Verfahren zum Bilden eines Halbleiterbauelements und Halbleiterbauelement
KR102608521B1 (ko) * 2016-05-27 2023-12-04 엘지이노텍 주식회사 인쇄회로기판 및 이의 제조 방법
CN112261743B (zh) * 2020-10-21 2022-08-12 云南中烟工业有限责任公司 原位生成氧化铝绝缘层的Ni基厚膜发热元件及其制备方法
WO2023008966A1 (ko) * 2021-07-29 2023-02-02 엘지이노텍 주식회사 회로 기판 및 이를 포함하는 반도체 패키지

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10242649A (ja) * 1996-12-27 1998-09-11 Ibiden Co Ltd 多層プリント配線板

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3570034B2 (ja) * 1995-08-31 2004-09-29 ソニー株式会社 プリンタ装置
JP2002198374A (ja) * 2000-10-16 2002-07-12 Sharp Corp 半導体装置およびその製造方法
US6782897B2 (en) * 2002-05-23 2004-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Method of protecting a passivation layer during solder bump formation
WO2003104899A1 (ja) * 2002-06-06 2003-12-18 日立化成工業株式会社 表面凹凸形成方法およびその利用
JP3611561B2 (ja) * 2002-11-18 2005-01-19 沖電気工業株式会社 半導体装置
US7005752B2 (en) * 2003-10-20 2006-02-28 Texas Instruments Incorporated Direct bumping on integrated circuit contacts enabled by metal-to-insulator adhesion

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10242649A (ja) * 1996-12-27 1998-09-11 Ibiden Co Ltd 多層プリント配線板

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170136881A (ko) * 2016-06-02 2017-12-12 주식회사 아모그린텍 연성인쇄회로기판 제조 방법 및 이에 의해 제조된 연성인쇄회로기판
KR102564878B1 (ko) * 2016-06-02 2023-08-09 주식회사 아모그린텍 연성인쇄회로기판 제조 방법 및 이에 의해 제조된 연성인쇄회로기판

Also Published As

Publication number Publication date
KR20120072830A (ko) 2012-07-04
US20120161323A1 (en) 2012-06-28
CN102569236A (zh) 2012-07-11

Similar Documents

Publication Publication Date Title
KR101194469B1 (ko) 패키지용 기판 및 그 제조방법
US10262958B2 (en) Package with solder regions aligned to recesses
US8222532B2 (en) Method for manufacturing a wiring board
US9386695B2 (en) Wiring substrate having multiple core substrates
EP1542279A2 (en) Semiconductor device and the method of producing the same
JP3972246B2 (ja) ウエハーレベル・チップサイズ・パッケージおよびその製造方法
US7135354B2 (en) Semiconductor device and method of manufacturing the same, semiconductor wafer, circuit board and electronic instrument
JP4668938B2 (ja) 半導体装置及びその製造方法
JP5870626B2 (ja) 半導体装置及び半導体装置の製造方法
KR20070053452A (ko) 볼 그리드 어레이 및 웨이퍼레벨 반도체 패키지용 솔더볼범핑 툴 및 그 제조 방법
KR102624624B1 (ko) 집적 회로 및 그 제조 방법
CN101996971A (zh) 半导体器件及其制造方法
CN104103526B (zh) 一种改进的扇出型方片级三维半导体芯片封装工艺
JP3953342B2 (ja) 印刷版及びその製造方法
JP2000232092A (ja) 半導体装置の製造方法および半導体装置
KR101753217B1 (ko) 캐리어 디바이스, 그러한 캐리어 디바이스를 포함하는 장치, 및 적어도 하나의 세라믹 층을 포함하는 층 적층물을 패터닝하기 위한 방법
KR100907721B1 (ko) 회로 기판 및 이의 제조 방법
JP3566848B2 (ja) 半導体装置及びその製造方法
JPH11191598A (ja) 半導体装置及びその製造方法
KR20180116983A (ko) 인쇄회로기판 및 그 제조 방법
JPS58161346A (ja) 金属突起電極の形成方法
TW201123369A (en) Chip package and fabrication method thereof
JP2011249819A (ja) 配線基板及びその製造方法
JP2009177036A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20151005

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20161004

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20171011

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20181002

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20191001

Year of fee payment: 8