KR101015535B1 - 반도체 소자 - Google Patents

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Abstract

본 발명은 원치 않는 입력신호로 인한 오동작을 방지할 수 있는 반도체 소자에 관한 것이다.
본 발명에 따른 반도체 소자는 반도체 기판의 패드 영역 상에 형성된 필드 산화막과, 상기 필드 산화막 상에 형성된 다층 메탈층과, 상기 다층 메탈층 중 최상위 메탈층 상에 형성된 패키지 본드 볼을 포함하며, 상기 반도체 기판의 패드 영역에 제 1 도전형 웰 및 제 1 도전형 소스/드레인 영역으로 구성된 정션 다이오드가 형성되고, 상기 패키지 볼 본드 데미지에 의해 인가된 입력 신호는 상기 정션 다이오드로 인한 리버스 정션에 의해 상기 반도체 기판으로의 인가가 방지되는 것을 특징으로 한다.
본드 볼, 필드 산화막, 정션 다이오드

Description

반도체 소자{semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 특히 원치 않는 입력신호로 인한 오동작을 방지할 수 있는 반도체 소자에 관한 것이다.
일반적으로 반도체 소자의 패드 부분은 다층 구조의 메탈층을 사용하며, 기판 상태의 칩을 패키지 상태로 만들 때 패키지 핀(pin)에 연결할 수 있도록 패키지 볼 본딩(Package ball bonding)에 의해 접합선(Bonding wire)을 접합시키는 역할을 하게 된다. 이때, 반도체 소자는 반도체 기판의 데미지로 인한 입력신호 침투의 개선이 매우 중요하다. 이것은 일반적인 반도체 소자의 패드 부분에서 기판 상에 형성된 필드 산화막 위에 복수의 메탈층을 적층한 후, 후속 패키지 공정에서 패키지 볼 본딩(Package ball bonding)을 복수의 메탈층 상에 형성하는 경우 패키지 볼 본딩 데미지에 의해 하부의 필드 산화막에까지 데미지를 입을 수 있기 때문이다.
이와 같이, 필드 산화막이 데미지를 입을 경우 원하지 않는 입력 신호가 필드 산화막 아래의 기판에 침투될 수 있으며, 이러한 경우 불안정한 동작이 유발되어 제품의 오동작 등 치명적 불량을 유발하여 소자의 신뢰성에 치명적이 악영향이 미치기 때문이다.
따라서, 반도체 소자의 신뢰성을 향상시키기 위해 필드 산화막의 데미지를 방지하거나 입력 신호의 침투를 방지하기 위한 다양한 방법이 요구되고 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여, 본 발명은 원치 않는 입력신호로 인한 오동작을 방지할 수 있는 반도체 소자를 제공하는 데 그 목적이 있다.
본 발명에 따른 반도체 소자는 반도체 기판의 패드 영역 상에 형성된 필드 산화막과, 상기 필드 산화막 상에 형성된 다층 메탈층과, 상기 다층 메탈층 중 최상위 메탈층 상에 형성된 패키지 본드 볼을 포함하며, 상기 반도체 기판의 패드 영역에 제 1 도전형 웰 및 제 1 도전형 소스/드레인 영역으로 구성된 정션 다이오드가 형성되고, 상기 패키지 볼 본드 데미지에 의해 인가된 입력 신호는 상기 정션 다이오드로 인한 리버스 정션에 의해 상기 반도체 기판으로의 인가가 방지되는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자는 패키지 볼 본드 데미지에 의해 원하지 않는 입력 신호가 반도체 기판에 침투된다 하더라도 반도체 기판에 추가 적용된 정션에 의해 원하지 않는 입력 신호가 반도체 기판에 인가되는 것을 방지하는 효과를 가진다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 1에서는 전체 반도체 소자 중 본 발명과 관련된 패드 영역만을 도시하였다. 이외의 영역은 일반적인 반도체 소자와 동일한 구성을 가지므로 도시를 생략하 기로 한다.
도 1에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 반도체 소자는 입력신호가 저전압(Low Voltage)인 경우에 적용되는 실시예로써, 반도체 기판(10)의 패드 영역 상에 형성된 필드 산화막(20)과, 필드 산화막(20) 상에 형성된 다층 메탈층(40, 60, 80)과, 다층 메탈층 중 최상위 메탈층(80) 상에 형성된 패키지 본드 볼(110)을 포함하며, 반도체 기판(10)의 패드 영역에는 제 1 도전형 웰(130)과 제 1 도전형 소스/드레인 영역(140)이 형성되어 있다.
제 1 도전형 웰(130)은 반도체 기판(10)의 패드 영역에 에피택셜(epitaxial) 공정에 의해 N-형 웰 또는 P-형 웰로 형성된다.
제 1 도전형 소스/드레인 영역(140)은 제 1 도전형 웰(130)이 형성된 후에 제 1 도전형 웰(130)의 내부에 N-형 불순물 또는 P-형 불순물 이온 주입을 통해 반도체 기판(10)의 패드 영역 표면에 형성된다.
필드 산화막(20)은 제 1 도전형 웰(130) 및 제 1 도전형 소스/드레인 영역(140)이 형성된 후, 반도체 기판(10) 상에 oxide를 증착하여 형성된다.
다층 메탈층(40, 60, 80)은 제 1 메탈층(40), 제 2 메탈층(60) 및 제 3 메탈층(80)으로 이루어지며, 제 1 메탈층(40)은 필드 산화막(20) 상에 형성된 제 1 층간 절연막(30) 상부에 형성된다. 제 1 메탈층(40) 상에는 제 2 층간 절연막(50)이 형성되고, 제 2 층간 절연막(50)을 패터닝하여 제 1 메탈층(40)을 노출시키는 홀(Hole)을 형성하고, 홀을 금속으로 매립하여 제 1 비아(90)가 형성된다.
제 2 메탈층(60)은 제 2 층간 절연막(50) 상부에 형성된다. 여기서, 제 2 메 탈층(60)은 제 1 비아(90)를 통해 제 1 메탈층(40)과 전기적을 연결될 수 있다. 제 2 메탈층(60) 상에는 제 3 층간 절연막(70)이 형성되고, 제 3 층간 절연막(70)을 패터닝하여 제 2 메탈층(60)을 노출시키는 홀(Hole)을 형성하고, 홀을 금속으로 매립하여 제 2 비아(100)가 형성된다.
제 3 메탈층(80)은 제 3 층간 절연막(70) 상부에 형성된다. 여기서, 제 3 메탈층(80)은 제 2 비아(100)를 통해 제 2 메탈층(60)과 전기적으로 연결될 수 있으며, 패키지 본드 볼(130)과도 전기적으로 연결될 수 있다.
패키지 본드 볼(130)은 메탈금속으로 만들어지며, 기판 상태의 칩을 패키지 상태로 만들 때 패키지 핀(pin)(미도시)에 연결할 수 있도록 접합선(Bonding wire)(미도시)과 접합시키는 역할을 한다.
이와 같이, 본 발명의 제 1 실시예에 따른 반도체 소자는 반도체 기판(10)의 패드 영역에 미리 제 1 도전형 웰(130)과 제 1 도전형 소스/드레인 영역(140)으로 이루어진 저전압 정션 다이오드(Low Voltage Jnction Diode)를 추가삽입함으로써, 패키지 볼 본드 데미지에 의해 원하지 않는 저전압 입력 신호가 반도체 기판의 패드 영역에 침투하더라도 저전압 정션 다이오드로 인한 리버스 정션(Reverse Junction)에 의해 원하지 않는 저전압 입력 신호가 반도체 기판(10)에 인가되는 것을 방지할 수 있다.
도 2는 본 발명의 제 2 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 2에서도 전체 반도체 소자 중 본 발명과 관련된 패드 영역만을 도시하였다. 이외의 영역은 일반적인 반도체 소자와 동일한 구성을 가지므로 도시를 생략하 기로 한다. 또한, 제 1 실시예와 중복되는 구성은 동일한 부호를 사용하기로 한다.
도 2에 도시된 바와 같이, 본 발명의 제 2 실시예에 따른 반도체 소자는 입력신호가 고전압(High Voltage)인 경우에 적용되는 실시예로써, 반도체 기판(10)의 패드 영역 상에 형성된 필드 산화막(20)과, 필드 산화막(20) 상에 형성된 다층 메탈층(40, 60, 80)과, 다층 메탈층 중 최상위 메탈층(80) 상에 형성된 패키지 본드 볼(110)을 포함하며, 반도체 기판(10)의 패드 영역에는 제 1 도전형 딥(deep) 웰(120), 제 1 도전형 웰(130) 및 제 1 도전형 소스/드레인 영역(140)이 형성되어 있다.
제 1 도전형 딥 웰(120)은 반도체 기판(10)의 패드 영역에 고농도 에피택셜(epitaxial) 공정에 의해 N-형 딥 웰 또는 P-형 딥 웰로 형성된다.
제 1 도전형 웰(130)은 제 1 도전형 딥 웰(120)이 형성된 후에, 제 1 도전형 딥 웰(120)의 내부에 제 1 도전형 딥 웰(120)에 비하여 상대적으로 저농도인 에피택셜(epitaxial) 공정에 의해 N-형 웰 또는 P-형 웰로 형성된다.
제 1 도전형 소스/드레인 영역(140)은 제 1 도전형 웰(130)이 형성된 후에 제 1 도전형 웰(130)의 내부에 N-형 불순물 또는 P-형 불순물 이온 주입을 통해 반도체 기판(10)의 패드 영역 표면에 형성된다.
이외의 구성은 제 1 실시예와 동일한 구성을 가지므로 설명을 생략하기로 한다
이와 같이, 본 발명의 제 2 실시예에 따른 반도체 소자는 반도체 기판(10)의 패드 영역에 미리 제 1 도전형 웰(130) 및 제 1 도전형 소스/드레인 영역(140)에 제 1 도전형 딥 웰(120)까지 추가되어 이루어진 고전압 정션 다이오드(Low Voltage Jnction Diode)를 추가삽입함으로써, 패키지 볼 본드 데미지에 의해 원하지 않는 고전압 입력 신호가 반도체 기판의 패드 영역에 침투하더라도 고전압 정션 다이오드로 인한 리버스 정션(Reverse Junction)에 의해 원하지 않는 고전압 입력 신호가 반도체 기판(10)에 인가되는 것을 방지할 수 있다.
설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.
도 1은 본 발명의 제 1 실시 예에 따른 반도체 소자를 도시한 단면도.
도 2는 본 발명의 제 2 실시 예에 따른 반도체 소자를 도시한 단면도.
*도면의 주요 부분에 대한 부호의 설명
10: 반도체 기판 20: 필드 산화막
30: 제 1 층간 절연막 40: 제 1 메탈층
50: 제 2 층간 절연막 60: 제 2 메탈층
70: 제 3 층간 절연막 80: 제 3 메탈층
90: 제 1 비아 100: 제 2 비아
110: 패키지 본드 볼 120: 제 1 도전형 딥 웰
130: 제 1 도전형 웰 140: 제 1 도전형 소스/드레인 영역

Claims (7)

  1. 반도체 기판의 패드 영역 상에 형성된 필드 산화막과,
    상기 필드 산화막 상에 형성된 다층 메탈층과,
    상기 다층 메탈층 중 최상위 메탈층 상에 형성된 패키지 본드 볼을 포함하며,
    상기 반도체 기판의 패드 영역에 제 1 도전형 웰 및 제 1 도전형 소스/드레인 영역으로 구성된 정션 다이오드가 형성되고,
    상기 패키지 볼 본드 데미지에 의해 인가된 입력 신호는 상기 정션 다이오드로 인한 리버스 정션에 의해 상기 반도체 기판으로의 인가가 방지되는 것을 특징으로 하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 제 1 도전형 웰 하부에 제 1 도전형 딥(Deep) 웰을 더 구비하는 것을 특징으로 하는 반도체 소자.
  3. 제 2항에 있어서,
    상기 제 1 도전형 딥 웰은 고농도 에피택셜 공정을 통해 형성된 N-형 딥 웰 또는 P-형 딥 웰인 것을 특징으로 하는 반도체 소자.
  4. 제 1항에 있어서,
    제 1 도전형 웰은 저농도 에피택셜 공정을 통해 형성된 N-형 웰 또는 P-형 웰인 것을 특징으로 하는 반도체 소자.
  5. 제 1항에 있어서,
    상기 다층 메탈층은 각각의 메탈층 사이에 층간 절연막이 형성되고, 서로 다수의 비아를 통해 전기적으로 연결되는 것을 특징으로 반도체 소자.
  6. 제 1항에 있어서,
    상기 반도체 소자는
    상기 반도체 소자의 입력신호가 저전압(Low Voltage)인 경우인 것을 특징으로 하는 반도체 소자.
  7. 제 2항에 있어서,
    상기 반도체 소자는
    상기 반도체 소자의 입력신호가 고전압(High Voltage)인 경우인 것을 특징으로 하는 반도체 소자.
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