TW511200B - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof Download PDF

Info

Publication number
TW511200B
TW511200B TW90125382A TW90125382A TW511200B TW 511200 B TW511200 B TW 511200B TW 90125382 A TW90125382 A TW 90125382A TW 90125382 A TW90125382 A TW 90125382A TW 511200 B TW511200 B TW 511200B
Authority
TW
Taiwan
Prior art keywords
wiring
film
wiring layer
bonding pad
insulating film
Prior art date
Application number
TW90125382A
Other languages
English (en)
Inventor
Hironobu Shimizu
Koji Fujimoto
Masahiro Horio
Original Assignee
Sharp Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Kk filed Critical Sharp Kk
Application granted granted Critical
Publication of TW511200B publication Critical patent/TW511200B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4845—Details of ball bonds
    • H01L2224/48451—Shape
    • H01L2224/48453—Shape of the interface with the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01025—Manganese [Mn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

511200 A7 B7 五、發明説明（1 發明範圍 本發明與如下之半導體裝置及其製造方法有關：使用於 半導體積體電路之半導體裝置及其製造方法，尤其是，包 含接合墊之半導體裝置及其製造方法；而該接合墊係在半 導體基板表面之活性區域上部形成者。 發明背景 由於裝設半導體積體電路的電子機器的高功能化及高性 能化進展，因此半導體積體電路的集積度（一個晶片上所集 積的半導體元件數量）曰益增多，晶片尺寸也有變大的傾向 。另一方面，對用來裝入半導體積體電路的封裝 (PACKAGE)的小型化需求也日益殷切，因此利用加工尺寸 的細微化（設計規格的小型化）、搭載晶片之封裝的小型化 來達成晶片尺寸的小型化。 半導體積體電路晶片大致上可分成：晶片内部的動作區 域（又稱活性區域）；以及接合墊（Bonding Pad)區域，其係 在晶片表面形成。動作區域包括：活性區域，其包含晶體 等半導體元件；以及配線區域，其包含用來連接半導體元 件之間的金屬配線。接合墊區域，其係由接合墊所形成之 區域。接合墊係用來供半導體積體電路信號輸出入的連接 用電極；而其與外部電性連接之方式有採用金屬細線的金 屬線接合（Wire Bonding)方式。通常，接合墊會特別避免 與半導體基板的活性區域重疊，而安裝於晶片之周緣部。 其目的在於，在以金屬線接合等方式實施接合時，避免把 應力施加於構成半導體元件的活性區域上；而上述應力係 t紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） :v 裝 玎 線 511200 A7
由加在接合墊上的機械性壓力於接合墊上產生。又接人墊 係一邊爲50 μιη〜100μιη的矩形，以ι〇 μηι〜2〇㈣的間p 設置於晶片周緣部。 网
從前在半導體積體電路晶片上，用來連接半導體元件之 間的金屬配線只要-層即可。但隨同功能、性能的提昇與 集積度的增大，使配線更長更且加複雜，並產生了信號無 法正確傳送的缺點。因此有人提出了？層配線結構作爲解 決的方法，其係夾著層間絕緣膜實施複數個配線層的積疊 。此一万法，可提高配線之自由度，容易提昇半導體積體 電路的功能、性能，以及增加集積度。 另一方面，隨著半導體積體電路的高功能化、高性能化 ，供信號出入的端子數量增多，其數量可達數百乃一千個 之多。由於每個端子都需要接合墊，因此接合塾也需要多 達數百乃一千個。隨著接合墊數量的增多，晶片表面所占 的接合墊面積也跟著增大。如此一來，使半導體積體電路 晶片無法縮小體積（半導體積體電路的小型化），進而無法 合乎電子機器（使用半導體積體電路者）小型化的市場需求。 在晶片縮小的方法方面，有人提出的如下的方法··把向 來爲了避免與半導體基板之活性區域重疊而設置於晶片周 緣邵之接合塾’改設置在與半導體基板之活性區域重疊之 區域内（活性區域制之上部）。（以下把設置在與半導體基板 之活性區域重疊之區域内的接合墊稱爲「區域墊」，AreaPad) 〇 首先，根據圖8來解說，2層配線結構之半導體裝置上之 -6 - (紙張尺銳财目目家鮮(CNS) A4祕(21GX 297公釐)
裝 η
線 511200
、發明説明（3 A7 B7 區域墊的形成例。其係揭示於特開平1·91439公報（公佈曰 :1989年4月11日）（日本國特許第2694252號）。 如圖8所示，在Si基板（半導體基板）101上形成第一層A1 配線層102。而在第一層A1配線層1〇2上在積疊了層間絕緣 膜103〜105(電漿氮化膜1〇3、NSG104、PSG105)後，利用圖 樣化與蝕刻法在層間絕緣膜1 〇 3〜1 〇 5形成貫穿孔（Through hole)。在層間絕緣膜1〇3〜1〇5之上層形成第二層Ai配線層 106。 最後在第二層A1配線層106上部形成PASSIVATION膜 107。 - 在上述惰性（PASSIVATION)膜107方面，有開孔部（塾開 孔部）110在主動區域（未圖示）上形成，如此即使電極用整 在主動區域上形成。 因此在上述半導體裝置方面，第二層A1配線層106中之露 出部份106a(開孔部11〇的部份）被當成在主動區域上形成之 電極用墊，亦即，它具有區域墊的功能。 接著，根據圖9來解説，3層配線結構之半導體裝置上之 接合墊的形成例。其係揭示於特開平4 - 62855公報（公佈曰 :1992年 2 月 27 日）。 第一配線層203係隔著絕緣膜202在矽基板201上形成，而 該矽基板上有未圖示之元件形成。第二配線層209係隔著層 間絕緣膜205〜207(絕緣膜205、玻璃塗佈膜206及絕緣膜 207)在第一配線層203上形成。第三配線層215係隔著層間 絕緣膜212〜214在第二配線層209上形成。而第三配線層215 係通過貫穿孔，其係於層間絕緣膜212〜214之所定位置上形 張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
裝 訂
線 511200 A7 ______ B7 五、發明説明（4 ) 成，且與第二配線層2〇9連接。又，在第三配線層215上有 保護膜210形成。 再者’爲了舒缓金屬線接合時之譽力，在第一配線層203 上且與接合塾部份215a重疊的203a(位於接合蟄部份215a下 方）’係採用與接合塾部份215a約略同形狀的加工。 在上述半導體裝置方面，因在保護膜21〇上形成接合用孔 211，故完成了接合墊部份215a的形成工序。因此，第三配 線層215上之露出部份（接合用孔211的部份）即相當於接合 墊部份21~5a，其係用來把半導體裝置和半導體裝置外部進 行電性連接。 此外，在第二配線層209上且與接合墊部份215a重疊的 209a(位於接合墊部份215a下方），係被層間絕緣膜212〜214 分割爲幾個部份。因此，就特開平4 - 62855公報上所揭示的 結構而言，在第二配線層209上之209a(其係與接合塾部份 215a重疊）的複數條配線，係存在於與接合墊部份2i5a重疊 的區域中。 接著，根據圖10來解説，2層配線結構之半導體裝置上 之區域墊的形成例。其係揭示於特開平5·251573公報（公佈 曰：1993年9月28曰）。 如圖10所示，聚合器（矽基板，c〇llector)3〇l上有基座 (base)302和發散器（emitor)303形成。而在基座302與發散 器303上，隔著矽氧化膜304及矽氮化膜305有第一鋁配線 306形成。 然後在第一鋁配線306上方，積疊層間絕緣膜307〜3〇9， -8 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 511200 A7 _____ B7 五、發明説明（5 ) 並形成第二鋁配線3 1〇。其一部份3 1〇a被作爲用來接合接合 線311的接合墊使用。該接合墊位於基座3〇2上方，即屬於 區域重* ° 此外’爲了防止因接合時之壓力導致層間絕緣膜龜裂， 層間絕緣膜307〜309具有如下結構：聚醯亞胺膜 (卩〇¥11^(16)308被包夾於電漿石夕膜3〇7和309之間。 然而，在特開平1 -91439公報中所揭示的傳統技術方面， 第二層A1配線層1〇6不僅是用來把第一層A1配線層ι〇2之配 線進行電子式相互連接而已，而且還被當成區域墊使用。 因此，如利用第二層八丨配線層1〇6來形成半導體元件間的配 線的話（但有必要和區域墊進行絕緣時），該配線就必須避 開區域塾區域，而呈曲折迁迴狀。 此外，在接近特開平1 - 91439公報中所揭示的傳統技術方 面，如圖11A、11B所示之半導體裝置也爲一般所熟知。圖 11A爲含金凸塊之區域墊和其附近配線之模式化概略平面圖 。圖11B爲圖11A之χ-χ’方向切面圖。爲了使配線的樣子更 容易瞭解，在圖11A中，省略了層間絕緣膜及表面保護膜， 僅顯示了 £域塾與配線以及表面保護膜的開口部。 如圖11A、11B所示，含金屬的第二配線層4〇3，隔著層間 絕緣膜402在含金屬的第一配線層4〇 1上形成。而在第二配 線層403上形成了含開口部4〇4a之表面保護膜404，並透過 開口部404a把金（Au)凸塊405接合於第二配線層403的一部 份。該情形下，第二配線層403的一部份，其係與金凸塊 405接合；以及金凸塊4〇5係被當成區域塾使用。此外，第 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公爱) 511200 A7 B7
一配線層4〇1在金凸塊405下方區域中包含複數條的配線 40la，该配線爲來自半導體元件之電極引出用配線。 此外，雖未在圖中顯示，但在第一配線層4〇1下方，即金 凸塊405的下方裝有含活性區域（半導體元件的形成區域）的 半導體基板。 在這一結構中，在第二配線層4〇3和金凸塊4〇5的連接方 面，把位於金凸塊405下方之第二配線層4〇3做成與金凸塊 405(區域墊）約略同尺寸（切面積）；此外，把表面保護膜 404，其係位於金凸塊4〇5與第二配線層403之間的開口部 404a也做成與金凸塊405約略同尺寸（切面積）。所以在第二 配線層叫3方面，在金凸塊4〇5的下方區域中僅存在一條與 金凸塊405接合的配線。因此，必須與金凸塊4〇5絕緣的半 導體元件間的配線（如圖11B下方的2條配線）4〇3a，其配置 位置受到限制，而需如同圖i 1A所示般，必須避開與金凸塊 405重疊的區域，而呈曲折迂迴狀。因此有必要在與金凸塊 405重疊以外的區域中，替迂迴的第二配線層4〇3之配線 403a保留配線區域’故也必須增加此部份的晶片尺寸。最 終的結果是，區域墊所帶來的晶片尺寸縮小效果減半。 金凸塊405的大小，通常在第二配線層4〇3邊的端面約爲 5 0 μπι〜100 μπι的矩形。而配線的寬度通常爲爲1 以下 。所以，如把金凸塊405設置於半導體元件的活性區域正上 方的話，則必須使10〜20條的配線迂迴。而如金凸塊4〇5數 量越多，則配線的受限越大、越複雜，而用來形成金凸塊 405的位置也受到限制。 -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公藿) 發明説明（7 上述諸問題，也會發生在特開平1-91439公報所揭示的向 來之技術上。因此，特開平1_91439公報揭示的結構，其區 域塾所帶來效果恐怕有無法完全發揮之虞。 再者，在特開平4-62855公報所揭示的半導體裝置方面， 其矽基板201上之活性區域的位置不明，但假如矽基板2 〇丄 上之活性區域位於與接合墊重疊之處，即其結構包含區域 墊，則仍會產生如下問題：
在特開平4-62855公報所揭示的結構上，在第二配線層 209上之邵·份209a(其係與接合墊部份215a重疊）的複數條配 線，全部與接合墊部份215a有電子式連接。 裝
因此，在第二配線層209上之部份209a(其係與接合墊部 份215a重疊）的複數條配線，僅能當成與接合墊部份215&進 行電子式連接的配線使用。上述與接合整部份2丨5a重疊的 部份209a之複數條配線，無法被當成半導體元件間的配線（ 其必須與接合墊部份215a絕緣）使用。 此外，在特開平5 -25 1573公報所揭示的半導體裝置，和 在特開平1 -91439公報所揭示的向來之技術一樣，都是把第 二铭配線310的一部份當成區域墊使用。因此要把半導體元 件間的配線（其必須與接合墊部份2i5a絕緣）配置於區域墊 正下方乃不可能之事。故有必要與接合墊部份進行絕緣， 且經由第二鋁配線3 10之半導體元件間的配線，就必須避開 與接合塾重登的區域’而呈曲折迁迴狀。 圖12A、12B顯示了用來解決上述問題之向來技術例。圖 12 A爲含金凸塊之區域墊和其附近配線之模式化概略平面圖 -11· 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 511200 A7 B7 五、發明説明（8 ) 。圖12B爲圖12A之Υ-Y’方向切面圖。爲了使配線的樣子更 容易瞭解，在圖12A中，省略了第一層間絕緣膜、第二層間 絕緣膜及表面保護膜，僅顯示了區域墊與配線以及表面保 護膜的開口部。 如圖12A、12B所示，含金屬的第二配線層503，隔著第一 層間絕緣膜502在含金屬的第一配線層501上形成。在第二 配線層503上方堆疊成第二層間絕緣膜504，而在第二層間 絕緣膜504上則有用於電子式連接的經由孔（Via hole) 504a 形成。在第二層間絕緣膜504上以金屬堆疊工方式形成第三 配線層505。此外，在第三配線層505上形成了含開口部 506a之表面保護膜506 ;而通過開口部506a，第三配線層 505的一部份和金凸塊507接合在一起。在該情況下，與金 凸塊507接合部份之第三配線層505及金凸塊507被當成區域 整使用。 此外，雖未在圖中顯示，但在金凸塊507下方，即第一配 線層5 01下方裝有含活性區域（半導體元件的形成區域）的半 導體基板。再者，第二配線層503和第三配線層505係通過 經由孔504a而接合在一起。而上述經由孔係設置於，第二 層間絕緣膜504上與金凸塊507重疊以外的區域。 又，在該結構中，把位於金凸塊507下方之第三配線層 505做成與金凸塊507約略同尺寸（切面積）；並把表面保護 膜506(其係位於金凸塊507與第三配線層505之間）的開口部 506a也做成與金凸塊507約略同尺寸（切面積）。 根據如圖12A、12B所示的結構，則可把第二配線層503之 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
裝 訂
511200 五、發明説明（9 A7 B7
複數條的配線配置於金凸塊5 〇 7的下方區域中 然而上述結構，除包含圖11A、11B之結構外，還需要第 二層間絕緣膜5〇4以及第三配線層5〇5。 12B的半導體裝置的製造工序方面，除了 guA、L之的 半導體裝置的製造工序外，還必須追加如下工序：把第二 層間絕緣膜5〇4進行堆叠與加工之工序，以及把第三配線層 505進行堆疊與加工之工序，尤其是還要追加照相蝕刻及蝕 刻工序，以防止作業效率的降低及晶片成本的上揚。 發明摘要
本發明的目的爲提供一種半導體裝置及其製造方法，該 半導體積體電路等之半導體裝置，包含：接合墊，其含金 凸塊，且係配置於與半導體元件之域重疊的位置（活性區的 上方）；以及多層配線，其製造方法可簡化製造工序，且縮 小裝置尺寸（晶片尺寸），並增加接合墊位置配置之自由度 ，以及半導體元件間結線的自由度。 爲了達成上述目，與本發明有關之半導體裝置包含：半 導體基板，其包含活性區域，而在該區域包含半導體元件 ;第一配線層’其係於上述半導體基板上形成，且與上述 活性區域有電子式連接；第二配線層，其係隔著層間絕緣 膜在上述第一配線層上形成；以及接合墊，其至少有一部 份與上述活性區域重疊，且係用來與外部進行電性連接。 而上述第二配線層具有如下特徵：在與上述接合塾重疊的 區域内有複數條配線，而上述配線的一部份與接合墊接合 的同時，在其他配線與接合墊之間有絕緣膜形成。
裝 線 -13- 本紙張尺祕準(CNS)鐵格(⑽項公董) 511200
五、發明説明（1Q 如依照上述結構，在如圖8、1G、UA及uB所示之2層配 線半導體裝置（其包含傳統型區域幻上，其僅能設置i條配 線之與接合整重叠的區域中，現在變成可以設置複數條之 配線。而在該複數條之配線中，肖接合塾接合之配線以外 的配線，係包覆著絕緣膜使之與接合墊絕緣。 裝 如此一來，在包含向來之區域墊之2層配線半導體裝置上 ’必須迂迴㈣接合塾下方區域來與接合㈣緣的配線， 現在可以被配設於與接合墊重疊之區域（下方區域）中。譬 如，以半導體積體電路晶片爲例，在其三個鄰接之半導^ 元件之各與活性區域重疊的區域（上方區域）設置接合塾的 情形，用來連接兩端半導體元件的第二配線，現在可以配 設於與中央接合塾的重疊區域中。此外’因不再需要使配 線過份迂迴，故可達成使配線區域縮小以及晶片尺寸縮小 的目的。 . 再者，因可先考慮接合墊的位置來設計半導體元件間等 的結線，或相反的，可先考慮半導體元件間等的結線來決 定接合墊的位置，因而提昇了半導體元件間等的結線自由 度以及接合墊配置位置的自由度。 線 在傳統的半導體裝置方面，需考慮半導體元件間等的配 線位置，避開活性區域而在無配線存在之晶片周緣部區域 中配置接合墊；相較之下，在本發明中並不需要在曰 一 緣部設置接合墊專用區域（無配線之區域）。因而與$统= 半導體裝置相較，可縮小配線區域的面積以及晶片尺寸 此外，與如圖12A、12B所示之3層配線半導體裝置（其勺 -14- 五、發明説明（11 ) α傳統型區域塾）相較，本發明之接合蟄並不需隔著第三層 配線，而直接與第二層配線接合，因此可省略第三層配線 以及用來包覆第三層配線之保護膜。因而可省略第三層配 線以及包覆第三層配線之保護膜的製造工序，亦即縮減了 整體I製造工序。其結果爲提昇了生產效率及降低了成本。 總之，採用上述結構，可提昇生產效率及降低了成本， 且可達成裝置的小型化；並增加半導體元件間結線的自由 度’以及接合塾位置配置上之自由度。 又，在本發明説明文件中，「重疊」係指投射於半導體 基板上之正投影爲相同之意。 爲達成上述目的，與本發明有關之半導體裝置製造方法 ，包含：半導體元件形成工序，其係在半導體基板上形成 半導體元件；第一配線層形成工序，其係把第一配線層的 一部份連接於半導體元件上；層間絕緣膜形成工序，其係 在上述第一配線層上形成含經由孔的層間絕緣膜；第二配 線層形成工序，其係在上述層間絕緣膜及上述經由孔内形 成第二配線層；絕緣膜形成工序，其係在上述第二配線層 上形成絕緣膜；開口部形成工序，其係在上述絕緣膜形成 開口部；接合墊形成工序，其係在上述絕緣膜及開口部内 形成金屬膜，使之與外部進行電子式連接。且其具有如下 特徵：在第二配線層形成工序上，形成複數條的配線；在 絕緣膜形成工序上，形成用來包覆複數條配線的絕緣膜； 在開口部形成工序上，讓被絕緣膜所包覆的複數條配線之 一部份露出而形成開口部；在接合墊形成工序上，其所形 •15- 本纸張尺度適用中國國家標準(CNS) Α4規格(2比χ 297公釐) 川200 A7 _______ B7 五、(12 ) - 成<接合墊至少有一部份與上述半導體元件重疊，且至少 與一條被絕緣膜所包覆的配線重疊。 如依照上述方法，在含傳統型區域墊之2層配線半導體裝 置上，其僅能設置1條配線之與接合墊重疊的區域中，現在 變成可以設置複數條之配線。而在此新方法的半導體裝置 上，在其上述複數條之配線中，與接合墊接合之配線以= 的配線，係包覆著絕緣膜與接合墊產生絕緣。 如此一來，有必要與接合墊絕緣的配線，現在可以被配 設於與接合墊重疊之區域（下方區域）中。此外，因不再需 要使配線過份迂迴，故可使配線區域面積縮小、晶片尺寸 縮小，以及提昇半導體元件間等的結線自由度、接合墊配 置位置的自由度。 在傳統的半導體裝置方面，需考慮半導體元件間等的配 線位置，避開活性區域而在無配線存在之晶片周緣部區域 中配置接合墊；相較之下，在本發·明可縮小配線區域的面 積以及晶片尺寸。 利用上述方法，其接合墊並不需隔著第三層配線，而直 接與第一層配線接合’因此可省略第三層配線以及用來包 覆第三層配線之保護膜。因而可省略第三層配線以及包覆 第三層配線之保護膜的製造工序，亦即縮減了整體之製造 工序。其結果爲提昇了生產效率及降低了成本。 總之，採用上述結構，可提昇生產效率及降低成本，且 可達成裝置的小型化；並增加半導體元件間結線的自由度 ，以及接合墊位置配置上之自由度。 16 - 用中國國家揉準(CNS) A4规格Ul〇 X 297公复ΐ~ 511200
圖式之簡要説明 圖1爲與本發明之一種實施型態有關之半導體積體電路的 概略切面圖。 圖2用來説明上述半導體積體電路之製造工序的概略切面 圖’其顯示了第一配線層之形成工序完畢後的狀態。 圖3爲用來說明上述製造工序的概略切面圖，其顯示了層 間絕緣膜之形成工序完畢後的狀態。 圖4爲用來説明上述製造工序的概略切面圖，其顯示了對 層間絕緣膜開口部之形成工序完畢後的狀態。 圖5爲用來説明上述製造工序的概略切面圖，其顯示了第 二配線層之形成工序完畢後的狀態。 圖6爲用來説明上述製造工序的概略切面圖，其顯示了保 護膜之形成工序完畢後的狀態。 圖7爲用來説明上述製造工序的概略切面圖，其顯示了半 導體完成之後的狀態。 圖8爲向來之半導體裝置的概略切面圖。 圖9爲向來之半導體裝置之一例的概略切面圖。 圖10爲向來之半導體裝置之另一例的概略切面圖。 圖11A爲向來之半導體裝置之另一例的概略切面圖，模式 性地顯示了該半導體裝置之配線狀態。 圖11B爲圖11A之半導體裝置之X-X’方向切面圖。 圖12A爲向來之半導體裝置之另一例的概略切面圖，模式 性地顯示了該半導體裝置之配線狀態。 . 圖12B爲圖12A之半導體裝置之Y-Y’方向切面圖。 -17- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 511200 A7 B7 五、發明説明（14 ) 圖13A爲（與本發明之其他實施型態有關之）半導體裝置之 半導體積體電路之概略平面圖，其模式性地顯示了該半導 體裝置之配線狀態。 圖13B爲圖13A之半導體裝置之A-A’方向切面圖。 圖14爲（圖13A之半導體積體電路之）保護膜外凸形狀之凸 部附近之擴大切面圖。 圖15爲（圖13A之半導體積體電路之）設計尺寸之一例的平 面圖。 圖16A爲（與本發明之另一其他實施型態有關之）半導體 裝置之半導體積體電路之概略平面圖，其模式性地顯示了 該半導體裝置之配線狀態。 圖16B爲上述半導體裝置之B-B’方向切面圖。 圖17爲（圖16A之半導體積體電路之）設計尺寸之一例的平 面圖。 圖18聚醯亞胺膜之威氏硬度隨硬化溫度而變之圖形。 發明之實施型態 [實施型態一] 以下依據圖1乃至圖7，針對本發明之一種實施型態進行 説明。 以下以含MOS(Metal Oxide Semiconductor，氧化金屬半導 體），其係在矽基板上形成)之半導體積體電路爲例，針對 本發明之一種實施型態進行説明。但本發明對如下項目並 無特殊限制：構成半導體基板之材料、在半導體基板上形 成之半導體元件的整類與組合。又，在本發明説明文件中 -18- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
裝
511200 A7 B7 五、發明説明（15 ，把形成+導體元件之半導體I板上的區$稱冑「活性區 域」；而文中之？r重疊」係指投射於半導體基板上之正投 影爲相同之意。 圖1爲與本發明之一種實施型態有關，且相當於半導體積 體電路之一個半導體元件部份的概略切面圖。以下針對相 當於一個半導體元件部份進行説明。 如圖1所示，本實施型態之半導體積體電路包含：矽基板 (半導體基板）1，其包含形成半導體元件20之活性區域； 第一配線層2，其係於矽基板i上形成，且與上述活性區域 有電性連接；第二配線層7，其係隔著層間絕緣膜6在第一 配線層2上形成；以及接合墊14，其至少有一部份在與上 述活性區域重疊的部份上（活性區域的上方）形成，且係用 來與外部進行電性連接。 本實施型態之半導體元件20爲MOS型晶體。半導體元件 20包含：不純物擴散層ia，其係於矽基板1表層形成且具 源極區域功说，不純物擴散層1 b，其係具没極區域功能； 氧化膜26 · 26 ’其係於不純物擴散層ia · lb上形成，其 功能爲當離子注入源極區域、汲極區域時可降低傷害程度 ;閘絕緣膜2 1，其係於矽基板1上形成；聚矽閘電極2 2 ; 以及側壁保護膜2 3，其係於聚矽閘電極2 2的側面形成。在 此半導體元件20上，位於矽基板1之不純物擴散層ia · ib 間的區域具有通路區域功能。因此，在本實施型態之梦基 板1上，不純物擴散層1 a · 1 b和其間的通路區域成爲活性 區域。在矽基板1上形成半導體元件2 〇之區域（活性區域） -19-
本紙張尺度適用中國國家標準(CNS) A4規格(21〇 X 297公D 511200 A7 B7
以外的區)或’則爲元件隔離區域；其上有元件隔離用絕緣 膜24 . 24形成，其係用來將半導體元件2〇和其他半導體元 件進行電子式隔離（isolation)。 在半導體元件20和隔離用絕緣膜24· 24(兩者係於矽基 板11活性區域上形成）上形成具有所定厚度的絕緣膜25。 此外，在絕緣膜25之所定位置（與不純物擴散層u · ^對 應之位置）上開没有接觸口，其係用來把第一配線層2和不 純物擴散層1 a · 1 b進行電性連接。 第一配線層2單層或多層導電膜，而上述導電膜包含鋁等 導電體。第一配線層2包含在絕緣膜25上形成之複數條配 線2 a · 2b。而配線2a係通過上述接觸口，和不純物擴散層 la進行電性連接。又，配線2b係通過上述接觸口，和不純 物擴散層1 b進行電性連接。 在第一配線層2上有層間絕緣膜6形成；其係由單層或多 層絕緣膜所構成，其作用爲把第一配線層2和第二配線層7 進行絕緣。而且，層間絕緣膜6上設有經由孔，其目的係把 第一配線層2和第二配線層7進行電性連接。 此一場合，層間絕緣膜6具有把第一配線層2形成之表面 平坦化的功能。層間絕緣膜6亦可以是單層的絕緣膜；但在 本實施型態中，基於可把第一配線層2(其係以第一導電膜 形成）的凹凸包覆且使上述表面平坦化的原因，而使用了積 疊複數之絕緣膜而成的層疊膜。 此外，在本實施型態上，層間絕緣膜6使用了含s〇G(玻 璃上矽）膜4的層疊膜。S0G膜4係以塗佈法s〇D( Slip On -20- 本紙張尺度適用中國國家標準(CNS) A4規格(210 χ 297公釐) 511200 A7 B7 五、發明説明（17 )
Deposition)所形成之矽氧化膜，又稱爲塗佈矽氧化膜。 S0G膜4可用旋轉塗佈等簡易的方法（塗佈法）來形成，且因 表面張力的作用可使其塗佈面的凹部比凸部形成得更厚。 因此SOG膜4係在上述表面平坦化方面相當有效的絕緣膜。 然而，如把SOG膜4單獨當成層間絕緣膜6使用的話，因 S0G膜4中所含之極微量之水份可能滲出，與構成第一配線 層2和第二配線層7之鋁等金屬配線材料發生反應，因而導 致金屬配線材料的斷線問題。結果會降低第一配線層2和第 二配線層7的可靠度。 爲了避免此一問題，在本實施型態上，就層間絕緣膜6而 言，在形成第一配線層2之全面上形成s〇G膜4之後，利用 蝕回（Etch back)技術對S0G膜4全面實施蝕刻，把S0G膜4 僅殘留在矽氧化膜3之凹部，來進行表面之平坦化。而且， 爲了避免此一問題，在本實施型態上，利用矽氧化膜3 5夾 住S0G膜4來阻止S0G膜4滲出水份等。而上述矽氧化膜3.5 係以化學氣相成長法（CVD : Chemical Vapor Deposition)所 形成。亦即，在本實施型態上採用三明治結構，其係在以 CVD法所形成之矽氧化膜（CVD氧化膜）3 5之間夾著被蝕回 之S0G膜4 〇 第二配線層7也包含單層或多層之導電膜，而該導電膜包 含鋁等導電體。第二配線層7在與接合墊14重疊的區域（接 合墊1 4之下方區域）内包含相互絕緣之複數條配線7 a · 7b 。又，經由層間絕緣膜6之經由孔，第二配線層7的一部份 和第一配線層2的一部份連接。此一情況，經由層間絕緣膜
裝 玎
線 -21 - 本紙張尺度適用中國國家標準(CNS) A4規格(21〇 X 297公釐） 511200 A7 B7 五、發明説明（18 6之經由孔，第二配線層7的一條配線7b和第一配線層2的 一條配線2 a進行電子式連接。 在第二配線層7和接合墊1 4之間，有保護膜8及聚醯亞胺 膜1 0形成；而在保護膜8及聚醯亞胺膜丨〇上，則有開口部 9(第一開口部）及開口部11(第二開口部）形成。而在第二配 線層7之複數條配線7 a · 7 b之中的一條配線7 a，通過保護 膜8及聚醯亞胺膜10之開口部9、11與接合塾14連接。另 一方面，其他兩條配線7 b與接合墊1 4之間，則隔著保護膜 8及聚醯亞胺膜1 0。亦即，開口部9與口部丨〖係於保護膜8 及聚醯亞胺膜10上與接合墊14重疊之區域（合整14之正下 方區域）之一邵份中形成。更清楚地説，就是只在上述區域 中與第二配線層7的一條配線7 a對應的區域形成。亦即， 在配設兩端之配線7 b的配設區域中並不形成。因此，開口 部9上之第二配線層7側端的切面積（沿著矽基板丨平行面之 切面積），亦即，第二配線層7與接合墊14之接合面之面積 ，係比接合墊14之上面（與矽基板向之面的背面）的面 積更小許多；而非如圖11A、11B及圖12A、12B所示般，採 用傳統技術者係與接合墊1 4之上面的面積約略相同。 保護膜8除了可保護半導體積體電路的表面外；其亦爲包 含單層或多層之無機絕緣膜之絕緣膜，用來使接合塾丨4和 第二配線層7之中央配線7 a以外的配線7 b絕緣。保護膜8在 保護第二配線層7不受水份滲入的同時，並提供了高強产的 絕緣功能。 ^ 設置開口部9的目的爲，確保第一配線層2和第二配線層 -22-
B7 五、發明説明（19 ) 7與外部^電性連接，以及把接合墊14之下面（,基板丨側 之面）和第一配線層7之中央配線7 a進行接合。在開口部9 、之第一配、臬層7側端的切面（沿著硬基板1平行面之切面） 万面，如在與接合墊14重疊的區域中，可保有第二配線層 7已被絕緣之配線71)的配設區域即可。此外，第二配線層7 與接合墊1 4之接合面之面積，亦即，開口部9上之第二配 線層7側端的切面積，如維持越小，則可用來配設第二配線 層7兩軛之配線7 b的配設區域越大，此點非常理想。然而 ，在開口部9上之第二配線層7側端的切面積方面，把接合 墊14和第二配線層7之中央配線7&進行電性連接時，其切 面積必須能保有容許程度的阻抗値才行。亦即，在連接接 合墊14和第二配線層7之中央配線7a之際，兩者間阻抗値 的差必須相當低才行。因此，開口部9上之第二配線層7側 端的切面，以具有合乎積體電路設計規則的配線寬度（第二 配線層7的配線寬度）爲佳。具體而言，開口部9上之第二配 線層7側端的切面積以具有如下範圍之値爲佳：把第二配線 層7的配線寬度成以2之値的6 0 %〜100%。 在本實施型態中，把接合墊14上之沿矽基板！平行面之 切面的大小設定爲3 5 μ m X 5 0 μ m。開口部9上之第二配 線層7側端的切面的大小，則依照〇 · 5 μιη設計規則，將之 設定爲 0.5μπιΧ〇.5μπι。 此外，在可維持接合墊1 4第二配線層7兩端之配線7 b絕 緣的情況下，開口部9亦可爲複數形成。又，開口部9的大 小亦可設定爲比0 · 5 μ m X 0.5 μ m大。開口部9的大小、數 -23- 本纸張尺度適用中國國家揉準(CNS) A4規格(210 X 297公釐) 511200 A7 B7
量，可考慮通過接合墊14的電流等來進行設定。 在聚醯亞胺膜10係一種衝擊緩衝膜，其作用爲，在把形 成接合墊14的半導體積體電路接合到外部基板上之際^對 該接合塾所生應力等進行緩衝，並防止第二配線層7的斷線。 聚醯亞胺膜10的厚度，只要維持在可降低對第二配 7所施加的應力的厚度即可，以2 μηι〜5 μπχ範圍爲佳/曰 在聚醯亞胺膜10的種類方面，並無特殊限定。但其中以 聚醯胺酸之脱水縮合（熱硬化或光硬化）所形成之縮合型聚 醯亞胺膜尤佳。 ^ 聚醯亞胺膜1 0之開口部i丨的位置，只要包含與保護膜8 之開口部9重疊的區域即可。保護膜8側端之開口部u的切 面積（沿著砍基板1平行面之切面積）設定成比保護膜8側端 之開口部9之在聚醯亞胺膜丨〇側端的切面積（沿著矽基板夏 平行面之切面積）爲小。但聚酿亞胺膜1 Q之開口部1 1的在 保護膜8側端之切面積則設定得比如下切面積更小許多：在 聚si亞胺膜1〇上形成之接合墊14之沿著矽基板1平行面之 切面積。在本實施型態中，爲了缓衝由接合墊14側對第二 配線層7之兩端配線7 b的衝擊，因此有必要把聚醯亞胺膜 1 0設置於與第二配線層7之兩端配線7 b重疊的區域内，所 以把開口邵1 1的保護膜8側之切面積設定爲1 〇 μ屯X 1 〇 III左右的大小。 接合墊1 4爲一種外部連接用電極，其係利用金屬線接合 方式，來把第二配線層7之配線7 a和外部之半導體裝置連 接。接合墊1 4至少應該在與保護膜8之開口部9重疊的位置.. -24- 本紙張尺度適用中國國家標準(CNS) A4规格(210 X 297公釐) 511200 A7 B7 五、發明説明f ) 上（保護膜8之開口部9的正上方）。接合墊丨4包含金凸塊（ 金層）13和障壁金屬（Barrier Metal，高溶點金屬層）丨2。役 置障壁金屬1 2的目的在於阻止構成配線7 a的材料和構成金 凸塊1 3的金產生反應；而上述配線7 a係在與第二配線声7 之中央配線7 a之接合部份形成。爲了使第二配線層7之配 線7 a和外部連接，金凸塊丨3露出於表面，且其係在與第二 配線層7之中央配線7 a之接合部份以外的主要部份形成。 亦即’金凸塊1 3係隔著障壁金屬1 2和上述配線7 a接合，但 並不和該配線7 a直接接合。 障壁金屬1 2係一種高熔點金屬膜，其功能爲阻止構成接 合墊14的主要金屬和構成配線7 &的導電體產生反應；上述 材料’在本實施型態中有，構成金凸塊1 3的金以及作爲導 電體的銘等。又，障壁金屬丨2對聚醯亞胺膜丨〇比對金的密 著性更佳。因此，有設置障壁金屬i 2的情形，與把金凸塊 1 3直接和第二配線層7之中央配線7 a直接接合的情形相較 ，接合墊1 4和聚醯亞胺膜1 〇間的密著性顯得更好。在障壁 金屬1 2方面，只要是高熔點金屬即可，如爲反應性低且阻 抗値低的高熔點金屬更佳，譬如，鈦（Ti)或鈦的化合物（如 氮化物）則更理想。此外，障壁金屬12也可採用2層結構。 凸塊1 3之形成方式，係使沿著矽基板1平行面之切面， 比聚醯亞胺膜1 0之開孔部1 i上之凸塊丨3侧端之切面（沿著 石夕基板1平行面之切面）更大許多。 接著，根據圖2乃至圖7來説明半導體積體電路的製造方 法。又，圖2乃至圖7係用來顯示半導體積體電路的製造工 -25- 本紙張尺度適用中s a家標準(CNS) A4規格(21G x 297公董) 511200 A7 B7
序的概略切面圖。 首先’在半導體基板（Λ夕基板1)表面的一部份上，依照一 般在半導體積體電路製造上的順序，先在矽基板1的元件隔 離區域中形成隔離用絕緣膜2 4 · 2 4，然後再形成半導體元 件20(MOS型晶體）。 接著，爲了包覆矽基板1之活性區域，故在包含硬基板i 之基板單面整體上，以CVD法積疊出所定厚度之絕緣膜2 5 。又，「包含矽基板1之基板單面整體」係指一個單面整體 ，其包含矽基板1及在矽基板1上形成之結構要素。 然後，在絕緣膜2 5之所定位置上把接觸口進行開口，而 獲得包含接觸口之絕緣膜2 5。在絕緣膜2 5之接觸口的開口 方面應實施照相蝕刻工序及絕緣膜蝕刻工序；而上述工序 亦依照一般在半導體積體電路製造工序上的條件來進行。 再者，上述工序係屬於一般工序之故，因此在本發明説明 文件中將其概略切面圖省略。 接著，包含矽基板1之基板單面整體上進行積疊導電膜（ 下稱第一導電膜），該導電膜係用來形成第一配線層2。亦 即’在絕緣膜2 5及絕緣膜2 5之接觸口内進行積疊導電膜。 第一導電膜可爲單層的金屬膜，也可以是層疊了多數金 屬膜而成的層疊膜。而且，第一導電膜也可以是降低阻抗 率之半導體膜和金屬膜之層疊膜。在本實施型態中，第一 導電膜爲層疊膜，其包含：厚度310 nm之TiW膜和厚度600 nm之AlSi膜之層疊膜，而TiW膜係層疊於矽基板1側。 接著’如圖2所示，把第一導電膜加工爲所定的形狀，形 -26- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇χ 297公釐)
裝 訂
A7 B7 五、發明説明（23 ) 成包含複數條之配線2a · 2b之第_配線層2。冑由第一配 線層2，從半導體元件2〇進行電極的抽出，亦即，在矽基 板1之源極區域（不純物擴散層^)、汲極區域（不純物擴散 層lb)，以及未圖示之其他半導體元件之間進行配線。 接著’在包含矽基板1之基板的單面全面上形成層間絕緣 膜6。在本實施型態之製造方法方面，在第一配線層2上， 如圖3所示，其層間絕緣膜6係以下列方法形成：首先，利 用電漿CVD法形成厚度500 nm的矽氧化膜（Si02膜）3，接著 形成SOG膜4以及進行蝕回，把s〇G膜4僅殘留於石夕氧化膜3 的凹部，並在其上利用CVD法堆積成厚度450 nm的矽氧化 膜5。此外，依照實際需要而定，有時需要執行如下兩項工 序··上述SOG膜4之形成與蝕回工序，以及後續之利用cvd 法之矽氧化膜5之堆疊工序。但在本文件中則省略其詳細説 明。 接著，如圖4所示，在層間絕緣膜6之所定位置實施經由 口 6 a的開口作業。經由口 6 a係用來連接第一配線層2配線 2 a與第二配線層7配線7 b的開口部。 經由口 6 a的形成工序稱爲開口工序（或經由口形成工序） 。在此開口工序中經常使用到照相蚀刻工序及一般之絕緣 膜蝕刻工序。但當開口後之層間絕緣膜6之段差部（經由口 6 a所形成部份之内壁）相對於層間絕緣膜6之上面呈非傾斜 狀態時，在以絕緣膜於層間絕緣膜6上形成之第二配線層7 配線7a · 7b之段差部’則有斷線之虞。因此’在本實施型 態中，爲了避免上述第二配線層7配線7 a · 7 b之斷線，組 -27- 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 511200 A7 B7 五、發明説明（24 合了多數個蝕刻條件，使段差部產生傾斜。具體的作法是 ，首先，就第一階段而言，以層間絕緣膜6之等方性蚀刻， 在產生段差的位置（形成經由口 6 a的位置）上形成已產生傾 斜之凹邵’接著，利用層間絕緣膜6之異方性餘刻，在上述 凹部的位置上把經由口 6 a進行開口。 然後，在層間絕緣膜6上及經由口 6 a内進行堆疊用來形成 第二配線層7的導電膜（下稱第二導電膜）。接著，把第二導 電膜進行圖案化使之形成所定之配線圖案，而形成如圖5所 示之第二配線層7。在本實施型態中，第二導電膜爲位於層間 絕緣膜6上之層疊膜，其包含··厚度150 nm之TiW膜和厚度 1100 nm之AlSi膜之層疊膜，而TiW膜係層疊於矽基板1側。 接著，如圖6所示，形成包覆第二配線層7的保護膜8。 在本實施型態中，保護膜8爲層疊膜，其包含：厚度400 nm 之矽氧化膜（Si〇2膜），其係以電漿CVD法形成；以及厚度 720 nm之矽氮化膜（SiN膜），其係以電漿CVD法形成；而上 述矽氧化膜係層疊於矽基板1側。然後，在保護膜8的所定 位置上形成開口部9。在開口部9的形成方面，在保護膜8 所包覆之第二配線層7之複數配線7a · 7b中，僅讓一條配 線7 a露出。 接著。形成聚醯亞胺膜1 〇。在本實施型態中，係採用塗 佈厚度4 μιη的聚醯亞胺膜1〇來形成。然後，在聚醯亞胺膜 1 0的所定位置上形成開口部i i。在此開口部1 1的形成方面 ，也是在保護膜8所包覆之第二配線層7之複數配線7 a · 7b 中，僅讓一條配線7 a露出。又，此一情況，也加入等方性 -28- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
裝 訂
線 511200 A7 B7 五、發明説明（25 ) 蚀刻條件，在聚醯亞胺膜i 〇的段差部（開口部i i所形成部 份之内壁）加上傾斜。而且如圖7所示，使聚醯亞胺膜丨〇的 開口部11之切面形狀變爲「鳥嘴狀」（Bird，s Beak)。 接著’形成接合墊14，其包含障壁金屬12和金凸塊13， 且形成時應合乎如下條件：包覆著保護膜8之開口部9，並 至少有一邵份和碎基板1的活性區域重疊，而且與保護膜8 所包護之第二配線層7之複數配線7 a · 7 b重疊。 在詳細作法方面，首先，堆疊障壁金屬12和金薄膜。在 本實施型:態中，障壁金屬12係把厚度250 nm的TiW薄膜堆 疊而成。接著，把厚度170 nm的金薄膜進行堆疊。在本實 施型態之半導體積體電路之製造方法上，以電鍍法來形成 接合墊14時，障壁金屬12亦扮演了電極的角色。 接著，在當成電極之障壁金屬12之所定位置上，形成所 足厚度之金凸塊13。在本實施型態中，把構成障壁金屬12 之Tiw薄膜和金薄膜當成電極，在金薄膜上電鍍厚度約1〇 μπι的金，來形成面積（沿著矽基板1平行面之切面面積）約 35 μπι X 50 μιη的的金凸塊13。然後，把金凸塊13當成遮 罩來除去障壁金屬12之不要的邵份’則形成如圖7所示之 本實施型態之半導體積體電路。 如上所示，在本實施型態之半導體積體電路中，讓第二 配線層7之複數配線7 a · 7 b也延伸到與接合塾1 4重疊的區 域；把一部份配線7 a與接合墊1 4接合的同時，以保護膜8 和聚醯亞胺膜10使其他配線7b與接合墊14絕緣。如此一來 ，因其他配線7b與接合墊14絕緣之故，因此不必爲了避開 -29-
511200 A7 B7 五、發明説明（26 ) ~ 與接合墊14重疊的區域，而讓鄰接之半導體元件間的配線 (配線7 b)進行迂迴。亦即，可把配線7 b配置於與接合塾j 4 重疊的區域，且因而可減少配線所需面積。雖然實際上要 依半導體積體電路之集積度和功能而定，但在本實施例 中’其結果是約可縮減1 0 %的晶片體積（半導體裝置的尺寸 )。 再者，如圖1 1所示，在利用配線層的一部份爲接合塾之 向來的半導體裝置方面，其第二配線層，在與接合塾14重 疊的區域牛無法配置複數條的配線。或如圖1 2所示，即使 在與接合墊1 4重疊的區域中可配置複數條的配線，也會產 生製造工序過份複雜的問題。 換言之，在特開平5 -251573公報或如圖11所示之半導體 裝置（把配線層的一部份作爲接合墊使用之傳統型半導體裝 置）方面，第二配線層之複數條的配線是無法配置於與接合 墊重疊的區域的。 又，把配線層的一邵份作爲接合塾使用之傳統型半導體 裝置’如採用如圖1 2所示之3層配線結構的話，則第二配 線層之複數條的配線就可以配置於與接合墊丨4重疊的區域 中。但在此情況下，在如圖1 1所示之2層配線結構半導體 裝置中，必須追加設置第二層間絕緣膜，來對第三配線層 與第二配線層及第三配線層進行絕緣。因此，把第二配線 層之複數條的配線配置於與接合墊重疊的區域時，就必須 追加如下工序於特開平5 - 25 1573公報或如圖1 1所示之製造 工序上：第二層間絕緣膜之堆疊及加工（照相蝕刻和蚀刻） -30 - 本紙張尺度適财ia家料(CNS) A4規格(21G χ 297公董)-—- 511200
工序；以及第三層金屬之堆疊及加工工序。 相對的，在本實施型態之半導體積體電路上，接合墊“ 並不隔著第三配線層，而直接與第二配線層7之中央配線 7 a接合，因此不需要設置第二層間絕緣膜，來對第二配線 層與第三配線層進行絕緣。所以不需要追加用來將之堆疊 和加工的工序。結果可縮減製造工序。 此外，在向來之技術項目中也已經提過，在特開平5· 251573號公報中也揭示了利用聚醯亞胺膜爲衝擊緩衝膜的 例子。但在該公银中把第二配線層的一部份作爲接合塾使 用。因此，聚醯亞胺膜雖可緩和對第一配線層的衝擊，但 卻無法緩和對第二配線層的衝擊。因而會產生因接合時衝 擊而導致斷線的現象。 相對的’在本實施型態中，在接合墊丨4和第二配線層7 之兩端配線7b之間配置了聚醯亞胺膜10，其可緩和對配線 7b(其係配置於第二配線層7上與接合墊14重疊的區域内） 的衝擊。最後的結果是，防止了因接合時之衝擊而導致斷 線等問題的發生。 此外，在本實施型態中，屬於有機高分子的聚醯亞胺膜 1 〇上包含了開口部1 1，其作用爲讓第二配線層7之中央配 線7 a和上述接合墊1 4接合。對開口部1 1形成包圍狀的聚醯 亞胺膜1 0之切面係呈所謂「鳥嘴狀」（Bird，s Beak狀）。亦 即’對開口部1 1形成包圍狀的聚醯亞胺膜i 〇之内壁如越接 近接合墊14則越往外側較寬方向傾斜；且對基底（矽氧化膜 5)表面之内壁傾斜角如越接近接合墊14則越趨緩和。換言 -31 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公爱) 511200 A7 B7
之，聚醯亞胺膜1 〇之開口部1 1的直徑如離半導體基板越遠 則越大。此外，開口部n周圍的接合墊14和聚^亞胺膜= 的交界面係朝接合墊側凸出的呈圓弧狀。 對開口邵1 1形成包圍狀的聚醯亞胺膜1 〇，如不在其内壁 設置傾斜，其切面不呈「鳥嘴狀」的情況，亦即，聚醯亞 胺膜1 0的内壁與矽氧化膜5表面呈垂直狀而形成開口部i i 的情形，則可能產生如下問題： 裝 第一個問題是，障壁金屬i 2的斷線問題。障壁金屬i 2係 在聚醯亞胺膜10的開口部li的周圍形成。由於聚醯亞胺膜 10的開口部11與保護膜8的開口部9都是直徑相當細微的孔 ，故在障壁金屬12的形成工序中，可能發生該問題。而當 發生障壁金屬12的斷線問題後，接著在形成金凸塊13時， 構成金凸塊1 3的金、構第二配線層7之配線7 a的銘等導電 體會因相互接觸而產生反應，而造成第二配線層7之配線阻 抗不均勻等缺陷。 線 第二個問題是，進行安裝時的接觸不良問題。接合墊i 4 的形成係完全反映其基底（聚醯亞胺膜1 〇)的開口部1 1與保 護膜8的開口部9的形狀。因此對開口部1 1形成包圍狀的聚 酿亞胺膜10，如其内壁無傾斜，聚醯亞胺膜10的内壁與碎 氧化膜5表面呈垂直的情形，則接合墊丨4會呈現具有垂直 段差的形狀。 在本實施型態中，爲了解決上述問題，如圖7所示，在聚 睡亞胺膜1 〇的段差部（開口部1 1所形成部份的内壁），設置 與晶圓表面垂直的傾斜，使聚醯亞胺膜1 〇的開口部1 1之切 -32- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇 χ 297公釐） 511200 A7 B7 五、發明説明（29 ) 面呈現「鳥嘴狀」。 如此一來’在開口部1 1上障壁金屬1 2發生斷線的可能性 大爲降低’並防止金凸塊1 3和第二配線層7之配線7 a的接 觸。因而使第二配線層7之配線阻抗呈現均勻狀態。此外， 因接合墊1 4表面的段差變小（更爲平順），故可避免安裝時 的連接不良現象。 此外’相對於矽氧化膜5表面之聚醯亞胺膜1 〇的内壁傾 斜角’並不需要越接近接合塾1 4則角度越緩和，而是維持 一定的角度亦可。然而，如傾斜角越接近接合墊i 4則角度 越緩和的話，則可使接合墊1 4的表面之段差更平滑，因而 可確實避免安裝時連接不良的問題，如此則較爲理想。 爲了把使聚醯亞胺膜10的切面呈現「鳥嘴狀」，譬如可 採取如下方法：使用包含非感光性縮合型聚醯亞胺樹脂（非 感光性銳亞胺樹脂）之聚醯亞胺膜10，將之在晶圓全面形成 後，然後把預定形成開口部1 1之部份以等方性蝕刻方式除 去即可；如此可使聚醯亞胺膜1 〇的切面形成「鳥嘴狀」。 再者’在本實施型態中，不只在聚醯亞胺膜10的内壁， 如圖7所示’在包圍開口邵9之保護膜8的内壁亦以設置傾 斜爲佳。如此可防止在開口部9發生障壁金屬1 2的斷線問 題。進而可確實防止金凸塊1 3和第二配線層7之配線7 a的 接觸；其結果可使第二配線層7之配線阻抗變得更均勻。 [實施型態二] 以下依據圖13A、圖13B、圖14及圖15，針對本發明之其 他實施型態進行説明。又，爲了説明上的方便，對於和上 -33- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 511200 A7 B7
五、發明説明（3Q 述實施型態一所示各種零組件相同或屬同功能者，則加上 同一代號，但省略其説明。 在實施型態一方面，依狀況而定，可能有發生如下問題 之虞。 實施型態一之半導體積體電路，係對在絕緣薄膜上形成 之含配線圖案之TCP(Tape Carrier Package)實施安裝；而該 配線圖案包含銅等導電體，上述導電體包含内鉛（Ιηηα lead)和外鉛（Outer lead)。在安裝時，有必要實施内鉛與墊 14(金凸塊13)的連接處理（下稱内鉛接合），其係以某種程 度的壓力，把TCP的内鉛按壓在半導體積體電路的的接合 墊14(金凸塊13)上。 在實施内鉛接合處理時，因必須以某種程度的壓力，把 TCP的内鉛按壓在半導體積體電路的的接合墊丨4上，因此 TCP的内錯和絕緣薄膜產生彎曲。内鉛接合塾處理結束之 後，TCP的内鉛和絕緣薄膜應該恢復原狀，但此時内鉛和 接合墊1 4已經連接在一起。因此内鉛和絕緣薄膜的復原力 一變而爲用來剝離接合墊1 4的力量。此一力量亦對在.與接 合墊14重疊區域内之保護膜8及聚醯亞胺膜1〇的界面發生 作用，因此亦可能造成保護膜8及聚醯亞胺膜1〇產生剝離 現象。
在此，如内鉛和接合墊i 4的連接爲無偏差的情況，因保 護膜8及聚醯亞胺膜1 〇的密合力比用來剝離接合墊丨4的力 量更大之故，就不易產生剝離現象。而事實上，内鉛之位 置較準精度爲±12.5 μπι左右，而開口部9的大小爲5 μιη X -34- 本纸張尺度適用中國國家標準(CNS) Α4規格(210X 297公釐）
裝 訂
511200 A7 ____ B7 I、發明説明（31 ~~) ^ — 一 5 μιη，顯得較小。因此在進行内鉛接合時，在内鉛之位置 較準精度範圍内，内鉛和接合墊14的連接較容易產生偏差 的情況下，應力會集中於絕緣膜，使得用來剝離接合塾1 4 的力量比保護膜8及聚醯亞胺膜1〇的密合力更大。而上述 絕緣膜包含··聚醯亞胺膜1 0，其位於與内鉛連接之接合塾 14之正下方，以及保護膜8。此現象造成在保護膜8及聚醯 亞胺膜10之界面容易產生剝離現象。 在實施型態一的情形，保護膜8及聚醯亞胺膜丨〇係以略 平面的界面接觸，故保護膜8及聚醯亞胺膜1〇之接觸面積 相當窄，使保護膜8及聚醯亞胺膜1 〇之密合性不足，所以 以此原因而發生剝離現象的情形亦有。 本實施型態的目的爲，爲了避免上述剝離現象，而提昇 保護膜8及聚醯亞胺膜1〇(有機高分子膜）的密合性。 爲了達成上述目的，如圖13 B所示，本實施型態的半導體 積體電路（半導體裝置）係採取如下結構：在第二配線層7和 接合墊1 4之間的絕緣膜包含了保護膜8及聚醯亞胺膜丨〇。 在保護膜8上之聚醯亞胺膜1〇側的表面，形成了與配線7b ( 其他配線）對應之凸部8b。而上述配線7b係與第二配線層7 上之接合蟄1 4形成絕緣，且配線7 b在配線7 a的兩侧各配置 有複數條（在圖13A、圖13B中各爲2條）。上述配線讪係在 與第二配線層7上之接合墊14重疊的區域内與接合墊“接 合0 在本實施型態的結構方面，因保護膜8下的配線7 b在配 線7 a (其係與接合墊1 4接合在一起）的兩側各配置有複數條
-35-
511200 A7 B7 7、發明説明（32 ) ~ " ，使保護膜8及聚醯亞胺膜1 〇的接觸面積變得更大，結果 提昇了保護膜8及聚醯亞胺膜10的密合性，因此可避免保 護膜8及聚醯亞胺膜1 0的剝離現象。 此外，在保護膜8上之聚醯亞胺膜1 0側的面上所形成的 凸邵8b，應該如圖13A、圖13B、圖14所示，以具有外凸 (Over Bank，上部比底部更朝外侧）形狀爲佳。如圖1 4所示 ，在此「外凸形狀」係指，假設沿著與基板面平行的任意 方向（在圖14中，與配線7a · 7b垂直方向）之凸部8b的最大 外形大小爲X，而沿著該方向之凸部8 b的最下部大小爲Y ，則合乎X > Y的形狀。如此一來，呈外凸狀之凸部8 b之 凹入部份8 a(參考圖14)上亦堆疊聚醯亞胺膜1 〇，使得保護 膜8的凸部8b和凹入部份8a上形成的聚醯亞胺膜1〇相互咬 合，因而提昇了保護膜8和聚醯亞胺膜1〇的密合性。上述 之大小X、Y以符合下式爲佳·· 〇.〇5μιη^(Χ- Υ)/2^0.2 μιη 又’如後所述，上述呈外凸狀之凸部如使用段差包覆性 (Step Coverage)較差的電漿CVD裝置的話，則較容易形成。 以下根據圖13A、圖13B，針對本實施型態的半導體積體 電路進行詳細的説明。圖ΠΑ爲平面圖；而圖13B爲圖13A 之A-A’方向切面圖。又，在本實施型態的半導體積體電路 上’有關第二配線層7以下部份之結構和形成工序，因與圖 1所示之半導體積體電路相同，故省略其説明，僅對不同部 份提出說明。又，在圖13A、圖13B中，省略了 SOG膜4及 其以下的部份。
-36- 本紙張尺度適财Α4_(2ι^^— 511200 A7
本實施型態的半導體積體電路與實施型態一具有相同的 結構，第二配線層7在與接合墊丨4重疊的部份内有複數之 配線7a · 7b，而配線7a · 7b的一部份（配線7a)係與接合 墊14接合在一起。又，在其他配線讪和接合墊14之間則有 絕緣膜8 · 1 0形成。此外，位於絕緣膜（保護膜8及聚醯亞 胺膜：1 0)下方之第二配線層7之配線7 b，與實施型態一的|士 構一樣，係位於其與接合墊i 4重疊的部份中，且設置於第 二配線層7配線7 a的兩側；而上述配線7 a係與接合塾丨4接 合在一起·。在本實施型態中與實施型態一結構的相異之處 在於，位於與接合墊1 4接合之配線7 a的兩側，且與接合塾 1 4絕緣的配線7 b，現在位於第二配線層7之配線7 a之兩側 各爲複數條形成。 如圖13A、圖13B所示，第二配線層7之配線7b與接合墊 14之間，有保護膜8及聚醯亞胺膜1〇形成。而且在保護膜8 上有開口部9、聚醯亞胺膜1 〇上有開口部1 1各自形成。第 二配線層7之配線7 a通過開口部9 · 1 1與接合墊1 4接合。 第一配線層7之配線7 b係位於與接合螯1 4重疊的部份内， 且在包含保護膜8及聚醯亞胺膜1 〇的絕緣膜下形成。此外 ’弟一配線層7之配線7b和未圖示之接合塾，或其他未圖 示之半導體元件各自連接在一起。而且，在與接合塾14接 合的在第二配線層7之配線7 a之兩側，各有兩條第二配線. 層7之配線7 b以平行方式形成。 與接合墊1 4接合的第二配線層7之配線7 a係配置於與接 合墊1 4中央重疊的位置上。在第二配線層7之配線7 b的形 -37- 本纸張尺度適用中國國家搮準(CNS) A4規格(210X 297公釐） 511200 A7 ____B7 五、發明説明（34 ) 成方面’譬如’相對於上述第二配線層7之配線7 a，採取 平行、左右對稱’具同一間隔的形成方式爲佳。該第二配 線層7之配線7 b ’由於相對於接合墊1 4 (以第二配線層7之 配線7 a爲中心）以左右對稱方式形成，故在進行内鉛接合時 ，内鉛和接合墊1 4的連接產生偏差的情況下，無論偏差是 產生在接合塾1 4左右的任何一側，都可以同程度防止在保 護膜8及聚醯亞胺膜10之界面產生的剥離現象。 在此所示的例子係配線7 b在配線7 a之兩側各有兩條形成 ，且左右各爲同間隔。但配線7b的配置並不限於此方式， 譬如，與接合塾1 4絕緣之配線7 b，只要在與接合塾1 4接合 配線7 a兩側各至少形成兩條即可。因此，在接合墊i 4 (配 線7 a)左右的配線7 b並不一定要有相同的條數，且不一定 得具有同一間隔。 在此，如圖1 5所示，在接合墊丨4的大小方面，把寬度乂 與配線7a · 7b垂直交叉方向之大小）設定爲7〇 μιη χ深度（ 與配線7a · 7b平行方向的大小）100 μιη。又，第二配線層7 之配線7a . 7b的線寬設爲3 μιη。第二配線層7之配線7b間 的配線間隔爲1 〇 μ m，而第二配線層7之配線7 a和第二配 線層7之配線7 b間的配線間隔爲12.5 μιη。 如上所述，在本實施型態中，在接合墊14重疊的區域（接 合塾14的下方區域）内，在與接合墊14接合之配線&的兩 側各形成兩條的配線7 b。如此一來，在進行内鉛接合時， 在内錯之位置較準精度範圍内，内鉛和接合塾14的連接產 生偏差的情況下，在保護膜8及聚醯亞胺膜1〇之界面也不 -38-
511200 A7 B7 五、發明説明（35 易產生剝離現象。此外，在本實施型態中，因在與保護膜8 上冬配線7b對應之位置上形成外凸狀之凸部讣，因此使保 護膜8及聚醯亞胺膜〖〇之界面具有更佳密合性。 接著，針對;k第二配線層7之形成工序到接合墊丨4之形 成工序進行説明。 在層間絕緣膜6上以厚度125〇 nm把導電膜進行堆疊。該 導電膜包含用來形成第二配線層7用之鋁等。然後，把該導
私膜進行圖案化來使之具有所定之配線圖案，並同時形成 第一配線層7之配線7 a · 7 b。此時把導電膜實施圖案化， 使得與接合墊14接合之中央配線7a的兩侧各形成兩條的配 線7 b 0
接著形成用來保護第二配線層7之保護膜8，其應把第二 配線層7之配線7a · 7b包覆。在本實施型態中，保護膜8包 含厚度400 nm的矽氧化膜以及厚度72〇 nm的矽氮化膜，兩 者係以如上順序分別用CVD法形成。在形成矽氧化膜以及 矽氮化膜在形成時，如採用段差包覆性較低（較差）的電漿 CVD裝置的話，則容易使保護膜8的凸部8b形成外凸狀。 又，「段差包覆性」一般係指，在基板上的段差下部和上 部之堆疊膜厚的比，把段差下部的膜厚除以平坦部的膜厚 ，並以百分比％來表示。 然後，在保護膜8的所定位置上形成5 μιη χ 5 μπι大小的 開口部9。此時，開口部9僅在第二配線層7之配線、和接 合墊1 4接合的部份形成。接著，以塗佈方式形成厚度2〇〇〇 nm的聚醯亞胺膜i 〇。然後，以包圍開口部9的形式，在聚 -39- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 511200 A7
醯亞胺膜1 〇形成開口部i i。 接著，在障壁金屬12方面，把厚度25〇 nm的TiW膜進行 堆疊。接著，以電鍍法堆疊出厚度1000 nm的金。然後把堆 疊成的金加工來形成70 μιηχ 100 μιη大小的的金凸塊13。 然後，把金凸塊13當成遮罩來除去障壁金屬12之不要的部 份，則形成包含障壁金屬1 2和金凸塊丨3的接合墊丨4。如此 就完成了如圖13所示之半導體積體電路。 [實施型態三] 以下依據圖16A、圖16B及圖17，針對本發明之其他實施 型態進行説明。又，爲了説明上的方便，對於和上述實施 型態一或2所示各種零組件相同或屬同功能者，則加上同一 代號，但省略其説明。 在見％型悲二方面’依狀況而定，可能有發生如下問題 之虞。 如在實施型悲二中所述，第二配線層7之配線7 a係位於與 接合墊14重疊區域内，且位於絕緣膜（保護膜8及聚醯亞胺 膜1 0)下方，而該絕緣膜係位於與接合塾i 4接合之第二配 線層7配線7 a的兩側。爲了設計上的方便，即使把配線7 b 在配線7 a兩側各形成複數條，第二配線層7的配線間隔也 可能變得比較寬（譬如7 μιη以上）。上述第二配線層7的配 線間隔係指，配線7 a和配線7 b之間的間隔，或相互鄰接之 配線7b之間的間隔。尤其當爲了設計上的方便，而使第二 配線層7的配線間隔有長有短（長度不均）時，就容易產生第 二配線層7的配線間隔較寬的部份。 -40- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 511200 A7 ___ B7 i、發明説明（37 )~ 如上述，當形成第二配線層7配線7 a和配線7 b，在第二 配線層7中產生配線間隔較寬的部份時，就會在表面造成較 大的凹部。因此如把保護膜8、聚醯亞胺膜丨〇依序形成時 ’則會在聚醯亞胺膜10的表面上形成凹凸。而且，如在有 凹凸的聚醯亞胺膜1 0的表面形成接合塾1 4的話，則接合塾 1 4的表面也會形成凹凸。然後，在有凹凸的接合墊丨4的表 面上’當實施内錯與接合塾14的連接處理（内錯接合）時， 需以某種程度的壓力，把内鉛按壓在接合塾丨4上，會使内 鉛與接合塾1 4的接觸面積變小。如此造成内錯與接合塾j 4 的電流阻抗變大，進而可能使内鉛與接合墊i 4產生剝離現 象。 本發明的目的爲，透過減小聚醯亞胺膜1 〇表面的凹凸及 接合整1 4表面的凹凸，來降低内錯與接合勢1 4的電流阻抗 ，進而增加内鉛與接合墊i 4的密合性。 爲達成上述目的，在本實施型態的半導體積體電路（半導 體裝置）上，在第二配線層7方面，在與接合墊14重疊的區 域内’除了與元件動作有關之配線7a · 7b之外，另加入了 與元件動作無關之假配線7 c。上述元件動作係指，半導體 元件（半導體裝置本體）2〇的動作，或未圖示之其他半導體 元件等外部元件的動作。再者，本實施型態的半導體積體 電路（半導體裝置），在保護膜8上之聚醯亞胺膜丨〇侧的表 面上’除了有與配線7 b對應之凸部8 b之外，還形成了與假 配線7 c對應之凸部8 c。 在本實施型態的結構上，因設置了假配線7 c，在形成含 -41 - 本紙張尺度通財8 8家標i|^_) A视格_ χ撕公逢)~- 511200
你又配線7 c的第二配線層7後，依序形成保護膜8、聚醯亞胺 膜1 0的活，則可緩和聚酿亞胺膜丨〇表面的凹凸，使聚醯亞 胺膜10表面變得更平坦。因此，如在表面變平坦的聚醯亞 胺膜1 0上形成接合墊1 4的話，則亦可能使接合墊丨4的表面 變得平坦。其結果是，可降低内鉛與接合墊丨4的電流阻抗 ’進而增加内鉛與接合墊1 4的密合性。
裝 接下來，如讓配線7b上之保護膜8之凸部8b及假配線7(： 上之保?蔓膜8之凸部8 c形成外凸狀則更理想。將配線7 b上 之保護膜S之凸部8b及假配線7c上之保護膜8之凸部8c形 成外凸狀後，呈外凸狀之凸部8 b · 8 c之凹入部份會堆疊聚 醯亞胺膜（有機高分子膜）10，使得保護膜8的凸部8b · 8c 和在凹入部份上形成的聚醯亞胺膜1〇相互咬合，因而提昇 了保護膜8和有機高分子膜的密合性。又，此處所述之外凸 狀係與實施型態二中所述者相同。
以下依據圖16A、圖16B，針對本施型態之半導體積體電 路進行詳細説明。圖16A爲平面圖，而圖16B爲圖16A的B-B’方向切面圖。此外，本實施型態之半導體積體電路，在 第二配線層7以下的部份之結構及形成工序，係與圖1所示 之半導體積體電路相同，因此省略其説明。又，與實施型 態二（圖1 3 )共通的部份，亦省略其説明。在圖16A、圖16B 方面，SOG膜4及其以下的部份亦省略。 本施型態之半導體積體電路，其第二配線層7之結構係與 實施型態二相同，在與接合墊1 4重疊的區域中，包括：配 線7a，其係與接合墊14接合；配線7b ’其係與接合墊14 -42-
本紙張尺度適用中國國家標準(CNS) A4规格(21〇 x 297公爱) Μ1200 Α7 發明説明（39 絕緣。而且，上述配線7 b係在配線7 a的兩側各有複數條形 成。本實施型態與實施型態二的差異之處在於，第二配線 層7之配線7a · 7b之間，設有假配線7c。
如圖16A、圖16B所示，在第二配線層7之配線7b和接合 墊14之間有保護膜8、聚醯亞胺膜1〇形成。而在保護膜8上 有開口邵9、在聚醯亞胺膜1 〇上有開口部1 1形成。又，通 過開口部9 · 1 1，第二配線層7之配線7 a和接合墊丨4接合 在一起。第二配線層7之配線7 b係位於與接合墊1 4重疊之 區域内在包含保護膜8和聚醯亞胺膜1〇的絕緣膜下形成 裝
此外’弟一配線層7之配線7 b係與未圖示之其他各接合 墊或其他半導體元件各自連接。而且，第二配線層7之配線 7b係與未圖示之其他半導體元件的動作（元件動作）產生關 聯。此外，第二配線層7之配線7b在第二配線層7之配線7a 的兩側以平行狀各形成兩條，而第二配線層7之配線7 a係 與接合墊14接合在一起。與接合墊14接合之第二配線層7 之配線7 a，係配置於與接合塾1 4中央重疊的位置。而第二 配線層7之配線7 b係與該第二配線層7之配線7 a以平行狀態 形成。 如圖1 7所示，在接合塾1 4的大小方面，把寬度（與配線 7a · 7b垂直交叉方向之大小）設定爲7〇 μιη><深度（與配線 7a · 7b平行方向的大小）100 μιη。又，第二配線層7之配線 7 a · 7 b的線寬設爲3 μ m。而在第二配線層7之配線.7 a · 7 b 的間隔方面，配線7 a左側的配線7 b間的間隔爲3 μιη，配. 線7 a右側的配線7 b間的間隔爲11 μ ^，配線7 a和配線7 a左 -43- 本纸張尺度iS对Η 8家標準(CNS) A4規格(210 X 297公釐)~~ 511200 A7 B7
五、發明説明（4Q 側的配線7b的間隔爲10 μιη，配線7a和配線7a右側的配線 7b的間隔爲1 6 μπι。又，如圖1 7所示之大小均採μιη單位 。由上可知，第二配線層7之配線7 a和配線7 b的間隔，以 及相互鄰接之配線7b間的間隔，其數値並不相同；混合存 在著11 μιη以上之較大間隔和3 μιη的較小間隔。 因此，在本施型態中，爲了維持第二配線層7之配線間隔 與最短間隔（在配線7 a和配線7 b的間隔及相互鄰接之配線 7b間的間隔之中者）具有同程度的大小，因此，在具有比最 短間隔更長的配線7a和配線7b間及相互鄰接之配線7b間， 形成假配線7 c。 在圖16A及16B所示的例子中，在配線7 a和配線7b的間隔 及相互鄰接之配線7b間的間隔之中最短者爲3 μιη。因此， 在圖16Α及16Β所示的例子中，第二配線層7之配線間隔應 爲3 μιη，故改變寬度來形成假配線7 c，使得第二配線層7 之配線間隔變爲3 μπι。 如上所述，在第二配線層7之配線7 a和配線7 b的間隔及 相互鄰接之配線7 b間的間隔之中，在具有比最短間隔更長 的配線7 a和配線7 b間及相互鄰接之配線7 b間形成假配線 7 c，則可使第二配線層7之配線間隔變爲一致及非常小。 如此一來，當包含假配線7 c的第二配線層7形成後，依序 形成保護膜8、聚醯亞胺膜10時，則可緩和聚醯亞胺膜10 表面的凹凸，使聚醯亞胺膜1 0表面變得更平坦。因此，如 在表面變平坦的聚醯亞胺膜10上形成接合墊14的話，則亦 可能使接合墊1 4的表面（内鉛接合的表面）變得平坦。其結 -44- 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
裝
線 511200 A7 B7
五、發明説明（W 果是，可降低内鉛與接合墊1 4的電流阻抗，進而增加内鉛 與接合墊1 4的密合性。此外，在本實施型態中，因在與保 護膜8上之配線7b及假配線7c對應之位置上形成外凸狀之 凸邵8 b和凸部8 c，因此使保護膜8及聚醯亞胺膜1 〇之界面 具有更佳密合性。 第二配線層7之配線間隔（配線7 a、配線7 b及假配線7 c之 間隔）以較短爲佳’具體而言，應維持在未滿7 μ m爲佳。 於第二配線層7之配線7 a和配線7 b的間隔及相互鄰接之配 線7b間鈞間隔之中，如爲間隔較長（具體而言，在7 μιη# 上者）的情形，則在具有最短間隔的配線7 a和配線7 b間（配 線7 a和配線7 b之間或相互鄰接之配線7 b間），也應設置假 配線7 c爲佳。又，第二配線層7之配線間隔應維持在未滿3 μ m取爲理想。弟一配線層7之配線間隔雖越短越好，但如 過短，則會使保護膜8之凸部8 b和凸部8 c相互融合而消失 ，如此反而不好。因此，第二配線層7之配線間隔的下限値 應保持在可讓凸部8b和凸部8c存在的程度。再者，第二配 線層7之配線7 a · 7 b的間隔如已經滿足上述條件（未滿7 μιη，3 μπι以下尤佳）的話，則不用特別再設置假配線7c。 在此，把第二配線層7之配線7 a · 7 b及假配線7 c之間隔 設定爲未滿7 μιη，第二配線層7之配線7 a · 7 b及假配線7 c 之間隔（7 μπι)係依照如下項目來決定：第二配線層7之膜 厚、第二配線層7之配線7 a · 7 b及假配線7 c之寬度，以及 保護膜8的膜厚。因此，如第二配線層7之膜厚、第二配線 層7之配線7 a · 7 b及假配線7 c之寬度，以及保護膜8的膜 Φ 裝 訂
線 -45- 本紙張尺度適用中國國家揉準<CNS) A4規格(210 X 297公爱） A7 B7 五、發明説明（42 ) 厚有變化，則第二配線層7上之配線7a · 7b及假配線八間 的間隔上限値，也必須跟著改變。 接著，針對從第二配線層7之形成工序到接合墊丨4之形 成工序進行說明。
首先，在層間絕緣膜6上以厚度125〇 nm把導電膜進行堆 疊，其係用來形成第二配線層7。然後，把該導電膜進行圖 案化來使之具有所定之配線圖案，並同時形成第二配線層7 之配線7a . 7b以及假配線7c。接著，以包覆第二配線層7 之配線7 a · 7 b以及假配線7 c的型態，來形成用來保護第二 配線層7之保護膜8。在本實施型態中，保護膜8包含厚度 400 nm的矽氧化膜以及厚度72〇 nm的矽氮化膜，兩者係以 如上順序分別用CVD法形成。此時，如採用段差包覆性較 低（較差）的電漿CVD裝置的話，則容易使保護膜8的凸部 8b · 8c形成外凸狀。
然後，在保護膜8的所定位置上形成5 μπιχ 5 μιη大小的 開口邵9。此時，開口部9僅在第二配線層7之配線&和接 合墊14接合的部份形成。接著，以塗佈方式形成厚度2〇〇〇 nm的聚醯亞胺膜1 〇。然後，以包圍開口部9的形式，在聚 醯亞胺膜1 0形成開口部1 1。 接著，在障壁金屬12方面，把厚度250 nm的TiW膜進行 堆疊。接著，以電鍍法堆疊出厚度1〇〇〇 nm的金。然後把堆 疊成的金加工來形成70 μπχχ 100 μιη大小的的金凸塊13。 然後’把金凸塊13當成遮罩來除去障壁金屬12之不要的 部份，則形成包含障壁金屬12和金凸塊13的接合墊14。如 -46 - 本纸張尺度適用中國國家標準(CNS) Α4規格(210X 297公嫠) 511200 A7
此 尤 成了如圖 16A、1 /cώ 'ιί.— > A 168所不之半導體積體電路。 [實施型態四] 以:依據圖1 8，針對本發明之其他實施型態進行説明。 又，A 了况明上的方便，對於和上述實施型態所示各種焚 組件：同或屬，能者，則加上同一代號，但省略其説明； 在實施型態一方面，如不將屬於有機高分子的聚醯亞胺 膜104威氏硬度進行調整，則可能有發生如下問題之虞。 <1
依照實施型態-的方法，在形成包含障壁金屬12及金凸 塊13的接·合墊14時，在形成障壁金屬12的過程，因施加壓 力而s使曰ετ圓（包括硬基板丨、第一配線層2、層間絕緣膜6 、第二配線層7、保護膜8及聚醯亞胺膜1〇等製造過程中的 所有基板)產生彎曲，此爲周知的事實。在晶圓的彎曲狀態 下以電鏡法形成金凸塊13後，把金凸塊13作爲遮罩來除去 障壁金屬1 2之不要的部份，則障壁金屬丨2在晶圓上被分斷 。如此可緩和施加於障壁金屬12上之壓力，而晶圓的彎曲 恢復原狀。當發生諸如此類之晶圓的變形（彎曲、恢復）時 ’如聚醯亞胺膜1〇之威氏硬度較低的話，則聚醯亞胺膜1〇 ’在晶圓彎曲時（障壁金屬12形成時）呈延伸狀，而當晶圓 的彎曲恢復時（除去障壁金屬1 2之不要的部份時）則呈縮緊 狀，如此可能造成聚醯亞胺膜10的斷裂。由於聚醯亞胺膜 10的斷裂，進而可能發生接合墊14由聚醯亞胺膜1〇剥離的 現象（墊剝離缺陷）。 本實施型態的目的爲，爲避免上述現象，針對隨障壁金 屬1 2形成時而來的變形（彎曲、恢復），來阻止聚醯亞胺膜 -47- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 511200
10(有機高分子膜）發生斷裂。 爲達成上述目的，本實施型態之半導體積體電路（半導體 裝置）’其聚醯亞胺膜10(有機高分子膜）之威氏硬度，最少 應具有接近接合墊丨4的威氏硬度，具體而言，應該有其 2/3以上，而如果比接合墊14的威式硬度更高，則更爲理 想。在本實施型態之半導體積體電路方面，除了調整威氏 硬度這一點之外，與上述實施型態一之半導體積體電路具 有相同的結構。 在本實施型態中，如上所述，讓聚醯亞胺膜1 〇 (有機高分 子膜）之威氏硬度接近接合勢1 4的威式硬度，則可阻止隨障 壁金屬12形成時產生晶圓變形（彎曲、恢復），避免聚醯亞 胺膜10發生斷裂。 接合墊1 4的威式硬度係指接合墊丨4之主要構成材料的威 式硬度，在此場合，可視爲構成金凸塊1 3之金的威式硬度 。在此場合，金的威式硬度爲45〜55，如要使聚醯亞胺膜 10之威氏硬度具有接合墊14的2/3以上的威式硬度的話， 則聚醯亞胺膜1 0之威氏硬度至少得要有3 0以上。又，如要 使聚醯亞胺膜10之威氏硬度具有比接合墊14更大的威式硬 度的話，則聚醯亞胺膜1 0之威氏硬度至少得要有4 5以上。 因此，在本實施型態中，把聚醯亞胺膜10之威氏硬度設定 爲3 0 ;但如設定爲4 5則最理想。 接著針對具有接近接合墊14之威式硬度的聚醯亞胺膜10 ，説明其形成方式。又，在本實施型態之半導體積體電路 之製造工序中，除聚醯亞胺膜10之形成工序之外，其他均 -48 - 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
511200 A7 B7 五、發明説明（45 ) 與實施型態一相同。 首先，把一般的聚醯亞胺，即聚醯胺酸（熱硬化性之縮合 型聚醯亞胺樹脂脂前驅體）在極性溶媒（譬如，N -Methylpiroriton)中溶解，來調製出聚醯胺酸溶液。接著， 把此聚醯胺酸溶液以旋轉塗佈法塗佈於晶圓全面（矽氧化膜 5及第二配線層7)來形成聚醯胺酸膜。接著，在此聚醯胺酸 膜上接合墊14與第二配線層7接合之處進行開口，來形成 開口部9，再以ll〇°C的溫度使溶媒氧化。然後，以320°C以 上的溫度-，最好是360〜400°C範圍内的溫度將聚醯胺酸膜進 行加熱，來產生聚醯胺酸的Imide化反應（脱水縮合反應）， 使聚醯胺酸膜硬化。如此可使縮合型聚醯亞胺樹脂形成聚 醯亞胺10。 如此一來，因使聚醯胺酸膜的Imide化反應的溫度提高到 320°C以上的溫度，所以可使聚醯亞胺膜1 〇之威氏硬度接 近接合墊14的威氏硬度。 如圖1 8所示，使聚醯胺酸膜熱硬化所形成的聚醯亞胺膜 10之威氏硬度，隨著聚醯胺酸膜之熱硬化溫度（Imide化反 應的溫度）越高，則其硬度也就越高。又，如圖1 8所示之威 氏硬度（Hv)數値，係使測試負載在9.8 mN(l gf)〜4.9 N (500 gf)範圍内，以微小之硬度變化進行測試所獲得的結果。 如圖18之結果顯示，如把聚醯胺酸膜之熱硬化溫度提高 到320°C以上，則可使聚醯亞胺膜1 0之威氏硬度提高到3 0 以上，即可使聚醯亞胺膜10之威氏硬度具有金凸塊13的 2 / 3以上的威式硬度。其結果是，可阻止隨障壁金屬1 2形 -49- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 裝
線 A7 ------- -B7 五、發明説明（妨 ) 成時產生晶圓變形（彎曲、恢復），避免聚醯亞胺膜1〇發生 斷裂。此外，如圖丨8之結果顯示，如使聚醯胺酸膜之熱硬 化溫度維持在360〜400°C，則可使聚醯亞胺膜10之威氏硬 度維持在45〜55範圍，亦即使聚醯亞胺膜10之威氏硬度提 高到金凸塊1 3以上的威式硬度。其結果是，更可確實防止 隨障壁金屬12形成時產生晶圓變形（彎曲、恢復），避免聚 醯亞胺膜10發生斷裂。 再者’如使聚醯胺酸膜之熱硬化溫度提高到41〇乇以上， 則構成第二配線層7的鋁等會溶解，因此聚酿胺酸膜之熱硬 化溫度必須維持在4l〇°C以下才行，因此聚醯亞胺膜丨〇之 威氏硬度之上限値爲60左右。 如上所述，本發明有關之半導體裝置包含··半導體基板 ，其包含活性區域，而在該區域包含半導體元件；第一配 線層，其係於上述半導體基板上形成，且與上述活性區域 有電子式連接；第二配線層，其係隔著層間絕緣膜在上述 第一配線層上形成；以及接合墊，其至少有一部份與上述 活性區域重疊，且係用來與外部進行電性連接。而上述第 二配線層具有如下特徵：在與上述接合墊重疊的區域内有 複數條配線，而上述配線的一部份與接合墊接合的同時， 在其他配線與接合墊之間有絕緣膜形成。 如依照上述結構，在如圖8、1〇、UA及UB所示之2層配 線半導體裝置(其包含傳統型區域塾）上，其僅能設置以条配 線之與接合#重疊的區域中，録變成可以設置複數條之 配線。而在該複數條之配線中，與接合墊接合之配線以外 -50- 511200 A7 B7 五、發明説明（47 的配線，係包覆著絕緣膜使之與接合蟄絕緣。
如此一來，在包含向來之區域墊之2層配線半導體裝置上 ，必須迂迴避開接合墊下方區域來與接合墊絕緣的配線， 現在可以被配設於與接合塾重疊之區域（下方區域）中。嬖 如，以半導體積體電路晶片爲例，在其三個鄰接之半導體 元件之各與活性區域重疊的區域（上方區域）設置接合塾的 情形，用來連接兩端半導體元件的第二配線，現在可以配 設於與中央接合塾的重疊區域中。此外，因不再需要使配 線過份迂迴，故可達成使配線區域縮小以及晶片尺寸縮小 的目的。 再者，因可先考慮接合墊的位置來設計半導體元件間等 的結線，或相反的，可先考慮半導體元件間等的結線來決 定接合墊的位置，因而提昇了半導體元件間等的結線自由 度以及接合塾配置位置的自由度。 在傳統的半導體裝置方面 耑芩愿半導體元件間等的 線位置，避開活性區域而在無配線存在之晶片周緣部區
中配置接合墊’·相較之下，在本發明中並不需要在晶片 緣部設置接合墊專用區域（無配線之區域）。因而與傳統 半導體裝置相較，可縮小配線區域的面積以及晶片尺寸。 此外，與含傳統的3層配線之半導體裝置相較（如圖12A 12B所示），利用上述方法，其接合塾並不需隔著第三配 層’而直接與第二配線層接合，因此可省略第三配線声 及用來包覆第三配線層之保護膜。因而可省略第三: 以及包覆第三配線層之保護膜的製造工序，亦㈣減了 -51 - 511200 A7 B7 五、發明説明（48 體之製造工序。其結果爲提昇了生產效率及降低了成本。 總之，採用上述結構，可提昇生產效率及降低成本，且 可達成裝置的小型化；並增加半導體元件間結線的自由度 ，以及接合墊位置配置上之自由度。 又’在本發明説明文件中，「重疊」係指投射於半導體 基板上之正投影爲相同之意。 上述％緣膜應以包含有機高分子膜爲佳，該有機高分子 膜係用來緩和由接合墊側對第二配線層所施加的衝擊之用。 如同特開平1 -91439公報中所揭示的向來之技術所示，如 把第二配線層的一部份作爲接合墊時，在進行金屬線接合 時’由於對接合塾施加的機械性應力的影響會使第二配線 層容易產生龜裂，因此也產生第二配線層之配線容易斷線 的問題。又，依照狀況而定，在進行金屬線接合時，由於 對接合墊施加的機械性應力的影響，也可能引起半導體元 件的破壞。 相對的，如採用上述理想的實施型態，在進行金屬線接 泛時’有機南分子膜可緩和對接合蟄施加於第二配線層的 衝擊，此外，其對如下之配線所遭受之衝擊也有緩和作用 •配$又在與接合螯重疊的區域中之配線中但非與接合塾接 合的配線。其結果爲，可防止第二配線層的龜裂以及斷線 。又，在進行金屬線接合時，也能緩和半導體元件所遭受 的衝擊，因此可防止半導體元件的破壞。 特別是在如同本發明般，在與接合墊重疊的區域中有複 數條之配線存在的場合，採用有機高分子絕緣膜，在實施 -52- I紙張尺度適财8 S家標準(CNS) Μ規格(21GX 297公董) 511200 A7 B7
五、發明説明（49 如上述般之接合時，則可以充防止龜裂和緩和衝擊。 在上述絕緣膜中，除有機高分子膜之外，如包含無機絕 緣膜更理想。在此場合，無機絕緣膜以在有機高分子膜和 第二配線層之間形成爲佳。 在上述絕有機高分子膜以採用聚醯亞胺膜爲佳。如此一 來，在實施線接合時，對第二配線層和半導體元件所遭受 之衝擊有確實的緩和作用。其結果爲，可確實防止第二配 線層的斷線以及半導體元件的破壞。 上述有機高分子膜之威氏硬度以具有接合塾的2/3以上的 威式硬度爲佳。 如採用上述結構，則有機高分子膜較難產生伸縮，可防 止有機高分子膜的斷裂。此外，還可防止因有機高分子膜 斷裂而使接合整從有機高分子膜剥離的現象。如先在包含 接合塾和弟一配線層的接合部之面上’形成高溶點金屬層 ，並利用除去該高熔點金屬層之不要部份的方法，來形成 高熔點金屬層的情況下，高熔點金屬層形成時發生的應力 會造成晶圓彎曲，而當把不要部份的高熔點金屬層除去後 ’則高熔點金屬層被分斷，晶圓恢復原狀。如上述晶圓產 生彎曲和恢復原狀之際，如有機高分子膜之威氏硬度的威 式硬度較低，則隨著晶圓的彎曲和恢復原狀，有機高分子 膜會產生伸縮而可能導致斷裂。如採用上述結構，尤其是 在高熔點金屬層形成工序上，可防止因晶圓的彎曲而引發 有的機高分子膜斷裂。 威式硬度（Hv)的値係把測試負荷（kgf)除以永久凹入表面 -53- 本紙張尺度適用中囷國家標準(CNS) A4規格(210 X 297公袭：)
積（mm )所得之値。上述測試負荷係利用對面角爲i36度之 鑽石四角錐壓子爲測試面加上凹入時所測出；而上述永久 凹入表面積係利用永久凹入的對角線長所求出。 此外，上述有機高分子膜包含開口部，其係供上述第二 配線層的一邵份和接合墊接合之用。又，包圍上述開口部 的内壁應具有如下特色爲佳：當越接近接合墊時，則越往 朝外側變寬的方向傾斜。
依照上述結構，如接合墊之基底的段差變得緩和，則接 合墊之啟段差也變得緩和，因此可以防止接合時連接不良 問題的產生。依照上述結構，開口部的直徑整體變大，且 接合墊上與第二配線層的接合部包含高熔點金屬層，因此 接合墊之其他部份包含金的情形，可防止高熔點金屬層的 斷線現象。再者’因第二配線層所含導電體之間相互接觸 而產生反應，並導致第二配線層之配線阻抗不均的問題， 都可被防止。
此外，在上述有機高分子膜内壁逐漸傾斜的結構中，上 述包圍開口郅邵份的有機高分子膜應以呈現鳥嘴狀較爲理 想；亦即，相對於基底（層間絕緣膜）表面之内壁的傾斜角 ，如越接近上述接合墊則呈現越緩和傾向。在此結構中， 可使接合墊基底的段差更加緩和，也可使接合螯的段差更 加緩和，故可更確實防止接合時發生連接不良現象。 此外，在包含有機高分子膜的結構中，上述絕緣膜更包 含含有無機絕緣膜的保護膜；而該絕緣膜係被夾在有機高 分子膜和第二配線層之間。此外，在上述有機:高分子膜(其 -54· 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 511200
係在上述第二配線層上之保護膜上）側的表面如有與上述配 線對應之凸邵形成則較理想。 依照上述結構，在有機高分子膜和第二配線層之間設置 含無機絕緣膜的保護膜，除了可防止水份滲入第二配線層 4外，並可提升絕緣膜之機械性強度。並可更穩定維持接 合塾和第二配線層之其他配線之間的絕緣狀態，以及第二 配線層之的電氣特性。此外，因有機高分子膜（其係在上述 第二配線層上之保護膜上）側的表面有凸部形成之故，使得 保護膜和-有機高分子膜之間的接觸面積變得更廣。如此可 防止保護膜和有機高分子膜剥離。 上述凸部應以外凸狀爲佳。 依照上述結構，由於保護膜之外凸形狀的凸部與在該凸 部之凹入部份形成的有機高分子膜相互咬合之故，所以更 可防止保護膜和有機高分子膜剥離。 再者，上述配線亦可採取如下形成方式：在與接合墊重 登的區域内並與接合塾接合的配線之兩側各自形成複數條。 依照上述結構，保護膜上的凸部數變多，使得保護膜和 有機高分子膜之間的接觸面積變得更廣，因此更可防止保 護膜和有機高分子膜剝離。 在保護膜上有凸部形成的結構上，存在於上述第二配線 層中且與接合墊重疊區域中的配線，其間隔應以未滿7 A瓜 爲佳。 依照上述結構，可使護膜的凸部之間隔變窄，降低接合 塾表面的凹凸。因此當接合塾與外部的錯接合時，可防止 -55 - 本紙張尺度適用中國國家標準(CNS) A4規格_(21〇X 297公^-—-—- A7
511200 A7 B7
五、發明説明（53 ) 生接合墊與絕緣膜密合性不良的問題。 相對的，依照上述結構’同溶點金屬層係在接合整上之 與配線的接合部份形成’並夾在外露於表面之金層和第二 配線層之間。如此一來，則金和第二配線層之間會相互擴 散，使構成第二配線層之鋁等低阻抗材料與金發生反應的 問題，以及第二配線層配線阻抗不均等問題都可被防止。 此外，高熔點金屬與金相較，在與聚醯亞胺的密合性上更 佳，故可提昇接合墊與絕緣膜之間的密合性。此外，其外 露於表面-的部份是由化學性最安定的金所構成，因此可確 保接合塾與外部的良好接觸。 如上所述，本發明之半導體積體裝置的製造方法，包括 :半導體元件形成工序，其係在半導體基板上形成半導體 元件；第一配線層形成工序，其係把第一配線層的一部份 連接於半導體元件上；層間絕緣膜形成工序，其係在上述 第一配線層上形成含經由孔的層間絕緣膜；第二配線層形 成工序，其係在上述層間絕緣膜及上述經由孔内形成第二 配線層；絕緣膜形成工序，其係在上述第二配線層上形成 絕緣膜；開口部形成工序，其係在上述絕緣膜形成開口部 ;以及接合墊形成工序，其係在上述絕緣膜及開口部内形 成金屬膜，使之與外部進行電子式連接。且其具有如下特 徵：在第二配線層形成工序上，形成複數條的配線；在絕 緣膜形成工序上，形成用來包覆複數條配線的絕緣膜；在 開口部形成工序上，讓被絕緣膜所包覆的複數條配線之一 部份露出而形成開口部；在接合墊形成工序上，其所形成 :297公釐）
裝 訂
-57- 511200
接合墊至少有一部份與上述半導體元件重疊，且至少與一 條被絕緣膜所包覆的配線重疊。 如依照上述方法，在含傳統型區域墊之2層配線半導體裝 置上，其僅能設置1條配線之與接合墊重疊的區域中，現在 變成可以設置複數條之配線。而在此新方法的半導體裝置 上，在其上述複數條之配線中，與接合墊接合之配線以外 的配線，係包覆著絕緣膜與接合墊產生絕緣。 如此一來，有必要與接合墊絕緣的配線，現在可以被配 没於與接合墊重疊之區域（下方區域）中。此外，因不再需 要使配線過份迂迴，故可使配線區域面積縮小、晶片尺寸 縮小’以及提昇半導體元件間等的結線自由度、接合塾配 置位置的自由度。 在傳統的半導體裝置方面，需考慮半導體元件間等的配 線位置，避開活性區域而在無配線存在之晶片周緣部區域 中配置接合墊；相較之下，在本發明可縮小配線區域的面 積以及晶片尺寸。 利用上述方法，其接合墊並不需隔著第三配線層，而直 接與第二配線層接合，因此可省略第三配線層及用來包覆 第二配線層之保護膜。因而可省略第三配線層以及包覆第 二配線層之保護膜的製造工序，亦即縮減了整體之製造工 序。其結果爲提昇了生產效率及降低了成本。 總之’採用上述結構’可提昇生產效率及降低成本，且 可達成裝置的小型化；並增加半導體元件間結線的自由度 ’以及接合螯位置配置上之自由度。 •58- 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐) __—1 裝 訂 511200 A7 ____ B7 1、發明説明（55 ) " - '~ 上述製造方法，以包含下列兩工序爲佳；絕緣膜形成工 序’其係在第一配線層形成前於上述半導體基板實施；以 及接觸口形成工序，其係於上述絕緣膜上形成。 第一配線層形成工序以包含下列兩工序則爲佳··第一導 電膜形成工序，其係於上述絕緣膜及上述接觸口内形成； 第一配線層形成工序，其係將上述第一導電膜加工形成。 而第二配線層形成工序以包含下列兩工序則爲佳：第二導 電膜形成工序，其係於上述層間絕緣膜及上述經由口内形 成’·第二配線層形成工序，其係將上述第二導電膜加工形 成。 此外，上述製造方法，以具有如下特徵爲佳：絕緣膜形 成工序即爲作爲保護膜用之無機絕緣膜之形成工序，以及 ，開口那形成工序即爲無機絕緣膜上之第一開口部之形成 工序。在上述開口部形成工序之後，以包含下列兩工序爲 佳：有機高分子膜形成工序，該有機高分子膜可缓和在接 合時接合墊對第二配線層之衝擊；第二開口部形成工序， 該第二開口部相對上述有機高分子膜含上述無機絕緣膜之 第一開口部且比第一開口部更寬。而且，就更理想的製造 方法而言，以具有如下特徵爲佳；在接合墊形成工序中應 包含：金屬膜形成工序，該金屬膜係採用與金相較在與有 機高分子膜的密合性上更佳的材料（以高熔點金屬爲佳）， 且係於上述有機高分子膜上、無機絕緣膜之第一開口部内 以及有機高分子膜之第二開口部内形成；金凸塊形成工序 ，其係以電鍍方式形成，且其包覆上述保護膜（無機絕緣膜 -59-
A7
-開口邵並比第一開口部具有更大； 除去工序，其係把上述金凸 〃屬腠 之部份除去。 、’4作^罩來將金屬膜之不要 在接合塾形成工序中 ^ ^ . , G。如下工序爲佳：高熔點金屬 膜:形成工序，其係於上述絕 Κ、》彖膜與絶緣膜之開口部内形成
:金凸塊形成工序，其係以咖供七斗W A ，、你M ^鍍万式形成，且其包覆上述 絕緣膜之開口部並比開口却1 ^ |卫扣開口 4具有更大面積；以及金屬膜除
去工序、，其係把上述金凸塊作爲遮罩來將高熔點金屬膜之 不要之部份除去。 包含上述各項説明之本發明之具體實施型態及實施例， 僅爲用於説明本發明之技術内容之用，因此不應根據如上 之具體實施例而對本發明作狹義的解釋，如符合本發明之 精神且在如下所示之專利申請範圍内，則可進行各種變更 實施。 元件符號之説明 1 矽基板（半導體基板）
2 第一配線層 3 矽氧化膜（層間絕緣膜） 4 SOG膜（層間絕緣膜） 5 石夕氧化膜（層間絕緣膜） 6 層間絕緣膜 7 第二配線層 7a 配線（配線之一部份） 7 b 配線（其他配線、動作用配線） 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) -60- 511200 ; - A7 B7 發明説明 (57 ) 7c 假配線（其他配線） 8 保護膜（絕緣膜） 8b 凸部 8c 凸部 9 開口部（第一開口部） 10 聚醯亞胺膜（絕緣膜、有機高分子膜） 11 開口部（第二開口部） 12 障壁金屬（高熔點金屬層） 13 ' 金凸塊（金層） 14 接合墊 20 半導體元件 -61 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

Claims (1)

  1. —種半導體裝置，其包含： 而在該區域包含半導 半導體基板，其包含活性區域 體元件； ，且與上 述電:::上述半導體基板上形成 第二配線層 上形成； 其係隔著層間絕緣膜在上述第一配線層 乂及接口墊，其至少有一部份與上述活性區域重疊， 且係用-來與外部進行電性連接； 上述第一配線層具有如下特徵：在與上述接合墊重疊 的區域内有複數條配線，而上述配線的一部份與接合墊 接合的同時，在其他配線與接合墊之間有絕緣膜形成。 2 ·如申請專利範圍第1項之半導體裝置，其中上述絕緣膜 包含有機南分子膜，該有機高分子膜係用來緩和由接合 塾側對第二配線層所施加的衝擊之用。 3.如申請專利範圍第2項之半導體裝置，其中上述有機高 分子膜係聚醯亞胺膜。 4·如申請專利範圍第2項之半導體裝置，其中上述有機高 分子膜的厚度在2〜5 μιη範圍。 5 ·如申請專利範圍第2至4項中任一項之半導體裝置，其中 上述有機高分子膜之威氏硬度具有接合墊的威氏硬度之 2 / 3以上。 6.如申請專利範圍第2項之半導體裝置，其中上述有機高 分子膜包含開口部，其係供上述第二配線層之配線的一 -62- 本紙張尺度適用中國困家樣準(CNS) Α4规格(2«^297公#)
    :饧和上迷接合墊接合之用，且包圍上述開口部的内壁 田越接近上述接合㈣，則越往朝外側變變寬的方向傾 斜。 7·如申請專利H圍第2項之半導體裝置，其中上述有機高 分子膜包含開口部，其係供上述第二配線層的一部份和 上述接合墊接合之用，
    田離半導體基板越遠，則上述開口部的開口徑變得越 寬。 8.如申請-專利範圍第2項之半導體裝置，其中上述有機高 分子膜包含開口部，其係供上述第二配線層的一部份和 上述接合墊接合之用， 而上述開口部周圍的接合墊和有機高分子膜的交界面 ’係呈朝接合墊側凸出的呈圓弧狀。 9 ·如申請專利範圍第6至8項中任一項之半導體裝置，其中 上述有機高分子膜的開口部之切面係呈鳥嘴狀。
    1 0 ·如申請專利範圍第2項之半導體裝置，其中上述絕緣膜 包含有無機絕緣膜的保護膜，而該絕緣膜係被夾在上述 有機高分子膜和第二配線層之間； 在上述有機高分子膜（其係在上述第二配線層上之保 護膜上）側的表面形成與上述其他配線對應之凸部。 11.如申請專利範圍第10項之半導體裝置，其中上述凸部呈 外凸狀。 12·如申請專利範圍第U項之半導體裝置，其中沿著與基板 面平行方向之凸部的最大外形大小爲X，而沿著該方向 -63- 本纸張尺度適用中困國家揉準(CNS) A4規格(210X 297公爱) A8 B8 C8
    之凸部的最下部大小爲γ， 上述之大小X、Υ以符合下_$ : 0.05 μπι g(X-Y)/2S 0.2 μιη 13.如申請專利範圍第1〇項之半導置，其中上述其他配 線，在與接合塾重疊的區域中_接合塾接合之配線兩 側配置有複數條。 14·如申請專利範圍第1〇至13項中任一項之半導體裝置，
    其中存在於上述第二配線層中且與接合墊重疊區域中的 配線，-其間隔未滿7 μιη。 15·如申請專利範圍第13項之半導體裝置，其中上述其他配 線，除包含與半導體裝置本體或外部裝置之動作有關之 動作用配線之外，還包含與半導體裝置本體或外部裝置 之動作無關之動作用配線。
    16.如申請專利範園第丨項之半導體裝置，其中上述接合墊 包含南溶點金屬廣，其係於與上述配線之接合部份形成； 及金層；其係於上述高熔點金屬層上形成，且其表面 呈露出狀。 1 7 . —種半導體裝置的製造方法，其包含： 半導體元件形成工序，其係在半導體基板上形成半導 體元件； 第一配線層形成工序，其係把第一配線層的一部份連 接於半導體元件上·， 層間絕緣膜形成工序’其係在上述第一配線層上形成 含經由孔的層間絕緣膜； •64- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) A8 B8
    弟一·配線層米决 ， ，一丄，丄 y成工序，其係在上述層間絕緣膜及上述 經由孔内形成第二配線層； 系巴緣膜形成工康 膜； 斤’其係在上述第二配線層上形成絕緣 開口部形成工成 .^ 斤’其係在上述絕緣膜形成開口部 接合墊形成工& ^ ^ 形成 ^ ^ 斤’其係在上述絕緣膜及開口部内 金屬膜，使之與外部進行電性連接； 且其具有如下特徵： ""配，泉層形成工序上，形成複數條的配線； 在名緣膜形成工序上，形成用來包覆複數條配線的絕 膜； 在開口部形成工序上，讓被絕緣膜所包覆的複數條配 泉之"卩伤洛出而形成開口部；在接合墊形成工序上， ”，斤》成之接口塾至少有_部份與上述半導體元件重疊 且至 > 與一條被絕緣膜所包覆的配線重疊。 1 8 ·如申请專利範圍第i 7項之半導體裝置之製造方法，其中 上述製造方法包含： 絕緣膜形成工序’其係在第一配線層形成工序前於上 述半導體基板實施；以及 接觸口形成工序，其係於上述絕緣膜上形成。 19.如申請專利範圍第17項之半導體裝置之製造方法，其中 上述製造万法具有如下特徵：絕緣膜形成工序，即爲作 爲保護膜用之無機絕緣膜； 開口部形成工序，即爲無機絕緣膜上之第一開口部者； -65- 川200
    、申請專利範圍 在上述開口部形成工序之後’包含下列兩工序：有機 高分子膜形成工序，該有機高分子膜可緩和在接合時接 合墊對第二配線層之衝擊； 第二開口部形成工序，其係相對上述有機高分子膜含 上述無機絕緣膜之第一開口邵且比第一開口部更寬。 20.如申請專利範圍第19項之半導體裝置之製造方法，其中 在接合墊形成工序中包含：金屬膜形成工序，其係利用 高熔點金屬，於上述有機高分子膜上、無機絕緣膜之第 一開口-部内以及有機高分子膜之第二開口部内形成者； 金凸塊形成工序，其係以電鍍方式形成，且其包覆上 述無機絕緣膜之第一開口部並比第二開口部具有更大面 積者；以及 金屬膜除去工序，其係把上述金凸塊作爲遮罩來將金 屬膜之不要之部份除去。 -66-
TW90125382A 2000-10-16 2001-10-15 Semiconductor device and manufacturing method thereof TW511200B (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000315301 2000-10-16
JP2001200098A JP2002198374A (ja) 2000-10-16 2001-06-29 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
TW511200B true TW511200B (en) 2002-11-21

Family

ID=26602158

Family Applications (1)

Application Number Title Priority Date Filing Date
TW90125382A TW511200B (en) 2000-10-16 2001-10-15 Semiconductor device and manufacturing method thereof

Country Status (4)

Country Link
US (1) US6538326B2 (zh)
JP (1) JP2002198374A (zh)
KR (1) KR100419813B1 (zh)
TW (1) TW511200B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7615476B2 (en) 2005-06-30 2009-11-10 Intel Corporation Electromigration-resistant and compliant wire interconnects, nano-sized solder compositions, systems made thereof, and methods of assembling soldered packages

Families Citing this family (96)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6642136B1 (en) * 2001-09-17 2003-11-04 Megic Corporation Method of making a low fabrication cost, high performance, high reliability chip scale package
US6936531B2 (en) * 1998-12-21 2005-08-30 Megic Corporation Process of fabricating a chip structure
US8021976B2 (en) 2002-10-15 2011-09-20 Megica Corporation Method of wire bonding over active area of a semiconductor circuit
US7405149B1 (en) * 1998-12-21 2008-07-29 Megica Corporation Post passivation method for semiconductor chip or wafer
US6495442B1 (en) 2000-10-18 2002-12-17 Magic Corporation Post passivation interconnection schemes on top of the IC chips
US7381642B2 (en) * 2004-09-23 2008-06-03 Megica Corporation Top layers of metal for integrated circuits
US6965165B2 (en) * 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
US6815324B2 (en) * 2001-02-15 2004-11-09 Megic Corporation Reliable metal bumps on top of I/O pads after removal of test probe marks
TWI313507B (en) * 2002-10-25 2009-08-11 Megica Corporatio Method for assembling chips
US6818545B2 (en) * 2001-03-05 2004-11-16 Megic Corporation Low fabrication cost, fine pitch and high reliability solder bump
JP2003017520A (ja) * 2001-06-28 2003-01-17 Sanyo Electric Co Ltd 半導体装置とその製造方法
US7099293B2 (en) 2002-05-01 2006-08-29 Stmicroelectronics, Inc. Buffer-less de-skewing for symbol combination in a CDMA demodulator
JP2003203940A (ja) * 2001-10-25 2003-07-18 Seiko Epson Corp 半導体チップ及び配線基板並びにこれらの製造方法、半導体ウエハ、半導体装置、回路基板並びに電子機器
US7932603B2 (en) * 2001-12-13 2011-04-26 Megica Corporation Chip structure and process for forming the same
TWI245402B (en) * 2002-01-07 2005-12-11 Megic Corp Rod soldering structure and manufacturing process thereof
JP2004214594A (ja) * 2002-11-15 2004-07-29 Sharp Corp 半導体装置およびその製造方法
US7128843B2 (en) * 2003-04-04 2006-10-31 Hrl Laboratories, Llc Process for fabricating monolithic membrane substrate structures with well-controlled air gaps
JP4357862B2 (ja) * 2003-04-09 2009-11-04 シャープ株式会社 半導体装置
JP3880539B2 (ja) * 2003-05-15 2007-02-14 エルピーダメモリ株式会社 クロック発生回路およびそれを用いた半導体記憶装置
TWI317548B (en) * 2003-05-27 2009-11-21 Megica Corp Chip structure and method for fabricating the same
KR100546346B1 (ko) * 2003-07-23 2006-01-26 삼성전자주식회사 재배선 범프 형성방법 및 이를 이용한 반도체 칩과 실장구조
US7453158B2 (en) * 2003-07-31 2008-11-18 Nvidia Corporation Pad over active circuit system and method with meshed support structure
US7495343B1 (en) 2003-07-31 2009-02-24 Nvidia Corporation Pad over active circuit system and method with frame support structure
US8274160B2 (en) 2003-08-21 2012-09-25 Intersil Americas Inc. Active area bonding compatible high current structures
US7005369B2 (en) * 2003-08-21 2006-02-28 Intersil American Inc. Active area bonding compatible high current structures
US7005752B2 (en) * 2003-10-20 2006-02-28 Texas Instruments Incorporated Direct bumping on integrated circuit contacts enabled by metal-to-insulator adhesion
US7115997B2 (en) * 2003-11-19 2006-10-03 International Business Machines Corporation Seedless wirebond pad plating
US7394161B2 (en) * 2003-12-08 2008-07-01 Megica Corporation Chip structure with pads having bumps or wirebonded wires formed thereover or used to be tested thereto
JP3880600B2 (ja) * 2004-02-10 2007-02-14 松下電器産業株式会社 半導体装置およびその製造方法
JP4179186B2 (ja) * 2004-02-25 2008-11-12 ソニー株式会社 配線基板およびその製造方法および半導体装置
US7259468B2 (en) * 2004-04-30 2007-08-21 Advanced Chip Engineering Technology Inc. Structure of package
TWI230989B (en) * 2004-05-05 2005-04-11 Megic Corp Chip bonding method
JP4257526B2 (ja) 2004-06-01 2009-04-22 セイコーエプソン株式会社 半導体装置
KR100683676B1 (ko) * 2004-06-30 2007-02-20 삼성에스디아이 주식회사 개선된 비어홀구조를 갖는 유기전계 발광표시장치
US8022544B2 (en) * 2004-07-09 2011-09-20 Megica Corporation Chip structure
US7465654B2 (en) * 2004-07-09 2008-12-16 Megica Corporation Structure of gold bumps and gold conductors on one IC die and methods of manufacturing the structures
US8067837B2 (en) * 2004-09-20 2011-11-29 Megica Corporation Metallization structure over passivation layer for IC chip
TWI283443B (en) 2004-07-16 2007-07-01 Megica Corp Post-passivation process and process of forming a polymer layer on the chip
US7452803B2 (en) * 2004-08-12 2008-11-18 Megica Corporation Method for fabricating chip structure
US7547969B2 (en) 2004-10-29 2009-06-16 Megica Corporation Semiconductor chip with passivation layer comprising metal interconnect and contact pads
US7868468B2 (en) * 2004-11-12 2011-01-11 Stats Chippac Ltd. Wire bonding structure and method that eliminates special wire bondable finish and reduces bonding pitch on substrates
JP4606145B2 (ja) * 2004-12-09 2011-01-05 セイコーエプソン株式会社 半導体装置及びその製造方法
JP2006179663A (ja) * 2004-12-22 2006-07-06 Seiko Epson Corp 半導体装置、半導体装置の製造方法、及び半導体パッケージ
US8294279B2 (en) * 2005-01-25 2012-10-23 Megica Corporation Chip package with dam bar restricting flow of underfill
TWI269420B (en) 2005-05-03 2006-12-21 Megica Corp Stacked chip package and process thereof
US7468545B2 (en) * 2005-05-06 2008-12-23 Megica Corporation Post passivation structure for a semiconductor device and packaging process for same
US7470927B2 (en) * 2005-05-18 2008-12-30 Megica Corporation Semiconductor chip with coil element over passivation layer
JP2007005539A (ja) * 2005-06-23 2007-01-11 Seiko Epson Corp 半導体装置
JP5234239B2 (ja) * 2005-07-06 2013-07-10 セイコーエプソン株式会社 半導体装置
JP2007043071A (ja) * 2005-07-06 2007-02-15 Seiko Epson Corp 半導体装置
JP4605378B2 (ja) 2005-07-13 2011-01-05 セイコーエプソン株式会社 半導体装置
JP2007027481A (ja) * 2005-07-19 2007-02-01 Seiko Epson Corp 半導体装置
TWI305951B (en) 2005-07-22 2009-02-01 Megica Corp Method for forming a double embossing structure
JP2007036021A (ja) * 2005-07-28 2007-02-08 Seiko Epson Corp 半導体装置
US8399989B2 (en) * 2005-07-29 2013-03-19 Megica Corporation Metal pad or metal bump over pad exposed by passivation layer
JP2007042817A (ja) * 2005-08-02 2007-02-15 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置およびその製造方法
JP4708148B2 (ja) * 2005-10-07 2011-06-22 ルネサスエレクトロニクス株式会社 半導体装置
JP2007123509A (ja) * 2005-10-27 2007-05-17 Seiko Epson Corp 半導体装置およびその製造方法
US7397121B2 (en) * 2005-10-28 2008-07-08 Megica Corporation Semiconductor chip with post-passivation scheme formed over passivation layer
US7947978B2 (en) * 2005-12-05 2011-05-24 Megica Corporation Semiconductor chip with bond area
US7449785B2 (en) * 2006-02-06 2008-11-11 Taiwan Semiconductor Manufacturing Co., Ltd. Solder bump on a semiconductor substrate
US8344524B2 (en) * 2006-03-07 2013-01-01 Megica Corporation Wire bonding method for preventing polymer cracking
US8420520B2 (en) * 2006-05-18 2013-04-16 Megica Corporation Non-cyanide gold electroplating for fine-line gold traces and gold pads
JP4811581B2 (ja) * 2006-06-14 2011-11-09 セイコーエプソン株式会社 半導体装置、半導体装置の製造方法及び電子モジュールの製造方法
US8421227B2 (en) * 2006-06-28 2013-04-16 Megica Corporation Semiconductor chip structure
US7960825B2 (en) * 2006-09-06 2011-06-14 Megica Corporation Chip package and method for fabricating the same
JP4293563B2 (ja) 2006-11-28 2009-07-08 Ｏｋｉセミコンダクタ株式会社 半導体装置及び半導体パッケージ
US8193636B2 (en) * 2007-03-13 2012-06-05 Megica Corporation Chip assembly with interconnection by metal bump
US7964961B2 (en) * 2007-04-12 2011-06-21 Megica Corporation Chip package
JP2007281521A (ja) * 2007-07-13 2007-10-25 Seiko Epson Corp 半導体装置の製造方法
US8030775B2 (en) 2007-08-27 2011-10-04 Megica Corporation Wirebond over post passivation thick metal
JP5291917B2 (ja) 2007-11-09 2013-09-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US20100072615A1 (en) * 2008-09-24 2010-03-25 Maxim Integrated Products, Inc. High-Electrical-Current Wafer Level Packaging, High-Electrical-Current WLP Electronic Devices, and Methods of Manufacture Thereof
KR101015535B1 (ko) * 2008-10-30 2011-02-16 주식회사 동부하이텍 반도체 소자
JP5544872B2 (ja) 2009-12-25 2014-07-09 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2012054359A (ja) * 2010-08-31 2012-03-15 Toshiba Corp 半導体装置および半導体装置の製造方法
KR101194469B1 (ko) * 2010-12-24 2012-10-24 삼성전기주식회사 패키지용 기판 및 그 제조방법
US20130026641A1 (en) * 2011-07-25 2013-01-31 United Microelectronics Corp. Conductor contact structure and forming method, and photomask pattern generating method for defining such conductor contact structure
JP5272052B2 (ja) * 2011-07-25 2013-08-28 ルネサスエレクトロニクス株式会社 半導体装置
US8785244B2 (en) 2011-10-10 2014-07-22 Maxim Integrated Products, Inc. Wafer level packaging using a lead-frame
US8785248B2 (en) 2011-10-10 2014-07-22 Maxim Integrated Products, Inc. Wafer level packaging using a lead-frame
JP6074984B2 (ja) * 2012-09-28 2017-02-08 ローム株式会社 半導体装置
JP5466280B2 (ja) * 2012-10-29 2014-04-09 ルネサスエレクトロニクス株式会社 半導体装置
US9871228B2 (en) * 2012-11-30 2018-01-16 Lg Display Co., Ltd. Organic light emitting device comprising flexible substrate and method for preparing thereof
US9224688B2 (en) * 2013-01-04 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Metal routing architecture for integrated circuits
JPWO2014132938A1 (ja) * 2013-02-28 2017-02-02 株式会社村田製作所 半導体装置およびｅｓｄ保護デバイス
US10163828B2 (en) * 2013-11-18 2018-12-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and fabricating method thereof
JP5918421B2 (ja) * 2015-06-04 2016-05-18 ルネサスエレクトロニクス株式会社 半導体装置
JP5918422B2 (ja) * 2015-06-04 2016-05-18 ルネサスエレクトロニクス株式会社 半導体装置
EP3447566B1 (en) * 2016-04-21 2020-05-27 Dai Nippon Printing Co., Ltd. Light control film, laminated glass and method for producing light control film
KR102627991B1 (ko) * 2016-09-02 2024-01-24 삼성디스플레이 주식회사 반도체 칩, 이를 구비한 전자장치 및 반도체 칩의 연결방법
JP6663400B2 (ja) * 2017-09-11 2020-03-11 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム
JP7319808B2 (ja) 2019-03-29 2023-08-02 ローム株式会社 半導体装置および半導体パッケージ
KR102704110B1 (ko) 2019-08-09 2024-09-06 삼성전자주식회사 두꺼운 금속층 및 범프를 갖는 반도체 소자들
US20210111110A1 (en) * 2019-10-09 2021-04-15 Advanced Semiconductor Engineering, Inc. Semiconductor device package
US11355460B1 (en) 2020-12-07 2022-06-07 Infineon Technologies Ag Molded semiconductor package with high voltage isolation

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58197735A (ja) * 1982-05-14 1983-11-17 Hitachi Ltd 半導体装置
JPH0462855A (ja) 1990-06-25 1992-02-27 Matsushita Electron Corp 半導体装置およびその製造方法
JPH05251573A (ja) 1992-03-04 1993-09-28 Nec Yamagata Ltd 半導体装置
US5723822A (en) * 1995-03-24 1998-03-03 Integrated Device Technology, Inc. Structure for fabricating a bonding pad having improved adhesion to an underlying structure
JP3561084B2 (ja) * 1995-07-24 2004-09-02 シャープ株式会社 回路内蔵受光素子、電子部品、光ピックアップ装置および回路内蔵受光素子の製造方法
US5597737A (en) * 1995-11-03 1997-01-28 Motorola Inc. Method for testing and burning-in a semiconductor wafer
KR100200700B1 (ko) * 1996-02-29 1999-06-15 윤종용 다층 패드를 구비하는 반도체장치 및 그 제조방법
KR970077390A (ko) * 1996-05-15 1997-12-12 김광호 패드를 이용한 반도체 장치
US6232662B1 (en) * 1998-07-14 2001-05-15 Texas Instruments Incorporated System and method for bonding over active integrated circuits
KR100269540B1 (ko) * 1998-08-28 2000-10-16 윤종용 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법
TW445616B (en) * 1998-12-04 2001-07-11 Koninkl Philips Electronics Nv An integrated circuit device
US6306749B1 (en) * 1999-06-08 2001-10-23 Winbond Electronics Corp Bond pad with pad edge strengthening structure

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7615476B2 (en) 2005-06-30 2009-11-10 Intel Corporation Electromigration-resistant and compliant wire interconnects, nano-sized solder compositions, systems made thereof, and methods of assembling soldered packages
US8441118B2 (en) 2005-06-30 2013-05-14 Intel Corporation Electromigration-resistant and compliant wire interconnects, nano-sized solder compositions, systems made thereof, and methods of assembling soldered packages

Also Published As

Publication number Publication date
US6538326B2 (en) 2003-03-25
KR100419813B1 (ko) 2004-02-21
KR20020030258A (ko) 2002-04-24
US20020043723A1 (en) 2002-04-18
JP2002198374A (ja) 2002-07-12

Similar Documents

Publication Publication Date Title
TW511200B (en) Semiconductor device and manufacturing method thereof
TWI232560B (en) Semiconductor device and its manufacture
US8026610B2 (en) Silicon interposer and method for manufacturing the same
US20060049527A1 (en) Electronic device and method of manufacturing the same
JP2005175019A (ja) 半導体装置及び積層型半導体装置
TWI720233B (zh) 半導體裝置及其製造方法
CN102668047B (zh) 半导体装置
JP2006237594A (ja) 半導体装置及びその製造方法
US8269347B2 (en) Semiconductor chip, electrode structure therefor and method for forming same
TW202008539A (zh) 構裝結構、其接合方法及用於其的線路板
CN100456466C (zh) 半导体装置
JP2001358169A (ja) 半導体装置
JPH118264A (ja) 半導体装置及びその製造方法
TWI236720B (en) Semiconductor device
TWI697078B (zh) 封裝基板結構與其接合方法
JP2002026064A (ja) 半導体素子のボンディングパッド構造体及びその製造方法
JP5273920B2 (ja) 半導体装置
JP3259562B2 (ja) バンプ付き半導体装置の製造方法
US20060170087A1 (en) Semiconductor device
JP5273921B2 (ja) 半導体装置およびその製造方法
JP2003347338A (ja) 半導体装置
JP2013128145A (ja) 半導体装置
CN101088152A (zh) 半导体芯片及其制造方法、半导体芯片的电极结构及其形成方法以及半导体装置
JPS63252445A (ja) 半導体装置の製造方法
JPH03112135A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees