JP2003017520A - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法

Info

Publication number
JP2003017520A
JP2003017520A JP2001196002A JP2001196002A JP2003017520A JP 2003017520 A JP2003017520 A JP 2003017520A JP 2001196002 A JP2001196002 A JP 2001196002A JP 2001196002 A JP2001196002 A JP 2001196002A JP 2003017520 A JP2003017520 A JP 2003017520A
Authority
JP
Japan
Prior art keywords
layer
forming
wiring
film
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2001196002A
Other languages
English (en)
Inventor
Hiroyuki Shinoki
裕之 篠木
Toshimitsu Taniguchi
敏光 谷口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2001196002A priority Critical patent/JP2003017520A/ja
Priority to TW091113122A priority patent/TW577175B/zh
Priority to KR1020020035912A priority patent/KR20030003027A/ko
Priority to CN02125145A priority patent/CN1395315A/zh
Priority to US10/183,983 priority patent/US20030011073A1/en
Publication of JP2003017520A publication Critical patent/JP2003017520A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05009—Bonding area integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05024—Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05025—Disposition the internal layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01059—Praseodymium [Pr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 バンプ電極表面の平坦化を図る。 【解決手段】 半導体基板２１上に形成されたパッド部
５３上に金バンプ電極５６が形成されて成る半導体装置
において、前記金バンプ電極５６がパッシベーション膜
５２の開口部よりも内側に形成されていることを特徴と
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、更に言えば、バンプ電極の形成に関す
る。
【０００２】
【従来の技術】以下、従来の半導体装置とその製造方法
について図面を参照しながら説明する。
【０００３】図１４（ａ）及び図１４（ｂ）において、
１は半導体基板で、当該基板１上にＬＯＣＯＳ酸化膜か
ら成る絶縁膜２が形成され、この絶縁膜２上に下層配線
３が形成されている。
【０００４】また、前記下層配線３を被覆するように層
間絶縁膜４が形成され、この層間絶縁膜４に形成された
ビアホール５を介して前記下層配線３にコンタクトする
ように上層配線６が形成されている。
【０００５】そして、前記上層配線６を被覆するように
パッシベーション膜７が形成され、このパッシベーショ
ン膜７が開口されて成るパッド部７Ａに金バンプ電極８
が形成されている。
【０００６】
【発明が解決しようとする課題】ここで、上記パッド部
下にビアホール５があると、このビアホール５の表面段
差が、金バンプ電極８の表面にも残ってしまう。そのた
め、金バンプ電極８の表面段差により、例えば、ＴＡＢ
(Tap Automated Bonding)等の実装ポイントへの実装時
の歩留まり低下の原因となっていた。
【０００７】特に、例えば０．３５μｍ等の微細化プロ
セスで各種トランジスタを構成する場合、各ビアホール
（コンタクト孔）の寸法は最小寸法が適用されるため、
パッド部の開口径も微細な複数個のビアホールから構成
されることになる。そのため前記金バンプ電極８の表面
のように表面段差が残ってしまう。
【０００８】更に言えば、前記金バンプ電極８は、前記
パッド部の周辺部にあるパッシベーション膜７に跨る形
でパッド部上に形成されるため、自ずとその中央部にお
いて表面が窪んでしまうことになる。
【０００９】
【課題を解決するための手段】そこで、本発明の半導体
装置は上記課題に鑑み為されたもので、半導体基板上に
形成されたパッド部上にバンプ電極が形成されて成るも
のにおいて、前記バンプ電極がパッシベーション膜の開
口部よりも内側に形成されていることを特徴とする。
【００１０】また、本発明の半導体装置は、半導体基板
上にゲート酸化膜を介して形成されたゲート電極と、前
記ゲート電極に隣接するように形成されたソース・ドレ
イン層と、前記ゲート電極下方に形成され、チャネルを
構成する半導体層と、前記ソース・ドレイン層にコンタ
クト接続された下層配線と、前記下層配線を被覆する層
間絶縁膜に形成されたビアホールを介して前記下層配線
にコンタクト接続される上層配線と、前記上層配線を被
覆するパッシベーション膜が開口されて成るパッド部
と、前記パッド部上で、かつ前記パッシベーション膜の
開口部よりも内側に形成されたバンプ電極とを具備した
ことを特徴とする。
【００１１】更に、前記ビアホールは、前記下層配線を
被覆する層間絶縁膜に形成され、前記パッド部に構成さ
れる前記バンプ電極下以外の領域に形成されていること
を特徴とする。
【００１２】また、前記ゲート電極下方には、前記ソー
ス・ドレイン層に連なり、前記半導体層に接するように
当該ソース・ドレイン層と同一導電型の低濃度層が形成
されていることを特徴とする。
【００１３】更に、前記ゲート電極下方には、前記ソー
ス・ドレイン層に連なり、前記半導体層に接するように
当該ソース・ドレイン層と同一導電型の低濃度層が前記
半導体表層に浅く拡張形成されていることを特徴とす
る。
【００１４】そして、本発明の半導体装置の製造方法
は、半導体基板上に絶縁膜を介して配線を形成し、当該
配線を被覆するようにパッシベーション膜を形成した後
に、当該パッシベーション膜をパターニングして前記配
線上の所定領域を開口させて成るパッド部上にバンプ電
極を形成するものにおいて、前記パッシベーション膜の
開口部よりも内側にバンプ電極を形成することを特徴と
する。
【００１５】また、本発明の半導体装置の製造方法は、
一導電型の半導体基板上にゲート酸化膜を介してゲート
電極を形成する工程と、前記基板内に逆導電型不純物を
イオン注入して低濃度の逆導電型ソース・ドレイン層を
形成する工程と、逆導電型不純物をイオン注入すること
で前記低濃度の逆導電型ソース・ドレイン層に連なる低
濃度の逆導電型層を形成する工程と、逆導電型不純物を
イオン注入することで前記低濃度の逆導電型ソース・ド
レイン層内に高濃度の逆導電型ソース・ドレイン層を形
成する工程と、一導電型不純物をイオン注入することで
前記ゲート電極下方に前記逆導電型層を分断する一導電
型ボディ層を形成する工程と、前記ゲート電極を被覆す
る層間絶縁膜を介して前記ソース・ドレイン層にコンタ
クト接続する下層配線を形成する工程と、前記下層配線
を被覆するように層間絶縁膜を形成した後に当該層間絶
縁膜にビアホールを形成する工程と、前記ビアホールを
介して前記下層配線にコンタクト接続する上層配線を形
成する工程と、前記上層配線を被覆するように形成した
パッシベーション膜をパターニングして当該上層配線上
の所定領域を開口してパッド部を形成する工程と、前記
パッシベーション膜の開口部よりも内側にバンプ電極を
形成する工程とを具備したことを特徴とする。
【００１６】更に、前記ビアホールを形成する工程は、
前記下層配線を被覆する層間絶縁膜のパッド部に構成さ
れる前記バンプ電極下以外の領域に形成することを特徴
とする。
【００１７】これにより、バンプ電極がパッシベーショ
ン膜の開口部よりも内側のパッド部上に形成されること
で、バンプ電極はパッシベーション膜の段差の影響を受
けることが無く、バンプ電極表面が平坦化される。
【００１８】
【発明の実施の形態】以下、本発明の半導体装置とその
製造方法に係る一実施形態について、本発明を表示ディ
スプレイ駆動用ドライバを構成する各種ＭＯＳトランジ
スタが混載されて成る半導体装置に適用した実施形態に
ついて図面を参照しながら説明する。
【００１９】尚、上記表示ディスプレイには、ＬＣＤデ
ィスプレイ、ＬＥＤディスプレイ、有機ＥＬ（エレクト
ロ・ルミネッセンス）ディスプレイ、無機ＥＬディスプ
レイ、ＰＤＰ（プラズマ・ディスプレイ）、ＦＥＤ（フ
ィールド・エミッション・ディスプレイ）等の各種フラ
ット・パネル・ディスプレイがある。
【００２０】以下、一例として、例えば陽極ドライバと
陰極ドライバを有し、有機ＥＬ素子に定電流を供給し、
有機ＥＬ素子を発光させる有機ＥＬディスプレイ駆動ド
ライバについて説明する。尚、ＥＬ素子は自発光である
ため液晶表示装置で必要なバックライトを必要とせず、
視野角にも制限がない等の多くの利点を有していること
から、次世代の液晶表示装置への応用が期待されてい
る。特に、有機ＥＬ素子は高輝度が可能で、高効率、高
応答特性、並びに多色化の点で無機ＥＬ素子より優れて
いることが知られている。
【００２１】上記表示ディスプレイ駆動用ドライバは、
図１０（ａ）の左側からロジック系の（例えば、３Ｖ）
Ｎチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯ
Ｓトランジスタ、レベルシフタ用の（例えば、３０Ｖ）
Ｎチャネル型ＭＯＳトランジスタ、高耐圧系の（例え
ば、３０Ｖ）Ｎチャネル型ＭＯＳトランジスタ，図１０
（ｂ）の左側から低オン抵抗化が図られた高耐圧系の
（例えば、３０Ｖ）Ｎチャネル型ＭＯＳトランジスタ、
高耐圧系の（例えば、３０Ｖ）Ｐチャネル型ＭＯＳトラ
ンジスタ，及び低オン抵抗化が図られた高耐圧系の（例
えば、３０Ｖ）Ｐチャネル型ＭＯＳトランジスタで構成
される。尚、説明の便宜上、上記高耐圧系のＭＯＳトラ
ンジスタと低オン抵抗化が図られた高耐圧系のＭＯＳト
ランジスタとを差別化するため、以下の説明では低オン
抵抗化が図られた高耐圧系のＭＯＳトランジスタをＳＬ
ＥＤ（Slit channel by counter doping with extended
shallow drain）ＭＯＳトランジスタと呼称する。
【００２２】このような表示ディスプレイ駆動用ドライ
バを構成する各種ＭＯＳトランジスタが混載されて成る
半導体装置では、図１０に示すように上記高耐圧系のＰ
チャネル型ＭＯＳトランジスタと上記低オン抵抗化が図
られた高耐圧系のＰチャネル型ＳＬＥＤＭＯＳトランジ
スタが構成されるＮ型ウエル２３が段差高部となり、そ
の他の各種ＭＯＳトランジスタが構成されるＰ型ウエル
２２が段差低部に構成される。言い換えれば、微細なロ
ジック系の（例えば、３Ｖ）Ｎチャネル型ＭＯＳトラン
ジスタ及びＰチャネル型ＭＯＳトランジスタが段差低部
に配置されるように構成されている。
【００２３】以下、上記半導体装置の製造方法について
説明する。
【００２４】先ず、図１において、各種ＭＯＳトランジ
スタを構成するための領域を画定するために、例えばＰ
型の半導体基板（Ｐ−ｓｕｂ）２１内にＰ型ウエル（Ｐ
Ｗ）２２及びＮ型ウエル（ＮＷ）２３をＬＯＣＯＳ法を
用いて形成する。即ち、図示した説明は省略するが、前
記基板２１のＮ型ウエル形成領域上にパッド酸化膜及び
シリコン窒化膜を形成し、当該パッド酸化膜及びシリコ
ン窒化膜をマスクにして、例えばボロンイオンをおよそ
８０ＫｅＶの加速電圧で、８×１０12／ｃｍ2の注入条
件でイオン注入して、イオン注入層を形成する。その
後、前記シリコン窒化膜をマスクに基板表面をＬＯＣＯ
Ｓ法によりフィールド酸化してＬＯＣＯＳ膜を形成す
る。このとき、ＬＯＣＯＳ膜形成領域下にイオン注入さ
れていたボロンイオンが基板内部に拡散されてＰ型層が
形成される。
【００２５】次に、前記パッド酸化膜及びシリコン窒化
膜を除去した後に、前記ＬＯＣＯＳ膜をマスクに基板表
面にリンイオンをおよそ８０ＫｅＶの加速電圧で、９×
１０ 12／ｃｍ2の注入条件でイオン注入してイオン注入
層を形成する。そして、前記ＬＯＣＯＳ膜を除去した後
に、前記基板に注入された各不純物イオンを熱拡散させ
て、Ｐ型ウエル及びＮ型ウエルを形成することで、図１
に示すように前記基板２１内に形成されるＰ型ウエル２
２は段差低部に配置され、Ｎ型ウエル２３は段差高部に
配置される。
【００２６】そして、図２において、各ＭＯＳトランジ
スタ毎に素子分離するため、およそ５００ｎｍ程度の素
子分離膜２４をＬＯＣＯＳ法により形成し、この素子分
離膜２４以外の活性領域上におよそ８０ｎｍ程度の高耐
圧用の厚いゲート酸化膜２５を熱酸化により形成する。
【００２７】続いて、レジスト膜をマスクにして第１の
低濃度のＮ型及びＰ型のソース・ドレイン層（以下、Ｌ
Ｎ層２６、ＬＰ層２７と称す。）を形成する。即ち、先
ず、不図示のレジスト膜でＬＮ層形成領域上以外の領域
を被覆した状態で基板表層に、例えばリンイオンをおよ
そ１２０ＫｅＶの加速電圧で、８×１０12／ｃｍ2の注
入条件でイオン注入してＬＮ層２６を形成する。その
後、レジスト膜（ＰＲ）でＬＰ層形成領域上以外の領域
を被覆した状態で基板表層に、例えばボロンイオンをお
よそ１２０ＫｅＶの加速電圧で、８．５×１０12／ｃｍ
2の注入条件でイオン注入してＬＰ層２７を形成する。
尚、実際には後工程のアニール工程（例えば、１１００
℃のＮ2雰囲気中で、２時間）を経て、上記イオン注入
された各イオン種が熱拡散されてＬＮ層２６及びＬＰ層
２７となる。
【００２８】続いて、図３において、Ｐチャネル型及び
Ｎチャネル型ＳＬＥＤＭＯＳトランジスタ形成領域に形
成された前記ＬＮ層２６間及びＬＰ層２７間にレジスト
膜をマスクにしてそれぞれ第２の低濃度のＮ型及びＰ型
のソース・ドレイン層（以下、ＳＬＮ層２８及びＳＬＰ
層２９と称す。）を形成する。即ち、先ず、不図示のレ
ジスト膜でＳＬＮ層形成領域上以外の領域を被覆した状
態で基板表層に、例えばリンイオンをおよそ１２０Ｋｅ
Ｖの加速電圧で、１．５×１０12／ｃｍ2の注入条件で
イオン注入して前記ＬＮ層２６に連なるＳＬＮ層２８を
形成する。その後、レジスト膜（ＰＲ）でＳＬＰ層形成
領域上以外の領域を被覆した状態で基板表層に、例えば
ニフッ化ボロンイオン（49ＢＦ2 +）をおよそ１４０Ｋｅ
Ｖの加速電圧で、２．５×１０12／ｃｍ2の注入条件で
イオン注入して前記ＬＰ層２７に連なるＳＬＰ層２９を
形成する。尚、前記ＬＮ層２６と前記ＳＬＮ層２８また
は前記ＬＰ層２７と前記ＳＬＰ層２９の不純物濃度は、
ほぼ同等であるか、どちらか一方が高くなるように設定
されている。
【００２９】更に、図４において、レジスト膜をマスク
にして高濃度のＮ型及びＰ型のソース・ドレイン層（以
下、Ｎ＋層３０、Ｐ＋層３１と称す。）を形成する。即
ち、先ず、不図示のレジスト膜でＮ＋層形成領域上以外
の領域を被覆した状態で基板表層に、例えばリンイオン
をおよそ８０ＫｅＶの加速電圧で、２×１０15／ｃｍ 2
の注入条件でイオン注入してＮ＋層３０を形成する。そ
の後、レジスト膜（ＰＲ）でＰ＋層形成領域上以外の領
域を被覆した状態で基板表層に、例えばニフッ化ボロン
イオンをおよそ１４０ＫｅＶの加速電圧で、２×１０15
／ｃｍ2の注入条件でイオン注入してＰ＋層３１を形成
する。
【００３０】次に、図５において、前記ＳＬＮ層２８及
びＳＬＰ層２９の形成用のマスク開口径（図３参照）よ
りも細い開口径を有するレジスト膜をマスクにして前記
ＬＮ層２６に連なるＳＬＮ層２８の中央部及び前記ＬＰ
層２７に連なるＳＬＰ層２９の中央部にそれぞれ逆導電
型の不純物をイオン注入することで、当該ＳＬＮ層２８
及びＳＬＰ層２９を分断するＰ型ボディ層３２及びＮ型
ボディ層３３を形成する。即ち、先ず、不図示のレジス
ト膜でＰ型層形成領域上以外の領域を被覆した状態で基
板表層に、例えばニフッ化ボロンイオンをおよそ１２０
ＫｅＶの加速電圧で、５×１０12／ｃｍ2の注入条件で
イオン注入してＰ型ボディ層３２を形成する。その後、
レジスト膜（ＰＲ）でＮ型層形成領域上以外の領域を被
覆した状態で基板表層に、例えばリンイオンをおよそ１
９０ＫｅＶの加速電圧で、５×１０12／ｃｍ2の注入条
件でイオン注入してＮ型ボディ層３３を形成する。尚、
上記図３〜図５に示すイオン注入工程に関する作業工程
順は、適宜変更可能なものであり、前記Ｐ型ボディ層３
２及びＮ型ボディ層３３の表層部にチャネルが構成され
る。
【００３１】更に、図６において、前記通常耐圧用の微
細化Ｎチャネル型及びＰチャネル型ＭＯＳトランジスタ
形成領域の基板（Ｐ型ウエル２２）内に第２のＰ型ウエ
ル（ＳＰＷ）３４及び第２のＮ型ウエル（ＳＮＷ）３５
を形成する。
【００３２】即ち、前記通常耐圧のＮチャネル型ＭＯＳ
トランジスタ形成領域上に開口を有する不図示のレジス
ト膜をマスクにして前記Ｐ型ウエル２２内に、例えばボ
ロンイオンをおよそ１９０ＫｅＶの加速電圧で、１．５
×１０13／ｃｍ2の第１の注入条件でイオン注入後、同
じくボロンイオンをおよそ５０ＫｅＶの加速電圧で、
２．６×１０12／ｃｍ2の第２の注入条件でイオン注入
して、第２のＰ型ウエル３４を形成する。また、前記通
常耐圧用のＰチャネル型ＭＯＳトランジスタ形成領域上
に開口を有するレジスト膜（ＰＲ）をマスクにして前記
Ｐ型ウエル２２内に例えばリンイオンをおよそ３８０Ｋ
ｅＶの加速電圧で、１．５×１０13／ｃｍ 2の注入条件
でイオン注入して、第２のＮ型ウエル３５を形成する。
尚、３８０ＫｅＶ程度の高加速電圧発生装置が無い場合
には、２価のリンイオンをおよそ１９０ＫｅＶの加速電
圧で、１．５×１０13／ｃｍ2の注入条件でイオン注入
するダブルチャージ方式でも良い。続いてリンイオンを
およそ１４０ＫｅＶの加速電圧で、４．０×１０12／ｃ
ｍ2の注入条件でイオン注入する。
【００３３】次に、通常耐圧用のＮチャネル型及びＰチ
ャネル型ＭＯＳトランジスタ形成領域上とレベルシフタ
用のＮチャネル型ＭＯＳトランジスタ形成領域上の前記
ゲート酸化膜２５を除去した後に、図７に示すように、
この領域上に新たに所望の膜厚のゲート酸化膜を形成す
る。
【００３４】即ち、先ず、全面にレベルシフタ用のＮチ
ャネル型ＭＯＳトランジスタ用におよそ１４ｎｍ程度
（この段階では、およそ７ｎｍ程度であるが、後述する
通常耐圧用のゲート酸化膜形成時に膜厚が増大する。）
のゲート酸化膜３６を熱酸化により形成する。続いて、
通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳトラ
ンジスタ形成領域上に形成された前記レベルシフタ用の
Ｎチャネル型ＭＯＳトランジスタのゲート酸化膜３６を
除去した後に、この領域に通常耐圧用の薄いゲート酸化
膜３７（およそ７ｎｍ程度）を熱酸化により形成する。
【００３５】続いて、図８において、全面におよそ１０
０ｎｍ程度のポリシリコン膜を形成し、このポリシリコ
ン膜にＰＯＣｌ3を熱拡散源として熱拡散し導電化した
後に、このポリシリコン膜上におよそ１００ｎｍ程度の
タングステンシリサイド膜、更にはおよそ１５０ｎｍ程
度のＳｉＯ2膜を積層し、不図示のレジスト膜を用いて
パターニングして各ＭＯＳトランジスタ用のゲート電極
３８Ａ，３８Ｂ，３８Ｃ，３８Ｄ，３８Ｅ，３８Ｆ，３
８Ｇを形成する。尚、前記ＳｉＯ2膜は、パターニング
時のハードマスクとして働く。
【００３６】続いて、図９において、前記通常耐圧用の
Ｎチャネル型及びＰチャネル型ＭＯＳトランジスタ用に
低濃度のソース・ドレイン層を形成する。
【００３７】即ち、先ず、通常耐圧用のＮチャネル型Ｍ
ＯＳトランジスタ用の低濃度ソース・ドレイン層形成領
域上以外の領域を被覆する不図示のレジスト膜をマスク
にして、例えばリンイオンをおよそ２０ＫｅＶの加速電
圧で、６．２×１０13／ｃｍ 2の注入条件でイオン注入
して、低濃度のＮ−型ソース・ドレイン層３９を形成す
る。また、通常耐圧用のＰチャネル型ＭＯＳトランジス
タ用の低濃度ソース・ドレイン層形成領域上以外の領域
を被覆するレジスト膜（ＰＲ）をマスクにして、例えば
ニフッ化ボロンイオンをおよそ２０ＫｅＶの加速電圧
で、２×１０13／ｃｍ2の注入条件でイオン注入して、
低濃度のＰ−型ソース・ドレイン層４０を形成する。
【００３８】更に、図１０において、全面に前記ゲート
電極３８Ａ，３８Ｂ，３８Ｃ，３８Ｄ，３８Ｅ，３８
Ｆ，３８Ｇを被覆するようにおよそ２５０ｎｍ程度のＴ
ＥＯＳ膜４１をＬＰＣＶＤ法により形成し、前記通常耐
圧用のＮチャネル型及びＰチャネル型ＭＯＳトランジス
タ形成領域上に開口を有するレジスト膜（ＰＲ）をマス
クにして前記ＴＥＯＳ膜４１を異方性エッチングする。
これにより、図１０に示すように前記ゲート電極３８
Ａ，３８Ｂの両側壁部にサイドウォールスペーサ膜４１
Ａが形成され、前記レジスト膜（ＰＲ）で被覆された領
域にはＴＥＯＳ膜４１がそのまま残る。
【００３９】そして、前記ゲート電極３８Ａとサイドウ
ォールスペーサ膜４１Ａ並びに、前記ゲート電極３８Ｂ
とサイドウォールスペーサ膜４１Ａをマスクにして、前
記通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳト
ランジスタ用に高濃度のソース・ドレイン層を形成す
る。
【００４０】即ち、通常耐圧用のＮチャネル型ＭＯＳト
ランジスタ用の高濃度ソース・ドレイン層形成領域上以
外の領域を被覆する不図示のレジスト膜をマスクにし
て、例えばヒ素イオンをおよそ１００ＫｅＶの加速電圧
で、５×１０15／ｃｍ2の注入条件でイオン注入して、
高濃度のＮ＋型ソース・ドレイン層４２を形成する。ま
た、通常耐圧用のＰチャネル型ＭＯＳトランジスタ用の
高濃度ソース・ドレイン層形成領域上以外の領域を被覆
する不図示のレジスト膜をマスクにして、例えばニフッ
化ボロンイオンをおよそ４０ＫｅＶの加速電圧で、２×
１０15／ｃｍ2の注入条件でイオン注入して、高濃度の
Ｐ＋型ソース・ドレイン層４３を形成する。
【００４１】以下、図示した説明は省略するが、全面に
ＴＥＯＳ膜及びＢＰＳＧ膜等からなるおよそ６００ｎｍ
程度の層間絶縁膜を形成した後に、前記各高濃度のソー
ス・ドレイン層３０，３１，４２，４３にコンタクトす
る金属配線層を形成することで、前記表示ディスプレイ
駆動用ドライバを構成する通常耐圧用のＮチャネル型Ｍ
ＯＳトランジスタ及びＰチャネル型ＭＯＳトランジス
タ、レベルシフタ用のＮチャネル型ＭＯＳトランジス
タ、高耐圧用のＮチャネル型ＭＯＳトランジスタ及びＰ
チャネル型ＭＯＳトランジスタ，低オン抵抗化が図られ
た高耐圧用のＮチャネル型ＳＬＥＤＭＯＳトランジスタ
及びＰチャネル型ＳＬＥＤＭＯＳトランジスタが完成す
る。
【００４２】ここで、本発明の特徴は、下層配線を被覆
する層間絶縁膜に形成されるビアホールを介して上層配
線がコンタクトされて成るものにおいて、前記ビアホー
ルがパッド部に構成されるバンプ電極下には形成しない
ことで、バンプ電極表面の平坦化を可能にしたことであ
る。
【００４３】また、前記バンプ電極下にも下層配線を形
成しておくことで、パッド部周辺の平坦性を損なわない
ようにしたことである。
【００４４】更に、パッド部上にバンプ電極を形成する
際に、パッシベーション膜の開口部よりも内側に形成す
ることで、パッシベーション膜の段差による影響を受け
ない、その表面が平坦化されたバンプ電極を形成したこ
とである。
【００４５】以下、本発明の半導体装置、特にバンプ電
極構造とその製造方法について図面を参照しながら説明
する。
【００４６】尚、図１１乃至図１３ではＮチャネル型Ｓ
ＬＥＤＭＯＳトランジスタに本発明を適用した一例を紹
介するが、他のトランジスタに対しても同様に形成され
ている。
【００４７】先ず、図１１において、前記Ｎチャネル型
ＳＬＥＤＭＯＳトランジスタのソース・ドレイン層３０
（図１１では、ドレイン側の構成については省略してあ
る。）上に層間絶縁膜４５Ａに形成した第１のコンタク
ト孔４６を介して１層配線４７が形成され、当該１層配
線４７上に層間絶縁膜４５Ｂに形成した第２のコンタク
ト孔４８を介して２層配線４９が形成され、当該２層配
線４９上に層間絶縁膜４５Ｃに形成したビアホール５０
を介して３層配線５１が形成されている。
【００４８】そして、前記３層配線５１上を被覆するよ
うにパッシベーション膜５２を形成し、前記ビアホール
５０が形成された領域から離れた領域に延在した当該３
層配線５１上のパッシベーション膜５２上に形成したフ
ォトレジスト膜５３をマスクにして当該パッシベーショ
ン膜５２を３０〜８０μｍ程度開口させて、パッド部５
３を形成する。
【００４９】続いて、前記パッド部５３上を含む前記パ
ッシベーション膜５２上にチタンナイトライド（Ｔｉ
Ｎ）膜から成るバリアメタル膜５４を２００ｎｍ程度の
膜厚で形成する。尚、前記バリアメタル膜の材質として
は前記チタンナイトライド膜に限定されるものではな
く、チタンタングステン（ＴｉＷ）膜やチタン膜とそれ
らの膜との積層膜等を用いても良い。
【００５０】更に、前記パッシベーション膜５２の開口
部よりも内側にその開口部が位置するようにフォトレジ
スト膜５５を形成する。
【００５１】そして、図１２において、前記フォトレジ
スト膜５５の開口部内に前記バリアメタル膜５４を介し
て１５μｍ程度の膜厚の金バンプ電極５６を電気鍍金法
で形成する。
【００５２】更に、図１３において、前記フォトレジス
ト膜５５を除去した後に、前記金バンプ電極５６を被覆
するように形成されたフォトレジスト膜（図示省略）を
マスクにしてパッシベーション膜５２上のバリアメタル
膜５４を除去する。尚、図１３はパッド部５３のみを図
示した断面図である。
【００５３】以上説明したように本発明では、パッシベ
ーション膜５２の開口部よりも内側のパッド部５３上に
金バンプ電極５６を形成するようにしたため、従来（図
１４（ａ）及び図１４（ｂ））のようにパッシベーショ
ン膜の段差の影響による金バンプ電極の中央部が低くな
るといったことがなく、従って、金バンプ電極５６の表
面段差によるＴＡＢ(Tap Automated Bonding)等への実
装時の歩留まり低下を抑制することができる。
【００５４】ここで、前記３層配線５１は電源ラインと
なるため幅広に形成されており、このような幅広な配線
５１とコンタクト接続する場合には、コンタクト抵抗を
下げる目的で広いコンタクト孔を開口する必要がある
が、例えば０．３５μｍ等の微細化プロセスで各種トラ
ンジスタを構成する場合、各ビアホール（コンタクト
孔）の寸法は最小寸法が適用されるため、パッド部の開
口径も微細な複数個のビアホールから構成されることに
なる。そのため、従来（図１４（ａ）及び図１４
（ｂ））のように金バンプ電極８下に複数の微細なビア
ホール５を有すると当該金バンプ電極８の表面に段差が
残ってしまう。
【００５５】そこで、本発明ではパッド部に形成される
金バンプ電極５６下にはビアホール５０を形成せず、当
該金バンプ電極５６から離れた領域にビアホール５０を
形成するようにしたことで、従来のような金バンプ電極
表面にビアホールの表面段差が反映されることがない。
【００５６】即ち、本実施形態のように表示ディスプレ
イ駆動用ドライバを構成する各トランジスタを０．３５
μｍプロセスで構成した場合に、各ビアホール（コンタ
クト孔）の寸法は最小寸法が適用されるため、パッド部
の開口径も従来の（図１４（ａ）及び図１４（ｂ）に示
す）ように微細な複数個のビアホール５から構成される
ことになる。そのため、本発明では微細化プロセスにお
いてバンプ電極下にビアホールを形成しないことで、バ
ンプ電極表面の平坦化を可能にしている。
【００５７】また、上層配線（前記３層配線５１）とコ
ンタクトしないパッド部下の領域にも下層配線（前記２
層配線４９もしくは前記２層配線４９と前記１層配線４
７）を形成しておくことで、このパッド部周辺において
当該下層配線がないことにより段差が発生することがな
く、平坦性を損なうことがない。
【００５８】また、本実施形態では、パッド部５３に形
成される金バンプ電極５６下にビアホール５０を形成し
ないで、当該金バンプ電極５６から離れた領域にビアホ
ール５０を形成するようにした上層配線５１上のパッシ
ベーション膜５２を開口させて成るパッド部５３上に、
そのパッシベーション膜５２の開口部よりも内側に金バ
ンプ電極５６を形成する例を紹介したが、本発明はそれ
に限定されるものではなく、従来技術で説明したように
パッド部下にビアホールがあるような構造のものに対し
ても、そのパッド部上にパッシベーション膜の開口部よ
りも内側に金バンプ電極を形成するものでも良い。
【００５９】更に、本実施形態では、３層配線構造を有
する半導体装置に適用した例を紹介したが、更に多層構
造の半導体装置に適用するものであっても良い。
【００６０】
【発明の効果】本発明によれば、パッシベーション膜の
開口部よりも内側のパッド部上に金バンプ電極を形成し
たことで、パッシベーション膜の段差の影響を受けず、
その表面が平坦化されたバンプ電極が実現できる。
【００６１】また、パッド部に形成されるバンプ電極下
にビアホールを形成しないようにしたため、バンプ電極
表面の平坦化が図れる。
【００６２】更に、上層配線とコンタクトしないパッド
部下の領域にも下層配線を形成しておくことで、パッド
部周辺の平坦性を損なうことがない。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
【図２】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
【図３】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
【図４】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
【図５】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
【図６】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
【図７】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
【図８】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
【図９】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
【図１０】本発明の一実施形態の半導体装置の製造方法
を示す断面図である。
【図１１】本発明の一実施形態の半導体装置の製造方法
を示す断面図である。
【図１２】本発明の一実施形態の半導体装置の製造方法
を示す断面図である。
【図１３】本発明の一実施形態の半導体装置の製造方法
を示す断面図である。
【図１４】従来の半導体装置を示す図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 Ｆターム(参考） 5F038 AV06 BE07 CA10 CA18 EZ20 5F048 AB10 AC03 BA01 BB05 BB08 BC06 BE02 BE03 BF02 BF11 BF16 BG12 5F140 AA15 AA36 AB03 BA01 BB13 BC09 BE07 BF04 BF11 BF18 BG08 BG12 BG20 BG27 BG31 BG34 BG52 BG53 BH15 BH17 BK02 BK13 BK21 CA06 CA10 CB01 CB08 CC01 CC03 CC07 CE05

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成されたパッド部上に
    バンプ電極が形成されて成る半導体装置において、 前記バンプ電極がパッシベーション膜の開口部よりも内
    側に形成されていることを特徴とする半導体装置。
  2. 【請求項２】 半導体基板上にゲート酸化膜を介して形
    成されたゲート電極と、 前記ゲート電極に隣接するように形成されたソース・ド
    レイン層と、 前記ゲート電極下方に形成され、チャネルを構成する半
    導体層と、 前記ソース・ドレイン層にコンタクト接続された下層配
    線と、 前記下層配線を被覆する層間絶縁膜に形成されたビアホ
    ールを介して前記下層配線にコンタクト接続される上層
    配線と、 前記上層配線を被覆するパッシベーション膜が開口され
    て成るパッド部と、 前記パッド部上で、かつ前記パッシベーション膜の開口
    部よりも内側に形成されたバンプ電極とを具備したこと
    を特徴とする半導体装置。
  3. 【請求項３】 前記ビアホールは、前記下層配線を被覆
    する層間絶縁膜に形成され、前記パッド部に構成される
    前記バンプ電極下以外の領域に形成されていることを特
    徴とする請求項２に記載の半導体装置。
  4. 【請求項４】 前記ゲート電極下方には、前記ソース・
    ドレイン層に連なり、前記半導体層に接するように当該
    ソース・ドレイン層と同一導電型の低濃度層が形成され
    ていることを特徴とする請求項２に記載の半導体装置。
  5. 【請求項５】 前記ゲート電極下方には、前記ソース・
    ドレイン層に連なり、前記半導体層に接するように当該
    ソース・ドレイン層と同一導電型の低濃度層が前記半導
    体表層に浅く拡張形成されていることを特徴とする請求
    項２に記載の半導体装置。
  6. 【請求項６】 半導体基板上に絶縁膜を介して配線を形
    成し、当該配線を被覆するようにパッシベーション膜を
    形成した後に、当該パッシベーション膜をパターニング
    して前記配線上の所定領域を開口させて成るパッド部上
    にバンプ電極を形成する半導体装置の製造方法におい
    て、 前記パッシベーション膜の開口部よりも内側にバンプ電
    極を形成することを特徴とする半導体装置の製造方法。
  7. 【請求項７】 一導電型の半導体基板上にゲート酸化膜
    を介してゲート電極を形成する工程と、 前記基板内に逆導電型不純物をイオン注入して低濃度の
    逆導電型ソース・ドレイン層を形成する工程と、 逆導電型不純物をイオン注入することで前記低濃度の逆
    導電型ソース・ドレイン層に連なる低濃度の逆導電型層
    を形成する工程と、 逆導電型不純物をイオン注入することで前記低濃度の逆
    導電型ソース・ドレイン層内に高濃度の逆導電型ソース
    ・ドレイン層を形成する工程と、 一導電型不純物をイオン注入することで前記ゲート電極
    下方に前記逆導電型層を分断する一導電型ボディ層を形
    成する工程と、 前記ゲート電極を被覆する層間絶縁膜を介して前記ソー
    ス・ドレイン層にコンタクト接続する下層配線を形成す
    る工程と、 前記下層配線を被覆するように層間絶縁膜を形成した後
    に当該層間絶縁膜にビアホールを形成する工程と、 前記ビアホールを介して前記下層配線にコンタクト接続
    する上層配線を形成する工程と、 前記上層配線を被覆するように形成したパッシベーショ
    ン膜をパターニングして当該上層配線上の所定領域を開
    口してパッド部を形成する工程と、 前記パッシベーション膜の開口部よりも内側にバンプ電
    極を形成する工程とを具備したことを特徴とする半導体
    装置の製造方法。
  8. 【請求項８】 前記ビアホールを形成する工程は、前記
    下層配線を被覆する層間絶縁膜のパッド部に構成される
    前記バンプ電極下以外の領域に形成することを特徴とす
    る請求項７に記載の半導体装置の製造方法。
JP2001196002A 2001-06-28 2001-06-28 半導体装置とその製造方法 Withdrawn JP2003017520A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2001196002A JP2003017520A (ja) 2001-06-28 2001-06-28 半導体装置とその製造方法
TW091113122A TW577175B (en) 2001-06-28 2002-06-17 Semiconductor device and process
KR1020020035912A KR20030003027A (ko) 2001-06-28 2002-06-26 반도체 장치와 그 제조 방법
CN02125145A CN1395315A (zh) 2001-06-28 2002-06-28 半导体装置及其制造方法
US10/183,983 US20030011073A1 (en) 2001-06-28 2002-06-28 Semiconductor device and the manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001196002A JP2003017520A (ja) 2001-06-28 2001-06-28 半導体装置とその製造方法

Publications (1)

Publication Number Publication Date
JP2003017520A true JP2003017520A (ja) 2003-01-17

Family

ID=19033884

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001196002A Withdrawn JP2003017520A (ja) 2001-06-28 2001-06-28 半導体装置とその製造方法

Country Status (5)

Country Link
US (1) US20030011073A1 (ja)
JP (1) JP2003017520A (ja)
KR (1) KR20030003027A (ja)
CN (1) CN1395315A (ja)
TW (1) TW577175B (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003017521A (ja) * 2001-06-28 2003-01-17 Sanyo Electric Co Ltd 半導体装置とその製造方法
TWI245390B (en) * 2003-11-27 2005-12-11 Via Tech Inc Circuit layout structure
JP4674522B2 (ja) * 2004-11-11 2011-04-20 株式会社デンソー 半導体装置
JP2008047732A (ja) * 2006-08-17 2008-02-28 Sony Corp 半導体装置及びその製造方法
TWI419242B (zh) * 2007-02-05 2013-12-11 Chipmos Technologies Inc 具有加強物的凸塊結構及其製造方法
US8792163B2 (en) * 2008-03-26 2014-07-29 Raytheon Company Low order adaptive optics by translating secondary mirror of off-aperture telescope
US8653648B2 (en) * 2008-10-03 2014-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Zigzag pattern for TSV copper adhesion

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03136334A (ja) * 1989-10-23 1991-06-11 Nec Corp 半導体集積回路上の外部電極構造
JPH0479333A (ja) * 1990-07-23 1992-03-12 Nec Corp 半導体集積回路
US5834374A (en) * 1994-09-30 1998-11-10 International Business Machines Corporation Method for controlling tensile and compressive stresses and mechanical problems in thin films on substrates
JPH08124965A (ja) * 1994-10-27 1996-05-17 Oki Electric Ind Co Ltd 多層配線基板と半導体チップの接続方法
JPH08293523A (ja) * 1995-02-21 1996-11-05 Seiko Epson Corp 半導体装置およびその製造方法
US6022792A (en) * 1996-03-13 2000-02-08 Seiko Instruments, Inc. Semiconductor dicing and assembling method
JPH10247664A (ja) * 1997-03-04 1998-09-14 Hitachi Ltd 半導体集積回路装置およびその製造方法
JPH113984A (ja) * 1997-06-13 1999-01-06 Hitachi Ltd 半導体集積回路装置
US6731007B1 (en) * 1997-08-29 2004-05-04 Hitachi, Ltd. Semiconductor integrated circuit device with vertically stacked conductor interconnections
JP3660799B2 (ja) * 1997-09-08 2005-06-15 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US6261944B1 (en) * 1998-11-24 2001-07-17 Vantis Corporation Method for forming a semiconductor device having high reliability passivation overlying a multi-level interconnect
JP2000216184A (ja) * 1999-01-25 2000-08-04 Sanyo Electric Co Ltd 半導体装置およびその製造方法
TW444252B (en) * 1999-03-19 2001-07-01 Toshiba Corp Semiconductor apparatus and its fabricating method
JP2001332658A (ja) * 2000-03-14 2001-11-30 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2002198374A (ja) * 2000-10-16 2002-07-12 Sharp Corp 半導体装置およびその製造方法
JP4523194B2 (ja) * 2001-04-13 2010-08-11 富士通セミコンダクター株式会社 半導体装置とその製造方法
JP4260405B2 (ja) * 2002-02-08 2009-04-30 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US6960837B2 (en) * 2002-02-26 2005-11-01 International Business Machines Corporation Method of connecting core I/O pins to backside chip I/O pads

Also Published As

Publication number Publication date
TW577175B (en) 2004-02-21
CN1395315A (zh) 2003-02-05
KR20030003027A (ko) 2003-01-09
US20030011073A1 (en) 2003-01-16

Similar Documents

Publication Publication Date Title
US7372164B2 (en) Semiconductor device with parallel interconnects
US8416599B2 (en) Metal oxide semiconductor (MOS) field effect transistor having trench isolation region and method of fabricating the same
TWI539531B (zh) 半導體裝置及其製造方法
US6861372B2 (en) Semiconductor device manufacturing method
JP2003017521A (ja) 半導体装置とその製造方法
JP2003017522A (ja) 半導体装置とその製造方法
JP2003017520A (ja) 半導体装置とその製造方法
JPH05865B2 (ja)
US20080213965A1 (en) Method for manufacturing dmos device
JP3906032B2 (ja) 半導体装置
US6674114B2 (en) Semiconductor device and manufacturing method thereof
US8044487B2 (en) Semiconductor device and method of manufacturing the same
US6613659B2 (en) Manufacturing method of gate insulating film of multiple thickness
JP4544764B2 (ja) 半導体装置とそのパターンレイアウト方法
JP5178974B2 (ja) 半導体装置とその製造方法
US6624079B2 (en) Method for forming high resistance resistor with integrated high voltage device process
JP2007053399A (ja) 半導体装置
US6835615B2 (en) Method of manufacturing buried gate MOS semiconductor device having PIP capacitor
TW536826B (en) Semiconductor device and pattern layout method for the same
JPH10326896A (ja) 半導体装置及びその製造方法
KR100423694B1 (ko) 반도체 장치와 그 패턴 레이아웃 방법
JPH0750739B2 (ja) 半導体集積回路の多層配線構造
JPH1065017A (ja) 半導体装置およびその製造方法
JPH07122739A (ja) 半導体集積回路装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080530

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20090709