JP2001332658A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

Info

Publication number
JP2001332658A
JP2001332658A JP2001004838A JP2001004838A JP2001332658A JP 2001332658 A JP2001332658 A JP 2001332658A JP 2001004838 A JP2001004838 A JP 2001004838A JP 2001004838 A JP2001004838 A JP 2001004838A JP 2001332658 A JP2001332658 A JP 2001332658A
Authority
JP
Japan
Prior art keywords
integrated circuit
semiconductor integrated
circuit device
forming
relocation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001004838A
Other languages
English (en)
Inventor
Toshio Miyamoto
俊夫 宮本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2001004838A priority Critical patent/JP2001332658A/ja
Priority to TW090105417A priority patent/TW508706B/zh
Priority to KR1020010011916A priority patent/KR20010091932A/ko
Priority to US09/805,056 priority patent/US6518664B2/en
Priority to US09/951,981 priority patent/US6531768B2/en
Publication of JP2001332658A publication Critical patent/JP2001332658A/ja
Priority to US10/331,874 priority patent/US6656829B2/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134—Stud bumping, i.e. using a wire-bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13016—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/1357—Single coating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/1369—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16104—Disposition relative to the bonding area, e.g. bond pad
    • H01L2224/16105—Disposition relative to the bonding area, e.g. bond pad the bump connector connecting bonding areas being not aligned with respect to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01056—Barium [Ba]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】 金属配線および金属配線のガイド層兼保護膜
を比較的簡単な工程で、精度よく形成することができる
半導体集積回路装置の製造方法を提供する。 【解決手段】 再配置前電極部ＢＰ上に形成された光硬
化性樹脂層にレーザー光５を照射、走査することによ
り、再配置前電極部ＢＰ上からバンプ電極当接領域ＢＡ
まで延在する金属配線の形成領域周辺の樹脂を硬化さ
せ、金属配線形成領域が中空部となった金属配線のガイ
ド層兼保護膜である硬化樹脂部６を形成した後、この硬
化樹脂部６内部に金属配線を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、チップ上に配置されたバン
プ電極と再配置前電極部とを金属配線を介して電気的に
接続するＣＳＰ（Chip Size Package）に適用して有効
な技術に関する。
【０００２】
【従来の技術】電気電子機器の小型化に伴い、これらに
用いられる半導体集積回路装置の小型・薄型化が進めら
れている。ＣＳＰは、半導体チップのサイズと同等また
は、わずかに大きいパッケージの総称であり、小型・薄
型化を実現できるパッケージとして実用化されている。
【０００３】このＣＳＰにおいては、半導体チップ内の
最上層配線の一部である再配置前電極部（例えば、ボン
ディングパッドと呼ばれる部分）と、外部接続端子であ
るバンプ電極との間が、金属配線を用いて接続される。
【０００４】この接続方法には、例えば、次のような方
法がある。まず、最上層配線上のパッシベーション膜お
よびポリイミド膜をエッチングにより選択的に除去し、
再配置前電極部を露出させる。この後、パッシベーショ
ン膜および再配置前電極部上にスパッタ法により銅（Ｃ
ｕ）膜を堆積し、パターニングする。このような方法に
より、再配置前電極部からバンプ電極形成領域まで延在
するＣｕ配線が形成される。このような方法について
は、例えば、特開平８−３４０００２号公報に記載され
ている。
【０００５】また、再配置前電極部からバンプ電極形成
領域まで延在するワイヤー状突起をボンディングマシン
によって形成する方法がある。このような方法について
は、例えば、ＵＳＰ５，４７６，２１１号公報に記載さ
れている。
【０００６】一方、半導体チップを封止する技術とし
て、光エネルギにより硬化する光硬化性組成物を用いて
封止層を形成する技術が検討されている。これは、光硬
化性組成物を用いた封止層の形成後、はんだペーストを
充填し、このペースト上にはんだバンプを形成するもの
で、例えば、特開平８−２９３５０９号公報に記載され
ている。
【０００７】
【発明が解決しようとする課題】しかしながら、前述の
方法では、応力緩和層として用いられるポリイミド膜に
Ｃｕ配線形成時のスパッタ耐性が要求され、材料開発が
困難である。また、Ｃｕ配線の製造工程が多岐に渡るた
め、コスト低減が困難である。
【０００８】一方、ボンディングマシンによるワイヤー
状突起の形成においては、機械的に端子を形成するた
め、端子間のピッチに限界がある。また、端子が露出し
ているため、端子間にショートが発生し易い。
【０００９】また、前述の光硬化性組成物を用いた方法
では、金属配線部（はんだペースト部）および封止層の
応力緩和力が充分でないと思われる。
【００１０】本発明の目的は、光硬化性樹脂を利用する
ことにより、この金属配線部並びに金属配線のガイド層
兼保護膜を比較的簡単な工程で、精度よく形成すること
ができ、応力緩和力を備えた半導体集積回路装置の製造
方法を提供することにある。
【００１１】本発明の前記目的と新規な特徴は、本明細
書の記述および添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１３】（１）本発明の半導体集積回路装置の製造
方法は、半導体基板上の絶縁膜および再配置前電極部上
に光硬化性樹脂層を形成し、前記再配置前電極部上から
バンプ電極の当接領域まで延在する金属配線形成予定領
域の周辺部にレーザー光を照射し、走査することにより
前記光硬化性樹脂層を硬化させ、ガイド層を形成し、こ
のガイド層に沿った中空部にメッキを施すことにより金
属配線を形成する。
【００１４】（２）前記再配置前電極部上に、電解メッ
キ用の金属種膜を形成し、電界メッキにより金属配線を
形成してもよい。
【００１５】（３）前記ガイド層に、前記バンプ電極当
接領域より大きい開口部を形成してもよい。
【００１６】（４）また、ガイド層の下方領域の一部に
導入孔を形成してもよい。
【００１７】（５）また、本発明の半導体集積回路装置
の製造方法は、半導体基板上の絶縁膜および再配置前電
極部上に光硬化性樹脂層を形成し、前記再配置前電極部
上からバンプ電極の当接領域まで延在する金属配線形成
予定領域にレーザー光を照射し、走査することにより前
記光硬化性樹脂層を硬化させ、この硬化した樹脂の表面
にメッキを施すことにより、金属配線を形成する。
【００１８】（６）また、本発明の半導体集積回路装置
の製造方法は、半導体集積回路を有するチップが搭載さ
れた実装基板上に、光硬化性樹脂層を形成し、レーザー
光を照射し、走査することにより、光導波路もしくは高
周波伝送路等の信号路や、液状物質の流路管を形成す
る。
【００１９】（７）本発明の半導体集積回路装置は、再
配置前電極部上からバンプ電極の当接領域まで延在する
金属配線と、前記金属配線の周囲に形成され、光硬化性
樹脂を硬化させることにより形成された保護層を有す
る。
【００２０】（８）本発明の半導体集積回路装置は、再
配置前電極部上からバンプ電極の当接領域まで延在する
硬化樹脂部であって、光硬化性樹脂を硬化させることに
より形成された硬化樹脂部と、前記硬化樹脂部の周囲に
形成された金属配線部を有する。
【００２１】（９）本発明の半導体集積回路装置は、半
導体集積回路を有するチップが搭載された実装基板と、
光硬化性樹脂を硬化させることにより形成された硬化樹
脂部からなる光導波路もしくは高周波伝送路等の信号路
や、液状物質の流路管を有する。
【００２２】上記手段によれば、光硬化性樹脂を利用
し、再配置前電極部からバンプ電極まで延在する金属配
線形成領域周辺の樹脂を硬化させ、金属配線のガイドお
よび保護膜層を形成した後、金属配線を形成するので、
この金属配線部並びに金属配線のガイド層兼保護膜を比
較的簡単な工程で、精度よく形成することができる。
【００２３】また、金属配線がガイドおよび保護膜層で
覆われているので、外部応力を緩和することができる。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００２５】（実施の形態１）本発明の実施の形態１で
ある半導体集積回路装置の製造方法を図１〜図６を用い
て順次説明する。
【００２６】まず、図１に示すように、半導体基板（以
下、単に基板という）１上には、パッシベーション膜お
よびポリイミド樹脂等からなる保護層２（絶縁膜）が形
成されている。この保護層２は、基板１上に形成された
最上層配線３上に形成され、この最上層配線の一部が再
配置前電極部ＢＰとして露出するよう、保護層２の一部
が除去されている。なお、図１には図示していないが、
基板１上には、メモリやマイコンを構成するＭＩＳＦＥ
Ｔ (Metal Insulator Semiconductor Field Effect Tra
nsistor)等の素子（半導体素子）が形成されており、複
数層の配線を介して最上層配線に接続されている。図４
７にその一例を示す。図４７に示すように、拡散層４７
２が形成された基板１のアクティブ領域、即ち、フィー
ルド酸化膜４７３が形成されていない領域に、通常のＭ
ＯＳデバイスプロセスにより、ＭＩＳＦＥＴＱｎを形成
する。このＭＩＳＦＥＴＱｎ上に酸化シリコン膜４７４
を形成し、ＭＩＳＦＥＴＱｎのソース、ドレイン領域上
の酸化シリコン膜４７４を除去し、コンタクトホールを
形成する。さらに、このコンタクトホールおよび酸化シ
リコン膜４７４上に、スパッタ法によりＡｌ膜４７５を
堆積した後、ドライエッチングによりＡｌ膜４７５をパ
ターンニングする。同様に、Ａｌ膜４７５上に酸化シリ
コン膜４７６を形成した後、コンタクトホールを形成
し、Ａｌ配線４７７を形成する。さらに、Ａｌ配線４７
７上に酸化シリコン膜４７８を形成した後、コンタクト
ホールを形成し、Ａｌ配線３（最上層配線）を形成す
る。このように、酸化シリコン膜とＡｌ配線を交互に形
成することにより多層配線構造を得ることができる。ま
た、最上層配線３上には、無機パッシベーション膜２ａ
およびポリイミド樹脂層等の有機パッシベーション膜２
ｂ（保護層２）を形成し、前述した通り、これらの膜を
選択的に除去することにより、最上層配線３の一部を再
配置前電極部ＢＰとして露出させる。
【００２７】次に、図２に示すように、保護層２および
再配置前電極部ＢＰ上に、光硬化性樹脂を塗布し、光硬
化性樹脂層４を形成する。なお、この光硬化性樹脂層４
の形成にあたっては、テープ状に形成した光硬化性樹脂
を基板に貼り付ける方法、スクリーン印刷する方法が用
いられる。また、液状の光硬化性樹脂を、容器内に収容
し、基板を容器内に固定する方法を用いることもでき
る。また、光硬化性樹脂材料としては、ウレタンアクリ
ルレート、感光性ポリイミド、シリコン樹脂およびフッ
素樹脂等を用いることができる。
【００２８】次に、図３に示すように、レーザー光５を
照射し、その集光部ＦＰにおいて、光硬化性樹脂層４の
硬化反応を引き起こす。この集光部ＦＰを、再配置前電
極部ＢＰからバンプ電極当接領域ＢＡまで、後述する金
属配線の形成領域（図３の破線部）の周辺部に走査する
ことにより、金属配線形成領域の周辺部の光硬化性樹脂
層４を硬化させる。この走査方法は、前記金属配線形成
領域の周辺部をらせん状に走査させる等、種々考えられ
る。なお、レーザー光として、エキシマレーザ、電子ビ
ームの他、Ｘ線や紫外線を用いることができる。
【００２９】次に、未硬化の光硬化性樹脂層４を除去す
る。その結果、図４示すように、金属配線の形成領域が
中空部となった管状の硬化樹脂部６（ガイド層）が形成
される。この硬化樹脂部６が、後述する金属配線形成時
の当該配線のガイド層となり、金属配線形成後において
は、金属配線に加わる応力を緩和する保護膜となる。
【００３０】次に、基板１を銅の無電解メッキ液に浸漬
し、図５に示すように、硬化樹脂部６の内部において銅
を成長させることにより、再配置前電極部ＢＰからバン
プ電極当接領域ＢＡまで延在する直径３〜１０μｍの銅
配線７（金属配線）を形成する。
【００３１】さらに、図６に示すように、銅配線７のバ
ンプ電極当接領域ＢＡ上に、はんだバンプ８（バンプ電
極）をボール転写もしくはスクリーン印刷又は半田メッ
キなどの手法により形成する。この後、ウエハ状態の基
板１が、ダイシングされ複数個のチップに分割され、例
えば、図４８に示すように実装される。即ち、実装基板
４８１上にチップ１をフェイスダウンでマウントし、バ
ンプ電極を８を加熱リフローする。なお、チップ１と実
装基板４８１との間にアンダフィル樹脂を充填しても良
い。
【００３２】このように、本実施の形態によれば、光硬
化性樹脂を利用し、再配置前電極部ＢＰからバンプ電極
当接領域ＢＡまで延在する金属配線形成領域周辺の樹脂
を硬化させ金属配線用のガイド層６とした後、金属配線
７を形成することとしたので、金属配線７並びにこの金
属配線用のガイド層兼保護膜となる硬化樹脂部６を比較
的簡単な工程で、精度よく形成することができる。ま
た、本実施の形態によれば、略Ｓ字形状の金属配線７を
容易に形成することができ、チップ１と実装基板４８１
との間に生じる応力を緩和することができる。
【００３３】（実施の形態２）次に、本発明の実施の形
態２である半導体集積回路装置の製造方法を図７〜図１
６を用いて順次説明する。
【００３４】実施の形態１の場合と同様に、図７に示す
ように、基板１上には、無機パッシベーション膜および
ポリイミド樹脂等の有機パッシベーション膜からなる保
護層２（絶縁膜）が形成され、保護層２の一部が除去さ
れ最上層配線３の一部が再配置前電極部ＢＰとして露出
している。
【００３５】次に、図８に示すように、保護層２および
再配置前電極部ＢＰ上に、電解メッキ用の種膜２１（金
属種膜）を形成する。さらに、図９に示すように、電解
メッキ用の種膜２１上にレジスト膜２２を形成し、再配
置前電極部ＢＰ上のレジスト膜２２をフォトリソグラフ
ィーにより除去する。
【００３６】以降は、実施の形態１の場合と同様に、図
１０に示すように、レジスト膜２２および再配置前電極
部ＢＰ上に光硬化性樹脂を塗布し、光硬化性樹脂層４を
形成する。その後、図１１に示すように、レーザー光５
の集光部ＦＰを、再配置前電極部ＢＰからバンプ電極当
接領域ＢＡまでの金属配線形成領域（図１１の破線部）
の周辺部に走査することにより、金属配線形成領域の周
辺部の光硬化性樹脂層４を硬化させる。
【００３７】次に、未硬化の光硬化性樹脂層４を除去
し、図１２に示すように、金属配線形成領域が中空部と
なった管状の硬化樹脂部６（ガイド層）を形成する。
【００３８】次に、図１３に示すように、硬化樹脂部６
の内部において銅を電解メッキにより成長させ、再配置
前電極部ＢＰからバンプ電極当接領域ＢＡまで延在する
銅配線７（金属配線）を形成する。
【００３９】その後、図１４に示すように、レジスト膜
２２を除去し、さらに、図１５に示すように、電解メッ
キ用の種膜２１をライトエッチングにより除去する。
【００４０】さらに、図１６に示すように、銅配線７の
バンプ電極当接領域ＢＡ上に、はんだバンプ８（バンプ
電極）をボール転写もしくはスクリーン印刷などの手法
により形成する。なお、はんだバンプ８を電界メッキに
より形成することも可能である。このはんだバンプ８を
電界メッキにより形成する場合には、前述の銅配線７
（金属配線）の形成に続いてはんだを成長させてもよ
い。
【００４１】この後、ウエハ状態の基板１が、ダイシン
グにより複数個のチップに分割され、実装される。
【００４２】このように、本実施の形態によれば、再配
置前電極部ＢＰ上に電解メッキ用の種膜２１を形成し、
電解メッキにより銅配線７を形成することとしたので、
メッキ成長速度が大きくなり、迅速な処理が可能とな
る。特に、細くて長い銅配線を形成するような場合に適
する。
【００４３】（実施の形態３）次に、本発明の実施の形
態３である半導体集積回路の製造方法を図１７〜図２６
を用いて順次説明する。
【００４４】実施の形態１の場合と同様に、図１７に示
すように、基板１上には、無機パッシベーション膜およ
びポリイミド樹脂等の有機パッシベーッション膜からな
る保護層２（絶縁層）が形成され、保護層２の一部が除
去され最上層配線３の一部が再配置前電極部ＢＰとして
露出している。
【００４５】次に、図１８に示すように、保護層２およ
び再配置前電極部ＢＰ上に、電解メッキ用の種膜２１を
形成する。さらに、図１９に示すように、電解メッキ用
の種膜２１上にレジスト膜２２を形成し、再配置前電極
部ＢＰ上のレジスト膜２２をフォトリソグラフィーによ
り除去した後、レジスト膜２２および再配置前電極部Ｂ
Ｐ上に光硬化性樹脂層４を塗布する。
【００４６】次に、図２０に示すように、レーザー光５
の集光部ＦＰを、再配置前電極部ＢＰからバンプ電極当
接領域ＢＡまでの金属配線形成領域（図２０の破線部）
の周辺部に走査することにより、金属配線形成領域の周
辺部の光硬化性樹脂を硬化させる。この際、バンプ電極
当接領域ＢＡより大きい領域ＯＡが開口部となるようレ
ーザー光５を走査する（図２１参照）。
【００４７】次に、図２１に示すように、未硬化の光硬
化性樹脂層４を除去し、金属配線形成領域が中空部とな
った硬化樹脂部６（ガイド層）を形成する。この硬化樹
脂部６は、バンプ電極当接領域ＢＡより大きい領域ＯＡ
が、開口した形状となっている。
【００４８】次に、図２２に示すように、硬化樹脂部６
の内部において銅を電解メッキにより成長させ、再配置
前電極部ＢＰから領域ＯＡまで延在する銅配線７（金属
配線）を形成する。ここで、銅配線７の表面に凹凸が生
じている場合は、例えば、機械化学的研磨法（ＣＭＰ：
Chemical Mechanical Polishing）を用いてその表面を
平坦化する。
【００４９】その後、図２３に示すように、レジスト膜
２２を除去し、さらに、図２４に示すように、電解メッ
キ用の種膜２１をライトエッチングにより除去する。
【００５０】さらに、図２５に示すように、銅配線７上
の領域ＯＡ上に絶縁膜３１を形成した後、バンプ電極当
接領域ＢＡ上の絶縁膜３１をエッチングにより除去す
る。この絶縁膜３１の形成には、印刷法を用いてもよい
し、光硬化性樹脂を用いて再度形成してもよい。
【００５１】次に、図２６に示すように、バンプ電極当
接領域ＢＡ上にはんだバンプ８（バンプ電極）をボール
転写もしくはスクリーン印刷などの手法により形成す
る。この後、ウエハ状態の基板１が、ダイシングにより
複数個のチップに分割され、実装される。
【００５２】このように、本実施の形態によれば、バン
プ電極当接領域ＢＡを含む領域ＯＡが、開口した形状と
なるよう硬化樹脂部６を形成したので、その後の電解メ
ッキ工程において、この開口部ＯＡからメッキ液が供給
され、メッキ成長速度が大きくなり、処理時間を短縮す
ることができる。なお、電解メッキ用の種膜２１を形成
せず、無電解メッキにより銅配線を形成する場合におい
ても、同形状の硬化樹脂部６を形成すれば、同様に、開
口部からメッキ液が供給され、メッキ成長速度が大きく
なる。
【００５３】（実施の形態４）次に、本発明の実施の形
態４である半導体集積回路の製造方法を図２７〜図３２
を用いて順次説明する。
【００５４】実施の形態１の場合と同様に、図２７に示
すように、基板１上には、無機パッシベーション膜およ
びポリイミド樹脂等の有機パッシベーション膜からなる
保護層２（絶縁膜）が形成され、保護層２の一部が除去
され最上層配線３の一部が再配置前電極部ＢＰとして露
出している。さらに、保護層２および再配置前電極部Ｂ
Ｐ上に形成されたレジスト膜４１のうち、再配置前電極
部ＢＰ上のレジスト膜４１がフォトリソグラフィーによ
り除去されている。このレジスト膜４１は、後述する銅
配線７が、保護層２に密着するのを防止するために設け
られる。
【００５５】次に、レジスト膜４１および再配置前電極
部ＢＰ上に、光硬化性樹脂を塗布し、レーザー光の集光
部を、再配置前電極部ＢＰからバンプ電極当接領域ＢＡ
までの金属配線形成領域の周辺部に走査することによ
り、金属配線形成領域の周辺部の光硬化性樹脂を硬化さ
せる。この際、バンプ電極当接領域ＢＡ下（下方領域の
一部）であって、レジスト膜４１上に、開口部４２（導
入孔）が形成されるようレーザー光を走査する（図２８
参照）。
【００５６】次に、図２８に示すように、未硬化の光硬
化性樹脂を除去し、金属配線形成領域が中空部となった
硬化樹脂部６（ガイド層）を形成する。この硬化樹脂部
６は、バンプ電極当接領域ＢＡ下であって、レジスト膜
上に開口部４２（導入孔）を有する。
【００５７】次に、基板１を銅の無電解メッキ液に浸漬
し、図２９に示すように、硬化樹脂部６の内部において
銅を成長させることにより、再配置前電極部ＢＰからバ
ンプ電極当接領域ＢＡまで延在する銅配線７（金属配
線）を形成する。
【００５８】その後、図３０に示すように、レジスト膜
４１を除去する。なお、レジスト膜４１が、柔らかな素
材のものであれば、図３２に示すように、除去する必要
はない。さらに、図３１に示すようにバンプ電極当接領
域ＢＡ上に、はんだバンプ８（バンプ電極）をボール転
写もしくはスクリーン印刷などの手法により形成する。
この後、ウエハ状態の基板１が、ダイシングにより複数
個のチップに分割され、実装される。
【００５９】このように、本実施の形態によれば、バン
プ電極当接領域ＢＡ下であって、レジスト膜４１上に開
口部（導入孔）４２を有するよう硬化樹脂部６を形成し
たので、無電解メッキ工程において、開口部４２からメ
ッキ液が供給され、メッキ成長速度が大きくなり、処理
時間を短縮することができる。
【００６０】（実施の形態５）次に、本発明の実施の形
態５である半導体集積回路の製造方法を図３３〜図３７
を用いて順次説明する。
【００６１】実施の形態１の場合と同様に、図３３に示
すように、基板１上には、無機パッシベーション膜およ
びポリイミド樹脂等の有機パッシベーション膜からなる
保護層２（絶縁膜）が形成された後、保護層２の一部が
除去され最上層配線３の一部が再配置前電極部ＢＰとし
て露出している。その再配置前電極部ＢＰおよび保護層
２上には、電解メッキ用の種膜５１が形成され、さら
に、この電解メッキ用の種膜５１上にはレジスト膜５２
が形成されている。また、再配置前電極部ＢＰ上のレジ
スト膜５２は、フォトリソグラフィーにより除去され、
電解メッキ用の種膜５１が露出している。
【００６２】以降は、実施の形態４の場合と同様に、レ
ジスト膜５２および再配置前電極部ＢＰ上の電解メッキ
用の種膜５１上に、光硬化性樹脂層を形成し、レーザー
光の集光部を、再配置前電極部ＢＰからバンプ電極当接
領域ＢＡまでの金属配線形成領域の周辺部に走査するこ
とにより、金属配線形成領域の周辺部の光硬化性樹脂を
硬化させる。この際、バンプ電極当接領域ＢＡ下（下方
領域）であって、レジスト膜５２上に、開口部（導入
孔）５３が形成されるようレーザー光を走査する（図３
４参照）。
【００６３】次に、図３４に示すように、未硬化の光硬
化性樹脂を除去し、金属配線形成領域が中空部となった
硬化樹脂部６（ガイド層）を形成する。この硬化樹脂部
６は、バンプ電極当接領域ＢＡ下であって、レジスト膜
５２上に開口部（導入孔）５３を有する。
【００６４】次に、図３５に示すように、硬化樹脂部６
の内部において銅を電解メッキにより成長させ、再配置
前電極部ＢＰからバンプ電極当接領域ＢＡまで延在する
銅配線７（金属配線）を形成する。
【００６５】その後、図３６に示すように、レジスト膜
５２を除去し、さらに、図３７に示すように電解メッキ
用の種膜５１をライトエッチングにより除去する。次
に、バンプ電極当接領域ＢＡ上に、はんだバンプ８（バ
ンプ電極）をボール転写もしくはスクリーン印刷などの
手法により形成する。
【００６６】なお、はんだバンプ８を電界メッキにより
形成する場合には、前述の銅配線７（金属配線）の形成
に続いてはんだを成長させてもよい。この後、ウエハ状
態の基板１が、ダイシングにより複数個のチップに分割
され、実装される。
【００６７】このように、本実施の形態によれば、再配
置前電極部ＢＰ上に電解メッキ用の種膜５１を形成し、
電解メッキにより銅配線７を形成することとしたので、
メッキ成長速度が大きくなる。また、硬化樹脂部６が、
バンプ電極当接領域ＢＡ下であってレジスト膜５２上に
開口部（導入孔）５３を有するため、この開口部５３か
らメッキ液が供給される。その結果、さらにメッキ成長
速度が大きくなり、処理時間を短縮することができる。
【００６８】（実施の形態６）実施の形態１から５に共
通して、再配置前電極部の配列とバンプ電極の配列が同
じであり、銅配線の形状が同一である場合は、硬化樹脂
部６の形成工程のスループットを高めるため、レーザー
光を複数本に分岐する光学系を設置し、複数の硬化樹脂
部６を同時に形成することも可能である。この場合、レ
ーザー光の間隔が、バンプ電極のピッチに相当するよう
装置の光学系を設計する。
【００６９】このように、分岐した複数本のレーザー光
を用いれば、複数の硬化樹脂部６を同時に形成すること
ができ、処理時間を大幅に短縮することができる。
【００７０】（実施の形態７）次に、硬化樹脂部６の形
状について、実施の形態４の欄で説明した図２８、図３
８及び図３９を参照しながら説明する。図２８のＡ−
Ａ’断面図を、図３８（ａ）、（ｂ）に示す。図３８
（ａ）に示すように、レジスト膜４１上に形成された硬
化樹脂部６のＡ−Ａ’断面形状（図２８）を四角形状と
することができる。また、図３８（ｂ）に示すように、
硬化樹脂部６のＡ−Ａ’断面形状（図２８）を半円形状
（逆Ｕ字状）とすることができる。さらに、図示してい
ないが、Ｕ字状とすることもできる。
【００７１】また、図２８のＢ−Ｂ’断面図を、図３９
（ａ）〜（ｃ）に示す。図３９（ａ）（ｂ）および
（ｃ）に示すように、樹脂硬化部６は、再配置前電極部
ＢＰおよびバンプ電極形成領域ＢＡを覆うよう形成さ
れ、樹脂硬化部６のＢ−Ｂ’断面形状（図２８）は、再
配置前電極部ＢＰおよびバンプ電極形成領域ＢＡを囲ん
だ形状となる。さらに、図３９（ａ）に示すように、樹
脂硬化部６のＢ−Ｂ’断面形状を、再配置前電極部ＢＰ
からバンプ電極形成領域ＢＡにかけて先細りの形状とす
ることができる。また、図３９（ｂ）に示すように、樹
脂硬化部６のＢ−Ｂ’断面形状を、再配置前電極部ＢＰ
とバンプ電極形成領域ＢＡとの中間部にくびれを有する
形状とすることができる。さらに、図３９（ｃ）に示す
ように、樹脂硬化部６のＢ−Ｂ’断面形状を、再配置前
電極部ＢＰおよびバンプ電極形成領域ＢＡを略長方形状
に囲んだ形状とすることもできる。
【００７２】以上、硬化樹脂部６の形状を、図２８、図
３８および図３９を用いて説明したが、実施の形態４の
みならず、第１、第２、第３、および実施の形態５の場
合も類似の形状とすることができる。また、実施の形態
１における硬化樹脂部６の形状は、図３８（ｂ）を用い
て説明した半円形状（逆Ｕ字状）であり、かつ、図３９
（ｂ）を用いて説明した再配置前電極部ＢＰとバンプ電
極形成領域ＢＡとの中間部にくびれを有する形状とする
ことができる。
【００７３】（実施の形態８）さらに、図４０に示すよ
うに、光硬化性樹脂を用いて、放熱板８１を形成するこ
ともできる。即ち、実施の形態５欄において説明した図
３３のレジスト膜５２上および再配置前電極部ＢＰ上
に、光硬化性樹脂層を形成後、レーザー光を走査し、硬
化樹脂部６を形成する際、金属配線形成領域の周辺部以
外の光硬化性樹脂にレーザー光を照射し凹凸部（８１）
を形成する（図４０）。この凹凸部は、放熱板の役割を
果たし、このような凹凸部を形成することにより、基板
の能動素子形成面上の熱を効果的に放熱できる。また、
金属配線形のガイド部となる硬化樹脂部６と同一工程で
放熱板８１を形成することができるので、短工程で上記
効果を得ることができる。
【００７４】本実施の形態は、実施の形態５のみなら
ず、実施の形態１から４にも適用可能である。
【００７５】（実施の形態９）また、実施の形態１から
５においては、光硬化性樹脂層にレーザー光を照射し、
金属配線形成領域が中空部となった硬化樹脂部６（ガイ
ド層）を形成した後、この中空部に銅配線７を形成した
が、当該硬化樹脂部をコアとして表面に無電解めっきを
施すことにより配線層とすることもできる。
【００７６】まず、実施の形態１と同様に、最上層配線
上に形成され、この最上層配線の一部が再配置前電極部
として露出するよう形成された保護層（絶縁膜）を有す
る基板を準備し、保護層および再配置前電極部上に、光
硬化性樹脂層を形成する（図３参照）。
【００７７】次いで、レーザー光を照射し、その集光部
において光硬化性樹脂の硬化反応を引き起こす。この集
光部を、図４１、図４２に示す、パンタグラフ形状部９
２と９３とが中央部ＣＰで交差した形状物９１を描くよ
う走査する。
【００７８】次いで、未硬化の光硬化性樹脂を除去する
と、再配置前電極部ＢＰ上に、パンタグラフ形状部９２
と９３が中央部ＣＰで交差した形状の硬化樹脂部９１が
残存する。図４１に、硬化樹脂部９１の上面図を示す。
図４２は、図４１のパンタグラフ形状部９２のＡ−Ａ’
断面図である。パンタグラフ形状部９３も同様の断面を
有する。
【００７９】その後、この硬化樹脂部９１の表面を活性
化するための処理を行う。この処理により、硬化樹脂部
９１の表面にめっき成長用の核が形成される。さらに、
基板１を銅の無電解メッキ液に浸漬し、硬化樹脂部９１
の表面に銅または金を成長させ、硬化樹脂部の表面に配
線層を形成する。なお、活性処理は、硬化樹脂部９１の
表面のみに行う必要があるため、再配置前電極部の開口
前に、あらかじめ、基板表面を撥水処理するか、もしく
は、再配置前電極部以外の領域をレジストで覆う必要が
ある。
【００８０】このように、本実施の形態によれば、光硬
化性樹脂を利用し、再配置前電極部ＢＰ上に硬化樹脂部
９１を形成した後、この硬化樹脂部９１の表面に金属メ
ッキを施すことによって金属配線を形成することとした
ので、金属配線を比較的簡単な工程で、精度よく形成す
ることができる。
【００８１】なお、本実施の形態においては、硬化樹脂
部９１をパンタグラフ形状部９２と９３が中央部ＣＰで
交差した形状としたが、硬化樹脂部は、再配置前電極部
からバンプ電極当接領域まで延存する他の形状とするこ
ともできる。しかしながら、本実施の形態のように硬化
樹脂部９１をパンタグラフ形状部９２と９３が中央部Ｃ
Ｐで交差した形状とした場合には、応力耐性が向上す
る。
【００８２】また、上述の銅メッキもしくは金メッキ上
に、ニッケル合金等をさらにメッキすれば、図４３およ
び図４４に示すように、配線層が補強される。図４３
は、硬化樹脂部９１表面に金属メッキを施した後、さら
に、ニッケル合金をメッキした配線層９４の上面図であ
る。図４４は、図４３のＡ−Ａ’断面図である。
【００８３】（実施の形態１０）また、かかる光硬化性
樹脂を用いれば、光入出力部を有する半導体集積回路装
置の光信号伝送路を容易に形成することができる。
【００８４】図４５（ａ）に示す基板１上には、光入出
力部１０１および絶縁膜１０２が形成されている。この
基板１上に、光硬化性および熱硬化性を有する樹脂であ
って、硬化条件によって屈折率の異なる材料となって硬
化する樹脂１０３を塗布する。次に、図４５（ｂ）に示
すように、光導波路形成予定領域にレーザー光を照射
し、その集光部において光硬化性樹脂の硬化反応を引き
起こし、光硬化樹脂部１０４を形成する。次いで、未硬
化の光硬化性樹脂部１０５をベークすることにより、屈
折率の異なる熱硬化樹脂部１０６を形成する（図４５
（ｃ））。光硬化性樹脂部１０４が、光信号の導波路と
なる。なお、未硬化の光硬化性樹脂部１０５を除去し、
異なる熱硬化性樹脂を、基板１の全面に形成しベークす
ることにより熱硬化性樹脂１０６を形成することも可能
である。この場合、樹脂１０３は、光硬化性を有すれば
足りる。
【００８５】本実施の形態によれば、例えば、周知のホ
トリソグラフィーにより形成された光導波路と比較し伝
送損失の少ない光導波路を形成することができる。即
ち、ホトリソグラフィーは、平面的な露光方法であるた
め、光導波路の断面が矩形形状となってしまうが、本実
施の形態のように光硬化性樹脂を用いれば、光導波路の
断面を円形状とすることができ、伝送損失を低減するこ
とができる。その結果、光信号伝送性能を向上させるこ
とができる。また、別に形成した光ファイバーを基板上
に固定する場合と比較し、光軸のずれがなく、配線密度
の高い光導波路を複数形成する場合に好適である。
【００８６】また、図４５（ｄ）に示すように、実装基
板１０７に複数のチップ１ａ、１ｂが搭載されている場
合においては、図４５（ｄ）に示すように、実装基板１
０７およびチップ１ａ、１ｂ上に、樹脂１０３塗布し、
光導波路形成予定領域にレーザー光を照射することによ
りチップ間を光硬化樹脂部１０４より成る光導波路で接
続することができる。
【００８７】また、図４６（ａ）に示すように、光硬化
性樹脂部１０４を筒状に形成し、その内部１０８に金属
メッキを施し、さらに、光硬化性樹脂部１０４の外側を
グランド層１０９とし、インピーダンス整合をとれば、
光硬化性樹脂部１０４の内部１０８を高周波伝送路とす
ることができる。
【００８８】さらに、図４６（ｂ）に示すように、光硬
化性樹脂部１０４（図には光入出力部近傍のみ記載）を
形成する際に、光硬化性樹脂を利用し、冷却剤が流れる
管１１０を同時に形成することもできる。このような管
は、冷却剤の他、チップ内の半導体集積回路により検
査、分析等される被分析物質等を流す流路とすることも
できる。また、本実施の形態で示した、光導波路、高周
波伝送路もしくは冷却剤等が流れる管を、実施の形態１
〜８で示したガイド層と同一基板内に形成してもよい。
本発明のように光硬化性樹脂を用いれば、種々の用途の
素子（例えば、光導波路、高周波伝送路、冷却剤もしく
は金属配線のガイド層等）を、同一基板上に形成するこ
とができる。
【００８９】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００９０】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００９１】本発明によれば、光硬化性樹脂を利用し、
レーザー光を走査することにより、再配置前電極部から
バンプ電極当接領域まで延在する金属配線形成領域周辺
の樹脂を硬化させ金属配線のガイドとした後、金属配線
を形成することとしたので、この金属配線および金属配
線のガイド層兼保護膜を比較的簡単な工程で、精度よく
形成することができる。また、本発明によれば、略Ｓ字
形状（もしくは略逆Ｚ字形状）の金属配線７を容易に形
成することができ、バンプ電極に加わる応力を緩和する
ことができる。
【図面の簡単な説明】
【図１】実施の形態１である半導体集積回路装置の製造
方法を示す基板の要部断面図である。
【図２】実施の形態１である半導体集積回路装置の製造
方法を示す基板の要部断面図である。
【図３】実施の形態１である半導体集積回路装置の製造
方法を示す基板の要部断面図である。
【図４】実施の形態１である半導体集積回路装置の製造
方法を示す基板の要部断面図である。
【図５】実施の形態１である半導体集積回路装置の製造
方法を示す基板の要部断面図である。
【図６】実施の形態１である半導体集積回路装置の製造
方法を示す基板の要部断面図である。
【図７】実施の形態２である半導体集積回路装置の製造
方法を示す基板の要部断面図である。
【図８】実施の形態２である半導体集積回路装置の製造
方法を示す基板の要部断面図である。
【図９】実施の形態２である半導体集積回路装置の製造
方法を示す基板の要部断面図である。
【図１０】実施の形態２である半導体集積回路装置の製
造方法を示す基板の要部断面図である。
【図１１】実施の形態２である半導体集積回路装置の製
造方法を示す基板の要部断面図である。
【図１２】実施の形態２である半導体集積回路装置の製
造方法を示す基板の要部断面図である。
【図１３】実施の形態２である半導体集積回路装置の製
造方法を示す基板の要部断面図である。
【図１４】実施の形態２である半導体集積回路装置の製
造方法を示す基板の要部断面図である。
【図１５】実施の形態２である半導体集積回路装置の製
造方法を示す基板の要部断面図である。
【図１６】実施の形態２である半導体集積回路装置の製
造方法を示す基板の要部断面図である。
【図１７】実施の形態３である半導体集積回路装置の製
造方法を示す基板の要部断面図である。
【図１８】実施の形態３である半導体集積回路装置の製
造方法を示す基板の要部断面図である。
【図１９】実施の形態３である半導体集積回路装置の製
造方法を示す基板の要部断面図である。
【図２０】実施の形態３である半導体集積回路装置の製
造方法を示す基板の要部断面図である。
【図２１】実施の形態３である半導体集積回路装置の製
造方法を示す基板の要部断面図である。
【図２２】実施の形態３である半導体集積回路装置の製
造方法を示す基板の要部断面図である。
【図２３】実施の形態３である半導体集積回路装置の製
造方法を示す基板の要部断面図である。
【図２４】実施の形態３である半導体集積回路装置の製
造方法を示す基板の要部断面図である。
【図２５】実施の形態３である半導体集積回路装置の製
造方法を示す基板の要部断面図である。
【図２６】実施の形態３である半導体集積回路装置の製
造方法を示す基板の要部断面図である。
【図２７】実施の形態４である半導体集積回路装置の製
造方法を示す基板の要部断面図である。
【図２８】実施の形態４である半導体集積回路装置の製
造方法を示す基板の要部断面図である。
【図２９】実施の形態４である半導体集積回路装置の製
造方法を示す基板の要部断面図である。
【図３０】実施の形態４である半導体集積回路装置の製
造方法を示す基板の要部断面図である。
【図３１】実施の形態４である半導体集積回路装置の製
造方法を示す基板の要部断面図である。
【図３２】実施の形態４である半導体集積回路装置の製
造方法を示す基板の要部断面図である。
【図３３】実施の形態５である半導体集積回路装置の製
造方法を示す基板の要部断面図である。
【図３４】実施の形態５である半導体集積回路装置の製
造方法を示す基板の要部断面図である。
【図３５】実施の形態５である半導体集積回路装置の製
造方法を示す基板の要部断面図である。
【図３６】実施の形態５である半導体集積回路装置の製
造方法を示す基板の要部断面図である。
【図３７】実施の形態５である半導体集積回路装置の製
造方法を示す基板の要部断面図である。
【図３８】（ａ）および（ｂ）は、図２８のＡ−Ａ’断
面図である。
【図３９】（ａ）〜（ｃ）は、図２８のＢ−Ｂ’断面図
である。
【図４０】実施の形態８である半導体集積回路装置の製
造方法を示す基板の要部断面図である。
【図４１】実施の形態９である半導体集積回路装置の製
造方法を示す基板の要部上面図である。
【図４２】図４１のＡ−Ａ’断面図である。
【図４３】実施の形態９である半導体集積回路装置の製
造方法を示す基板の要部上面図である。
【図４４】図４３のＡ−Ａ’断面図である。
【図４５】（ａ）〜（ｄ）は、実施の形態１０である半
導体集積回路装置の製造方法を示す基板の要部断面図で
ある。
【図４６】（ａ）は、図４５（ｂ）に示す硬化樹脂部１
０４の断面の一例を示す図で、（ｂ）は、冷却管を設け
た基板の斜視図である。
【図４７】本発明の実施の形態である半導体集積回路装
置の製造方法の前工程を示す基板の要部断面図である。
【図４８】本発明の実施の形態である半導体集積回路装
置の製造方法の後工程を示す基板の要部断面図である。
【符号の説明】
１ シリコン基板 ２ 保護層 ３ 最上層配線 ４ 光硬化性樹脂層 ５ レーザー光 ６ 硬化樹脂部 ７ 銅配線 ８ はんだバンプ ２１ 電解メッキ用の種膜 ２２ レジスト膜 ３１ 絶縁膜 ４１ レジスト膜 ４２ 開口部（導入孔） ５１ 電解メッキ用種膜 ５２ レジスト膜 ５３ 開口部（導入孔） ９１ 硬化樹脂部 ９２、９３ パンタグラフ形状物 ９４ 配線層 ＢＰ 再配置前電極部 ＢＡ バンプ電極当接領域 ＦＰ 集光部 ＯＡ 開口部 １０１ 光入出力部 １０２ 絶縁膜 １０３ 樹脂 １０４ 光硬化樹脂部 １０５ 未硬化樹脂部 １０６ 熱硬化樹脂部 １０７ 実装基板 １０８ 光硬化樹脂内部 １０９ グランド層 １１０ 冷却管 ４７２ 拡散層 ４７３ フィールド酸化膜 ４７４、４７６、４７８ 酸化シリコン膜 ４７５、４７７ Ａｌ配線 ２ａ パッシベーション膜 ２ｂ ポリイミド樹脂 ４８１ 実装基板

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 最上層配線の一部である再配置前電極部
    と、外部端子となるバンプ電極との間に金属配線を有す
    る半導体集積回路装置の製造方法であって、 （ａ）半導体基板上に延在する最上層配線と、この最上
    層配線上に形成され、前記最上層配線の一部である再配
    置前電極部を露出する絶縁膜とを形成する工程と、 （ｂ）前記絶縁膜および再配置前電極部上に光硬化性樹
    脂層を形成する工程と、 （ｃ）前記金属配線の形成予定領域であって、前記再配
    置前電極部上から前記バンプ電極の当接領域まで延在す
    る金属配線形成予定領域の周辺部にレーザー光を照射
    し、走査することにより前記光硬化性樹脂層を硬化させ
    る工程と、 （ｄ）硬化していない前記光硬化性樹脂層を除去するこ
    とにより、前記金属配線形成予定領域を中空部とする、
    前記硬化樹脂よりなるガイド層を形成する工程と、 （ｅ）前記ガイド層に沿った中空部にメッキを施すこと
    により、前記再配置前電極部から前記バンプ電極当接領
    域まで延在する金属配線を形成する工程と、 （ｆ）前記金属配線のバンプ電極当接領域上にバンプ電
    極を形成する工程と、を、有することを特徴とする半導
    体集積回路装置の製造方法。
  2. 【請求項２】 前記半導体集積回路装置の製造方法は、
    前記（ａ）工程と（ｂ）工程との間に、前記再配置前電
    極部上に、電解メッキ用の金属種膜を形成する工程を有
    し、前記（ｅ）工程のメッキは、電界メッキであること
    を特徴とする請求項１記載の半導体集積回路装置の製造
    方法。
  3. 【請求項３】 最上層配線の一部である再配置前電極部
    と、外部端子となるバンプ電極との間に金属配線を有す
    る半導体集積回路装置の製造方法であって、 （ａ）半導体基板上に延在する最上層配線と、この最上
    層配線上に形成され、前記最上層配線の一部である再配
    置前電極部を露出する絶縁膜とを形成する工程と、 （ｂ）前記絶縁膜および再配置前電極部上に光硬化性樹
    脂層を形成する工程と、 （ｃ）前記再配置前電極部上から前記バンプ電極の当接
    領域まで延在する金属配線形成予定領域の周辺部であっ
    て、前記バンプ電極当接領域を含む領域以外の領域にレ
    ーザー光を照射、走査することにより前記光硬化性樹脂
    層を硬化させる工程と、 （ｄ）硬化していない前記光硬化性樹脂層を除去するこ
    とにより、前記金属配線形成予定領域を中空部とし、前
    記バンプ電極当接領域より大きい開口部を有する、前記
    硬化樹脂よりなるガイド層を形成する工程と、 （ｅ）前記ガイド層に沿った中空部にメッキを施すこと
    により、前記再配置前電極部から前記開口部まで延在す
    る金属配線を形成する工程と、 （ｆ）前記金属配線の開口部上に絶縁膜を形成する工程
    と、 （ｇ）前記金属配線のバンプ電極の当接領域上の前記絶
    縁膜をエッチングにより除去し、前記金属配線を露出さ
    せる工程と、前記金属配線の露出部上にバンプ電極を形
    成する工程と、を、有することを特徴とする半導体集積
    回路装置の製造方法。
  4. 【請求項４】 最上層配線の一部である再配置前電極部
    と、外部端子となるバンプ電極との間に金属配線を有す
    る半導体集積回路装置の製造方法であって、 （ａ）半導体基板上に延在する最上層配線と、この最上
    層配線上に形成され、前記最上層配線の一部である再配
    置前電極部を露出する絶縁膜とを形成する工程と、 （ｂ）前記絶縁膜および再配置前電極部上に光硬化性樹
    脂層を形成する工程と、 （ｃ）前記再配置前電極部上から前記バンプ電極の当接
    領域まで延在する金属配線形成予定領域の周辺部であっ
    て下方領域の一部を除く領域にレーザー光を照射し、走
    査することにより前記光硬化性樹脂層を硬化させる工程
    と、 （ｄ）硬化していない前記光硬化性樹脂層を除去するこ
    とにより、前記金属配線形成予定領域を中空部とし、前
    記下方領域の一部に導入孔を有するガイド層を形成する
    工程と、 （ｅ）前記ガイド層に沿った中空部にメッキを施すこと
    により、前記再配置前電極部から前記バンプ電極当接領
    域まで延在する金属配線を形成する工程と、 （ｆ）前記金属配線のバンプ電極当接領域上にバンプ電
    極を形成する工程と、を、有することを特徴とする半導
    体集積回路装置の製造方法。
  5. 【請求項５】 最上層配線の一部である再配置前電極部
    と、外部端子となるバンプ電極との間に金属配線を有す
    る半導体集積回路装置の製造方法であって、 （ａ）半導体基板上に延在する最上層配線と、この最上
    層配線上に形成され、前記最上層配線の一部である再配
    置前電極部を露出する絶縁膜とを形成する工程と、 （ｂ）前記絶縁膜および再配置前電極部上に光硬化性樹
    脂層を形成する工程と、 （ｃ）前記金属配線の形成予定領域であって、前記再配
    置前電極部上から前記バンプ電極の当接領域まで延在す
    る金属配線形成予定領域にレーザー光を照射し、走査す
    ることにより前記光硬化性樹脂層を硬化させる工程と、 （ｄ）硬化していない前記光硬化性樹脂層を除去するこ
    とにより、前記再配置前電極部から前記バンプ電極当接
    領域まで延在する硬化樹脂を形成する工程と、 （ｅ）前記硬化樹脂の表面にメッキを施すことにより、
    前記再配置前電極部から前記バンプ電極当接領域まで延
    在する金属配線を形成する工程と、 （ｆ）前記金属配線のバンプ電極当接領域上にバンプ電
    極を形成する工程と、を、有することを特徴とする半導
    体集積回路装置の製造方法。
  6. 【請求項６】 前記硬化樹脂は、パンタグラフ形状に形
    成されることを特徴とする請求項５記載の半導体集積回
    路装置の製造方法。
  7. 【請求項７】 前記（ｃ）工程のレーザー光は、前記バ
    ンプ電極のピッチに対応する距離離間された複数のレー
    ザー光からなることを特徴とする請求項１、３、４もし
    くは５記載の半導体集積回路装置の製造方法。
  8. 【請求項８】 前記（ｃ）工程は、前記金属配線の形成
    予定領域の周辺部以外にレーザー光を走査する工程を有
    し、前記（ｄ）工程は、硬化樹脂よりなるガイド層以外
    に放熱板を形成する工程を有することを特徴とする請求
    項１、３もしくは４記載の半導体集積回路装置の製造方
    法。
  9. 【請求項９】 （ａ）半導体集積回路を有するチップが
    搭載された実装基板上に、光硬化性樹脂層を形成する工
    程と、 （ｂ）前記チップに入出力される信号路の形成予定領域
    にレーザー光を照射し、走査することにより前記光硬化
    性樹脂層を硬化させる工程と、 （ｃ）硬化していない前記光硬化性樹脂層を除去するこ
    とにより、前記信号路を形成する工程と、を、有するこ
    とを特徴とする半導体集積回路装置の製造方法。
  10. 【請求項１０】 前記信号路は、光導波路であることを
    特徴とする請求項９記載の半導体集積回路装置の製造方
    法。
  11. 【請求項１１】 前記信号路は、筒状の信号路であり、
    高周波伝送路であることを特徴とする請求項９記載の半
    導体集積回路装置の製造方法。
  12. 【請求項１２】 （ａ）半導体集積回路を有するチップ
    が搭載された実装基板上に、光硬化性樹脂層を形成する
    工程と、 （ｂ）前記光硬化性樹脂層にレーザー光を照射し、走査
    することにより前記光硬化性樹脂層を筒状に硬化させる
    工程と、 （ｃ）硬化していない前記光硬化性樹脂層を除去するこ
    とにより、管を形成する工程と、を、有することを特徴
    とする半導体集積回路装置の製造方法。
  13. 【請求項１３】 前記管は、液状物質の流路であること
    を特徴とする請求項１２記載の半導体集積回路装置の製
    造方法。
  14. 【請求項１４】 最上層配線の一部である再配置前電極
    部と、外部端子となるバンプ電極との間に金属配線を有
    する半導体集積回路装置であって、 （ａ）半導体基板上に延在する最上層配線と、 （ｂ）この最上層配線上に形成され、前記最上層配線の
    一部である再配置前電極部を露出する絶縁膜と、 （ｃ）前記再配置前電極部上から前記バンプ電極の当接
    領域まで延在する金属配線と、 （ｄ）前記金属配線の周囲に形成され、光硬化性樹脂を
    硬化させることにより形成された保護層と、 （ｅ）前記金属配線のバンプ電極当接領域上に形成され
    たバンプ電極と、を、有することを特徴とする半導体集
    積回路装置。
  15. 【請求項１５】 前記半導体集積回路装置は、前記金属
    配線を複数有し、前記保護層は、複数の金属配線毎に分
    離していることを特徴とする請求項１４記載の半導体集
    積回路装置。
  16. 【請求項１６】 前記再配置前電極部と前記金属配線と
    の間に、電解メッキ用の金属種膜を有していることを特
    徴とする請求項１４記載の半導体集積回路装置。
  17. 【請求項１７】 前記金属配線表面のバンプ電極当接領
    域以外の領域は、他の絶縁膜で覆われていることを特徴
    とする請求項１４記載の半導体集積回路装置。
  18. 【請求項１８】 前記保護層は、その下方に孔を有する
    ことことを特徴とする請求項１４記載の半導体集積回路
    装置。
  19. 【請求項１９】 前記半導体集積回路装置は、さらに、
    光硬化性樹脂を硬化させることにより形成された放熱板
    を有することを特徴とする請求項１４記載の半導体集積
    回路装置。
  20. 【請求項２０】 最上層配線の一部である再配置前電極
    部と、外部端子となるバンプ電極との間に金属配線を有
    する半導体集積回路装置であって、 （ａ）半導体基板上に延在する最上層配線と、 （ｂ）この最上層配線上に形成され、前記最上層配線の
    一部である再配置前電極部を露出する絶縁膜と、 （ｃ）前記再配置前電極部上から前記バンプ電極の当接
    領域まで延在する硬化樹脂部であって、光硬化性樹脂を
    硬化させることにより形成された硬化樹脂部と、 （ｄ）前記硬化樹脂部の周囲に形成された金属配線部
    と、 （ｅ）前記金属配線部のバンプ電極当接領域上に形成さ
    れたバンプ電極と、を、有することを特徴とする半導体
    集積回路装置。
  21. 【請求項２１】 前記硬化樹脂部は、パンタグラフ形状
    であることを特徴とする請求項２０記載の半導体集積回
    路装置。
  22. 【請求項２２】 （ａ）半導体集積回路を有するチップ
    が搭載された実装基板と、 （ｂ）前記チップに入出力される信号の信号路であっ
    て、光硬化性樹脂を硬化させることにより形成された硬
    化樹脂部からなる信号路と、を、有することを特徴とす
    る半導体集積回路装置。
  23. 【請求項２３】 前記信号路は、光導波路であることを
    特徴とする請求項２２記載の半導体集積回路装置。
  24. 【請求項２４】 前記信号路は、筒状の信号路であり、
    高周波伝送路であることを特徴とする請求項２２記載の
    半導体集積回路装置。
  25. 【請求項２５】 （ａ）半導体集積回路を有するチップ
    が搭載された実装基板と、 （ｂ）前記チップ近傍に形成された流路管であって、光
    硬化性樹脂を筒状に硬化させることにより形成された流
    路管と、を、有することを特徴とする半導体集積回路装
    置。
JP2001004838A 2000-03-14 2001-01-12 半導体集積回路装置およびその製造方法 Pending JP2001332658A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2001004838A JP2001332658A (ja) 2000-03-14 2001-01-12 半導体集積回路装置およびその製造方法
TW090105417A TW508706B (en) 2000-03-14 2001-03-08 Semiconductor integrated circuit device and its manufacturing method
KR1020010011916A KR20010091932A (ko) 2000-03-14 2001-03-08 반도체 집적회로장치 및 그 제조방법
US09/805,056 US6518664B2 (en) 2000-03-14 2001-03-14 Semiconductor integrated circuit device and manufacturing method of that
US09/951,981 US6531768B2 (en) 2000-03-14 2001-09-14 Semiconductor integrated circuit device with optical wave guides
US10/331,874 US6656829B2 (en) 2000-03-14 2002-12-31 Semiconductor integrated circuit device and manufacturing method of that

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2000-70319 2000-03-14
JP2000070319 2000-03-14
JP2001004838A JP2001332658A (ja) 2000-03-14 2001-01-12 半導体集積回路装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2001332658A true JP2001332658A (ja) 2001-11-30

Family

ID=26587440

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001004838A Pending JP2001332658A (ja) 2000-03-14 2001-01-12 半導体集積回路装置およびその製造方法

Country Status (4)

Country Link
US (3) US6518664B2 (ja)
JP (1) JP2001332658A (ja)
KR (1) KR20010091932A (ja)
TW (1) TW508706B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009076859A (ja) * 2007-06-29 2009-04-09 Weyerhaeuser Co 基板上の堆積層を硬化させるシステム及び方法
JP2010501115A (ja) * 2006-08-17 2010-01-14 エヌエックスピー ビー ヴィ 基板と基板上の突起電極との間の応力低減
US8463116B2 (en) 2008-07-01 2013-06-11 Tap Development Limited Liability Company Systems for curing deposited material using feedback control

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6608385B2 (en) * 1998-11-30 2003-08-19 Advantest Corp. Contact structure and production method thereof and probe contact assembly using same
JP3486872B2 (ja) * 2001-01-26 2004-01-13 Ｎｅｃセミコンダクターズ九州株式会社 半導体装置及びその製造方法
JP2003017521A (ja) * 2001-06-28 2003-01-17 Sanyo Electric Co Ltd 半導体装置とその製造方法
JP2003017520A (ja) * 2001-06-28 2003-01-17 Sanyo Electric Co Ltd 半導体装置とその製造方法
US20030038356A1 (en) * 2001-08-24 2003-02-27 Derderian James M Semiconductor devices including stacking spacers thereon, assemblies including the semiconductor devices, and methods
EP1440608B1 (de) * 2001-11-02 2006-02-15 ATMEL Germany GmbH Verfahren zum offnen eines kunststoffgehauses einer elektronischen baugruppe
US7252861B2 (en) * 2002-05-07 2007-08-07 Microfabrica Inc. Methods of and apparatus for electrochemically fabricating structures via interlaced layers or via selective etching and filling of voids
US7384530B2 (en) * 2002-05-07 2008-06-10 Microfabrica Inc. Methods for electrochemically fabricating multi-layer structures including regions incorporating maskless, patterned, multiple layer thickness depositions of selected materials
JP4619223B2 (ja) * 2004-12-16 2011-01-26 新光電気工業株式会社 半導体パッケージ及びその製造方法
KR101135540B1 (ko) 2009-11-30 2012-04-13 삼성모바일디스플레이주식회사 유기 발광 표시장치
CN101964337B (zh) * 2010-08-26 2012-07-25 日月光半导体制造股份有限公司 半导体封装结构及其制造方法
CN107112279A (zh) 2014-11-05 2017-08-29 康宁股份有限公司 从下往上的电解导通镀覆方法
US10917966B2 (en) 2018-01-29 2021-02-09 Corning Incorporated Articles including metallized vias

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5159700A (en) * 1984-01-16 1992-10-27 Texas Instruments Incorporated Substrate with optical communication systems between chips mounted thereon and monolithic integration of optical I/O on silicon substrates
US4699449A (en) * 1985-03-05 1987-10-13 Canadian Patents And Development Limited-Societe Canadienne Des Brevets Et D'exploitation Limitee Optoelectronic assembly and method of making the same
US5476211A (en) 1993-11-16 1995-12-19 Form Factor, Inc. Method of manufacturing electrical contacts, using a sacrificial member
US5049978A (en) * 1990-09-10 1991-09-17 General Electric Company Conductively enclosed hybrid integrated circuit assembly using a silicon substrate
US5119451A (en) * 1990-12-31 1992-06-02 Texas Instruments Incorporated Optical waveguides as interconnects from integrated circuit to integrated circuit and packaging method using same
US6274391B1 (en) * 1992-10-26 2001-08-14 Texas Instruments Incorporated HDI land grid array packaged device having electrical and optical interconnects
JP3301894B2 (ja) 1995-04-10 2002-07-15 新光電気工業株式会社 半導体装置の製造方法
US5587342A (en) * 1995-04-03 1996-12-24 Motorola, Inc. Method of forming an electrical interconnect
JPH08293509A (ja) 1995-04-21 1996-11-05 Hitachi Ltd 半導体装置製造方法およびそれを用いた半導体装置
SE511425C2 (sv) * 1996-12-19 1999-09-27 Ericsson Telefon Ab L M Packningsanordning för integrerade kretsar
JP3482850B2 (ja) * 1997-12-08 2004-01-06 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
US6268660B1 (en) * 1999-03-05 2001-07-31 International Business Machines Corporation Silicon packaging with through wafer interconnects
US6301401B1 (en) * 1999-04-02 2001-10-09 Convergence Technologies, Ltd. Electro-optical package for reducing parasitic effects

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010501115A (ja) * 2006-08-17 2010-01-14 エヌエックスピー ビー ヴィ 基板と基板上の突起電極との間の応力低減
JP2009076859A (ja) * 2007-06-29 2009-04-09 Weyerhaeuser Co 基板上の堆積層を硬化させるシステム及び方法
US8463116B2 (en) 2008-07-01 2013-06-11 Tap Development Limited Liability Company Systems for curing deposited material using feedback control

Also Published As

Publication number Publication date
US20010024872A1 (en) 2001-09-27
US20030124830A1 (en) 2003-07-03
TW508706B (en) 2002-11-01
US20020013043A1 (en) 2002-01-31
US6518664B2 (en) 2003-02-11
US6656829B2 (en) 2003-12-02
US6531768B2 (en) 2003-03-11
KR20010091932A (ko) 2001-10-23

Similar Documents

Publication Publication Date Title
US11004809B2 (en) Chip package with antenna element
JP2001332658A (ja) 半導体集積回路装置およびその製造方法
KR100500010B1 (ko) 반도체장치 및 그 제조방법
CN105023837B (zh) 划线结构及其形成方法
US7355280B2 (en) Method for forming a bump, semiconductor device and method of fabricating same, semiconductor chip, circuit board, and electronic instrument
US5492863A (en) Method for forming conductive bumps on a semiconductor device
US6462415B1 (en) Semiconductor device as an object of thickness reduction
US20080157303A1 (en) Structure of super thin chip scale package and method of the same
KR20050105424A (ko) 이미지 센서 모듈, 및 웨이퍼 레벨 패키지 제조 방법
US20070164431A1 (en) Wafer level chip scale package having rerouting layer and method of manufacturing the same
TW201517183A (zh) 半導體元件及其製造方法
JP2006303420A (ja) 半導体装置の製造方法、半導体装置の実装方法及び実装構造
JP2001110831A (ja) 外部接続突起およびその形成方法、半導体チップ、回路基板ならびに電子機器
TW588440B (en) Pad-rerouting for integrated circuit chips
JP2002203869A (ja) バンプの形成方法、半導体装置及びその製造方法、回路基板並びに電子機器
JP2004214501A (ja) ウエハーレベル・チップサイズ・パッケージおよびその製造方法
JP2024009340A (ja) 半導体装置の製造方法および製造装置
WO2022007267A1 (zh) 一种半导体封装结构及其制造方法
JP4127943B2 (ja) 半導体装置およびその製造方法
US20070069320A1 (en) Wiring structure of a semiconductor package and method of manufacturing the same, and wafer level package having the wiring structure and method of manufacturing the same
CN110718529A (zh) 半导体装置以及半导体装置的制造方法
JP2007073919A (ja) 突起電極の製造方法およびそれに用いられるベーク装置ならびに電子装置
CN111834240A (zh) 半导体装置及其制造方法
JP2005032820A (ja) 半導体装置の製造方法および半導体装置
JP2006202882A (ja) 半導体装置およびその製造方法