CN107112279A - 从下往上的电解导通镀覆方法 - Google Patents

从下往上的电解导通镀覆方法 Download PDF

Info

Publication number
CN107112279A
CN107112279A CN201580072215.7A CN201580072215A CN107112279A CN 107112279 A CN107112279 A CN 107112279A CN 201580072215 A CN201580072215 A CN 201580072215A CN 107112279 A CN107112279 A CN 107112279A
Authority
CN
China
Prior art keywords
base material
layer
seed layer
hole
surface reforming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201580072215.7A
Other languages
English (en)
Inventor
R·A·贝尔曼
J·T·基奇
E·A·库克森科瓦
S·C·波拉德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Corning Inc
Original Assignee
Corning Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Corning Inc filed Critical Corning Inc
Publication of CN107112279A publication Critical patent/CN107112279A/zh
Pending legal-status Critical Current

Links

Classifications

    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D1/00—Electroforming
    • C25D1/04—Wires; Strips; Foils
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/02—Electroplating of selected surface areas
    • C25D5/022—Electroplating of selected surface areas using masking means
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00—Electroplating characterised by the article coated
    • C25D7/12—Semiconductors
    • C25D7/123—Semiconductors first coated with a seed layer or a conductive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0094—Filling or covering plated through-holes or blind plated vias, e.g. for masking or for mechanical reinforcement
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/423—Plated through-holes or plated via connections characterised by electroplating method
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrochemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

本文公开了一种从下往上的电解导通镀覆方法，其中第一载体基材(100)和具有至少一个通孔(120)的第二基材(110)被临时结合在一起。所述方法包括在第一基材的表面上施涂种子层(108)；在所述种子层或所述第二基材上形成表面改性层(114)；用所述表面改性层将所述第二基材与所述第一基材结合以形成组件，其中所述种子层和所述表面改性层被设置在所述第一基材和所述第二基材之间；将导电材料(122)施涂到所述通孔；从所述组件中除去具有包含导电材料的通孔的所述第二基材。

Description

从下往上的电解导通镀覆方法
相关申请的交叉引用
本申请根据35U.S.C.§119，要求2014年11月5日提交的美国临时申请系列第62/075326号的优先权，本文以该申请为基础并将其全文通过引用结合于此。
技术背景
技术领域
本公开涉及将导电材料施涂到通孔的方法。
技术背景
中介层(interposer)可用于在硅微芯片和有机基材之间布置电信号路线，可用于在间距密集的芯片与下方间距较宽的层之间展开电连接，或者可用于在二维或三维包装结构中连接多个硅芯片。中介层需要通过中介层的厚度进行导电。这可利用导电通孔来实现。使用电解镀覆，可用导电层填充通孔。然而，作为该方法的第一步，其要求镀覆中介层基材的所有表面，即通孔壁和垂直于通孔壁的基材的平坦表面。作为第二步，继续进行镀覆方法直至通孔被填满。然后需要从基材的平坦表面除去“过载”层。这可能是一个耗时且昂贵的方法。因此，需要一种将导电材料施涂到通孔而不会导致过载层出现的方法。
发明内容
在本文公开的一些实施方式中，用于产生导电通孔的方法可包括获得第一基材，所述第一基材具有一个表面；获得第二基材，所述第二基材具有第一表面、第二表面和从所述第一表面延伸至所述第二表面的通孔；将种子层施涂到第一基材的表面上；在所述种子层或所述第二基材上形成表面改性层；用所述表面改性层将所述第二基材与所述第一基材结合以形成组件，其中所述种子层和所述表面改性层被设置在所述第一基材和所述第二基材之间；将导电材料施涂到所述通孔；以及在将所述导电材料施涂到所述通孔后，从所述组件中除去所述第二基材。
在一些实施方式中，所述方法还可包括在施涂所述种子层之前先将粘合层施涂到所述第一基材的表面上，以使得所述粘合层被设置在所述第一基材和所述种子层之间。所述粘合层可为Cr、Ti、Mo、Ni、NiCr、Hf、Zr、Nd、Ta、V和W中的一种。所述种子层可为选自以下的导电材料：铜、银、钨、氮化钛、钛钨、氮化钽和铜合金。可将所述种子层直接施涂到所述第一基材的表面。所述表面改性层可在所述种子层和所述第二基材之间提供临时结合。所述方法还可包括除去延伸穿过所述通孔的一个开口的表面改性层的一部分以暴露所述种子层，例如，通过将所述表面改性层暴露于氧等离子体。所述第一基材和所述第二基材可为玻璃。可通过电解镀覆将导电材料施涂到所述通孔。所述通孔可用导电材料(例如金属)填充。可从所述组件中机械地除去所述第二基材。从所述组件中除去所述第二基材不会导致所述第一基材或所述第二基材破裂成两片或多片。
在一些实施方式中，可将种子层施涂到所述第二基材。可在将所述种子层施涂到所述第二基材之前，将粘合层施涂到所述第二基材。可在将所述第一基材和第二基材结合之前或之后，将所述种子层和/或粘合层施涂到所述第二基材。
在一些实施方式中，在所述种子层或所述第二基材上形成的所述表面改性层为第一表面改性层，并且在施涂所述种子层之前，在所述第一基材的表面上形成第二改性层。在这样的实施方式中，所述方法还可包括从所述种子层中除去所述第一基材。
应理解，前面的一般性描述和以下的详细描述都仅仅是示例性，用来提供理解权利要求的性质和特性的总体评述或框架。在以下的详细描述中给出了其他特征和优点，其中的部分特征和优点对本领域的技术人员而言，根据所作描述就容易看出，或者通过实施包括以下详细描述、权利要求书以及附图在内的本文所述的各种实施方式而被认识。
附图的简要说明
所附附图提供了进一步理解，附图被结合在本说明书中并构成说明书的一部分。附图说明了一个或多个实施方式，并与说明书一起用来解释各种实施方式的原理和操作。这些附图不是按比例绘制的。
图1A-1D为用于将导电材料施涂到通孔的第一示例性实施方式的流程图；
图2A-2D为用于将导电材料施涂到通孔的第二示例性实施方式的流程图；
图3A-3E为用于将导电材料施涂到通孔的第三示例性实施方式的流程图；
图4A-4D为用于将导电材料施涂到通孔的第四示例性实施方式的流程图。
详述
下面详细说明优选实施方式，这些实施方式的实例在附图中示出。只要可能，在附图中使用相同的附图标记表示相同或相似的部件。
定义
“可选的”或“可选地”表示随后描述的事件或情形可以发生或可以不发生，而且该描述包括所述事件或情形发生的情况和事件或情形不发生的情况。
除非另外说明，否则，本文所用的不定冠词“一个”或“一种”及其相应的定冠词“该(所述)”表示至少一(个/种)，或者一(个/种)或多(个/种)。
“临时结合”是指在两个物体之间的非破坏性的并且是可逆的粘合，该结合足以耐受一个或多个结合物体的后续加工，但是，可用例如使两个物体分开的机械力破坏该结合。
在一些实施方式中，具有一个或多个通孔的基材(例如中介层)通过表面改性层与载体基材临时结合。所述载体基材为所述具有一个或多个通孔的基材提供支撑，由于所述载体基材可在加工期间防止基材破裂，因此，当基材为薄的基材时，所述载体基材可能是有用的。另外，载体的使用可消除使用电解方法镀覆基材的所有表面，以用导电材料填充所述通孔的需要。所述载体可具有施涂于其上的种子层，所述种子层在用于填充所述通孔的电解镀覆方法期间，作为沉积导电材料的起始位置。一旦所述一个或多个通孔得到填充，则可通过破坏临时结合除去具有一个或多个通孔的基材。这一方法可减少或免于形成过载层，因此可减少或免于从具有所述一个或多个通孔的基材中除去过载层的需要。
图1A-1D示意性地说明了将导电材料施涂到通孔中的示例性方法。图1A说明了在示例性方法中的起始步骤，其中第一基材100具有第一表面102和与之相对的第二表面104，所述第一基材100可具有被施涂到第一表面102上的粘合层106，以及被施涂到粘合层106上的种子层108。在一些实施方式中，第一基材100为载体基材，其用于在加工第二基材时支撑所述第二基材。在一些实施方式中，第一基材100可为能够为第二基材提供支撑的材料，以防止在加工期间所述第二基材挠曲或弯曲，并由此防止所述第二基材的损坏，例如破裂或裂纹。在一些实施方式中，用于第一基材100的材料可包括但不限于，玻璃、金属、聚合物、陶瓷、玻璃-陶瓷、或蓝宝石。在一些实施方式中，第一基材100的厚度可在如下范围：约0.2mm至约3mm或更大、约0.2mm或更大、约0.3mm或更大、约0.4mm或更大、约0.5mm或更大、约0.6mm或更大、约0.7mm或更大、约0.8mm或更大、约0.9mm或更大、约1mm或更大、约1.5mm或更大、约2mm或更大、约2.5mm或更大、或约3mm或更大。在一些实施方式中，第一基材100可由如图所示的一层构成，或者由结合在一起的多层构成。在一些实施方式中，第一基材100的第一表面102的面积可在约500mm2至约9m2的范围内。
粘合层106可将种子层108粘合至第一基材100，并且可为适于实现此目的的任何材料。在一些实施方式中，粘合层106可为金属粘合层并且可包括但不限于Cr、Ti、Mo、Ni、NiCr、Hf、Zr、Nd、Ta、V和W。使用已知技术(例如溅射)可施涂粘合层106。在一些实施方式中，粘合层106的厚度可在约10nm至约500nm的范围内，或者在约20nm至约100nm的范围内。
种子层108可为导电层，依赖其作为在下文描述的电解镀覆方法期间，沉积填充一个或多个通孔的导电材料的位置。在一些实施方式中，种子层108可包括但不限于铜、银、钨、氮化钛、氮化钽、钛钨、或铜合金(例如铜-锡合金)。在一些实施方式中，选择所述种子层材料以阻止晶粒的生长。使用已知技术(例如溅射)可施涂种子层108。在一些实施方式中，种子层108的厚度在约50nm至约2,000nm范围内。在一些实施方式中，可通过溅射形成厚度在约100nm至约1,000nm范围内的初始种子层，然后可使用其他沉积技术，例如电解镀覆或无镀覆获得具有最终所需厚度的种子层。
其后，如在图1B中所示，将第二基材110与第一基材100结合以形成组件112。在一些实施方式中，在种子层108和第二基材110中的一者或二者上形成表面改性层114，并且表面改性层114在第一基材100和第二基材110之间形成了结合。因此，组件112可包括以下顺序的各层：第一基材100、粘合层106、种子层108、表面改性层114、和第二基材110。第二基材110可具有第一表面116；与之相对的第二表面118；以及从第一表面116延伸至第二表面118的一个或多个通孔120。在一些实施方式中，第二基材110可为中介层。在一些实施方式中，第二基材110可为适于用作中介层的材料，其包括但不限于玻璃、陶瓷、玻璃-陶瓷、蓝宝石、石英、硅、或聚合物。当第二基材110为聚合物时，该聚合物可包括聚酰亚胺、聚醚醚酮(PEEK)、或聚二氟乙烯(PVDF)。在一些实施方式中，第二基材110的厚度可在以下范围内：约20μm至约3mm、约20μm至约1mm、约20μm至约300μm、约20μm至约200μm、约40μm至约300μm、或约40μm至约200μm。在一些实施方式中，第二基材110的厚度可为小于或等于约300μm。在一些实施方式中，第二基材110可由如图所示的一层构成，或者由结合在一起的多层构成。在一些实施方式中，第二基材110的第一表面116和/或第二表面118的面积可在约500mm2至约9m2的范围内。
在一些实施方式中，表面改性层114在第一基材100和第二基材110之间提供了临时结合。在一些实施方式中，表面改性层114对第二基材110进行了化学改性并且/或降低了第二基材110的表面能从而限制了第二基材110与种子层108之间的强的共价或静电结合。在一些实施方式中，第一基材100可为载体基材，其在第二基材110被加工时(例如在填充通孔120期间)支撑第二基材110。可控制由表面改性层114提供的临时结合以使得该结合在加工第二基材110期间经受得住组件112所承受的加工条件(例如，温度、压力等)，但是使该结合在加工之后可被破坏而不损坏第一基材100和/或第二基材110。例如，在一些实施方式中，可控制表面改性层的形成以确保第一基材100和第二基材110之间的粘附能在以下范围内：约50mJ/m2至约2,000mJ/m2、约50mJ/m2至约1,000mJ/m2、或约100mJ/m2至约2,000mJ/m2。示例性的表面改性方法可包括但不限于(1)如在美国公开号2015/0120498(其全文通过引用的方式纳入本文中)中所述的，将等离子体聚合的聚合物膜(例如含氟聚合物膜)等离子体沉积在一表面上；(2)如在国际公开号WO 2015/112958(其全文通过引用的方式纳入本文中)中所述的，将含碳表面改性层沉积在一表面上，随后将极性基团与该含碳表面改性层结合；或者(3)如在国际公开号WO 2015/157202(其全文通过引用的方式纳入本文中)中所述的，用等离子体处理表面，所述等离子体选自含氟聚合物、氟化蚀刻剂的反应产物、或者其组合。其他合适的表面改性层可包括但不限于有机硅酸盐，例如含有三甲基基团的有机硅酸盐、氟硅烷、有机硅；有机锗；含氟聚合物，包括通过蚀刻气体(例如CF4)与聚合物前体(例如H2、CHF3、C4F8、或CH4)的等离子体反应形成的等离子体含氟聚合物；有机等离子体聚合物，例如，由烃(例如CH4)、脂族烃(例如具有小于8个碳的烷烃、烯烃或炔烃)、苯或具有小于12个碳的芳族烃形成的那些。在一些实施方式中，表面改性层114的弹性模量可以为小于或等于约20GPa、小于或等于约15GPa、小于或等于约10GPa、小于或等于约5GPa、或者小于或等于约1GPa，通过金刚石Berkovitch压痕计测试测定。如在本文中所使用的“Berkovitch压痕计测试”包括通过用Berkovitch压痕计压刻表面以形成距离表面至少约10nm的压痕深度的压痕来测量表面硬度的测试。虽然表面改性层114以种子层108和第二基材110间的固体层示出，但是这仅是示例性的。在一些实施方式中，表面改性层114可覆盖介于种子层108和第二基材110之间的界面的100％、小于100％、约1％至100％、约10％至100％、约20％至约90％、或约50％至约90％。在一些实施方式中，表面改性层114的厚度可在以下范围内：约0.1nm至约100nm、约0.1nm至约10nm、约0.1nm至约2nm、约0.1nm至约1nm、约0.1nm至约0.5nm、或约0.1nm至约0.2nm。
接着，如在图1C中所示，可将导电材料122施涂到通孔120上。在一些实施方式中，可使用已知技术将导电材料施涂到通孔120上。例如，可使用常规电解镀覆方法，其中可将组件112置于镀浴中并带电，以使得导电材料122可沉积于通孔120中。在一些实施方式中，如图1C所示，通孔120全部用导电材料填充。在其他实施方式中，通孔120部分地用导电材料填充。在一些实施方式中，导电材料122的沉积开始于与种子层108相邻的通孔的“底部”，并且可继续生长及填充通孔120直至导电材料122到达通孔120的“顶部”。因此，该方法可称为从下往上的电解镀覆。所述导电材料120可为金属，其包括但不限于铜、铝、金、银、铅、锡、氧化铟锡、或其组合或合金。
随后，如在图1D中所示，可破坏第一基材100和第二基材110之间的临时结合以从组件112中除去第二基材110并将表面改性层114留在第一基材110上。在一些实施方式中，可用不损坏第一基材100或第二基材110的机械力或接触来破坏该临时结合，例如通过使用刀刃或刀片、吸盘或夹子、气刀，或者通过将第二基材110从组件112中简单地剥离。可清洁第一基材100以作为载体基材被再次重复使用。
图2A-2D示出了另一个示例性方法，其与图1A-1D中示出的方法相似，其中，在种子层108和第一基材100之间没有粘合层106。如在图2A中所示，种子层108可直接沉积于第一基材100上。在这样的实施方式中，种子层108具有用作种子层和用作粘合层的双重目的，合适的材料包括但不限于钛钨、氮化钛、氮化钽、氧化铟锡(ITO)和氟掺杂氧化锡(FTO)。图2B示出了具有第二基材110的组件212，所述第二基材110与具有表面改性层114的第一基材110临时结合。图2C示出了用导电材料122填充通孔120。图2D示出了从组件212中除去第二基材110。
图3A-3E示出了另一个示例性方法，其与图1A-1D中示出的方法相似，其中，在将第二基材110与第一基材100临时结合后，并且在用导电材料122填充通孔120之前，可除去表面改性层114的一部分以暴露种子层108。图3A示出了将粘合层106和种子层108施涂至第一基材100上。在一些实施方式中，可能不包括粘合层106，种子层108可以直接沉积于第一基材100上。图3B示出了具有第二基材110的组件312，所述第二基材110与具有表面改性层114的第一基材110临时结合。如在图3C中所示，可除去表面改性层114以使通孔120延伸通过表面改性层114。在用于表面改性层114的材料不是薄的和/或该材料对于种子层108足够导电以在施涂导电材料122中有效起作用的情况中，可除去表面改性层114。在一些实施方式中，可用氧化剂(例如氧等离子体)，或者使用会分解表面改性层114的任何其他合适的方法除去表面改性层114。示例性的氧等离子体可包括但不限于含氟氧等离子体，例如CF4-O2或SF6-O2。图3D示出了用导电材料122填充通孔120。图3E示出了从组件312中除去第二基材110。在一些实施方式中，当除去第二基材110时，导电材料122会从第二基材110的通孔延伸出来。在这样的情况中，可使用合适的方法，例如化学机械抛光(CMP)除去从通孔120延伸出来的导电材料122的部分，以使得导电材料与第二基材110的第二表面118齐平。
图4A-4D示出了另一个示例性方法，其与图1A-1D中示出的方法相似，其中，作为第一步，粘合层被表面改性层替代。图4A示出了示例性方法中的起始步骤，其中，表面改性层401形成于第一基材100的第一表面102上，并且将种子层108施涂到表面改性层401上。在一些实施方式中，表面改性层401在第一基材100和种子层108之间提供了临时结合，其中，第二基材110与种子层108之间的粘合强于种子层108与第一基材100之间的粘合。在一些实施方式中，表面改性层401可与上文关于图1A-1D中描述的位于种子层108和第二基材110之间表面改性层114相同的材料，和/或以与其相同的方式施涂。
在一些实施方式中，表面改性层401对第一基材100进行了化学改性并且/或降低了第一基材100的表面能，从而限制了第一基材100与种子层108之间的强的共价或静电结合。合适的表面改性层可包括但不限于有机硅酸盐，例如含有三甲基基团的有机硅酸盐、氟硅烷、有机硅；有机锗；含氟聚合物，包括通过蚀刻气体(例如CF4)与聚合物前体(例如H2、CHF3、C4F8、或CH4)的等离子体反应形成的等离子体含氟聚合物；有机等离子体聚合物，例如，由烃(例如CH4)、脂族烃(例如具有小于8个碳的烷烃、烯烃或炔烃)、苯或具有小于12个碳的芳族烃形成的那些。
在其他的实施方式中，表面改性层401可为在中介层制造期间所使用的溶液中不溶解并且足够稳定，但是在中介层制造期间不使用的溶液中可溶解的材料。这样的材料的实例可包括但不限于酚醛清漆树脂(甲醛与苯酚的摩尔比小于1的苯酚-甲醛树脂)、丙烯酸聚合物、或者环氧化物聚合物。
仍然是在其他的实施方式中，表面改性层401可为由使第一基材110和种子层108之间的粘合降低的反应而不可逆地变化的材料。该反应可通过加热、紫外辐射、微波辐射、或者其他能源引发。该反应可改变聚合物表面改性层401的结构或构造，或者从反应或状态改变中释放气态或液态副产物。合适的表面改性层401的实例可包括在第一基材100上注入一种物质(例如氢)；在硅层中注入氦；注入非晶硅(a-Si)；或者注入通过反应可分层的多层，例如具有非晶硅和氟化石英玻璃的相邻数层。
虽然表面改性层401以种子层108和第一基材100间的固体层示出，但是这仅是示例性的。在一些实施方式中，表面改性层401可覆盖介于种子层108和第一基材100之间的界面的100％、小于100％、约1％至100％、约10％至100％、约20％至约90％、或约50％至约90％。在一些实施方式中，表面改性层401的厚度可在以下范围内：约0.1nm至约100nm、约0.1nm至约10nm、约0.1nm至约2nm、约0.1nm至约1nm、约0.1nm至约0.5nm、或约0.1nm至约0.2nm。
图4B示出了具有第二基材110的组件412，所述第二基材110与具有表面改性层114的种子层108临时结合。在一些实施方式中，种子层108与第二基材110之间的表面改性层114是可选的，这是因为只要种子层108是光滑及极性材料(例如氧化铟锡(ITO)),则在第一基材100与种子层108之间存在表面改性层401。图4C示出了用导电材料122填充通孔120。图4D示出了从组件412中除去第二基材110，其中表面改性层401、种子层108和表面改性层114留在第一基材100上。使用上文关于图1D所描述的任意技术可破坏种子层108与第二基材110之间的结合。在一些实施方式中，可破坏第一基材100与种子层108之间的结合以从第一基材100除去表面改性层401、种子层108和表面改性层114，从而使第一基材100可作为载体基材被重复使用。取决于用于表面改性层401的材料，可以各种方式破坏第一基材100与种子层108之间的结合。当表面改性层401包括以下物质时：有机硅酸盐，例如含有三甲基基团的有机硅酸盐、氟硅烷、有机硅；有机锗；含氟聚合物，包括通过蚀刻气体(例如CF4)与聚合物前体(例如H2、CHF3、C4F8、或CH4)的等离子体反应形成的等离子体含氟聚合物；有机等离子体聚合物，例如，由烃(例如CH4)、脂族烃(例如具有小于8个碳的烷烃、烯烃或炔烃)、苯或具有小于12个碳的芳族烃形成的那些，可用不损坏第一基材100的机械力或接触来破坏该结合，例如通过使用刀刃或刀片、吸盘或夹子、气刀，或者通过简单的剥离。当表面改性层401包括酚醛清漆树脂(甲醛与苯酚的摩尔比小于1的苯酚-甲醛树脂)、丙烯酸聚合物、或者环氧化物聚合物时，可通过将表面改性层401溶解于溶液中破坏该结合。当表面改性层401包括以下物质时：注入于第一基材100上的物质(例如氢)；注入于硅层中的氦；非晶硅(a-Si)；或者通过反应可分层的多层，例如具有非晶硅和氟化石英玻璃的相邻数层，可通过引发反应(例如通过热、紫外辐射或其它能源)以不可逆地改变第一基材100和种子层108之间的粘合破坏该结合。
如在上文所提及的，种子层108与第二基材110之间的表面改性层114是可选的。在这样的情况中，种子层108和表面改性层401可保留在第二基材110上，并且可使用常规技术(例如化学机械抛光(CMP))除去。
在上述任意的实施方式中，在用导电材料122填充通孔120之前，可用粘合层和分离的种子层，或者用起到结合粘合层和种子层作用的单一的层涂布第二基材110，以促进导电材料122粘合到通孔120的壁上。当使用分离的粘合层和种子层时，该粘合层可与上文中关于图1A中描述的粘合层相似，并且该种子层可与在上文中关于图1A中描述的种子层相似。当使用结合的粘合层和种子层时，其可与上文中关于图2A中描述的种子层相似。可在第二基材110与第一基材100粘合之前或之后涂布第二基材110。可使用常规沉积技术实现该涂布，所述常规沉积技术包括但不限于溅射。
因此，本文公开了一种从下往上的电解导通镀覆方法，其中当用导电材料填充通孔时，第一载体基材和具有至少一个通孔的第二基材被临时结合在一起，在施涂了导电材料后，可通过破坏该第一基材和第二基材之间的临时结合，从该组件中除去第二基材。
对本领域的技术人员而言，显而易见的是可以在不偏离本发明的范围或精神的情况下对本发明进行各种修改和变动。

Claims (21)

1.一种产生导电通孔的方法，所述方法包括：
获得第一基材，所述第一基材具有一个表面；
获得第二基材，所述第二基材具有第一表面、第二表面和从所述第一表面延伸至所述第二表面的通孔；
将种子层施涂到第一基材的表面上；
在所述种子层或所述第二基材上形成表面改性层；
用所述表面改性层将所述第二基材与所述第一基材结合以形成组件，其中所述种子层和所述表面改性层被设置在所述第一基材和所述第二基材之间；
将导电材料施涂到所述通孔；以及
在将所述导电材料施涂到所述通孔后，从所述组件中除去所述第二基材。
2.如权利要求1所述的方法，其还包括在施涂所述种子层之前先将粘合层施涂到所述第一基材的表面上，以使得所述粘合层被设置在所述第一基材和所述种子层之间。
3.如权利要求2所述的方法，其中所述粘合层为Cr、Ti、Mo、Ni、NiCr、Hf、Zr、Nd、Ta、V或W中的一种。
4.如权利要求1-3任一项所述的方法，其中所述种子层为选自以下的导电材料：铜、银、钨、氮化钛、钛钨、氮化钽和铜合金。
5.如权利要求1或4所述的方法，其中将所述种子层直接施涂到所述第一基材的表面。
6.如权利要求1-5任一项所述的方法，其中所述表面改性层在所述种子层和所述第二基材之间提供临时结合。
7.如权利要求1-6任一项所述的方法，其还包括除去延伸穿过所述通孔的一个开口的表面改性层的一部分以暴露所述种子层。
8.如权利要求7所述的方法，其中除去所述表面改性层的一部分包括将所述表面改性层暴露于氧等离子体。
9.如权利要求1-8任一项所述的方法，其中所述第一基材包括玻璃。
10.如权利要求1-9任一项所述的方法，其中所述第二基材包括玻璃。
11.如权利要求1-10任一项所述的方法，其中将导电材料施涂到所述通孔上包括电解镀覆所述通孔。
12.如权利要求11所述的方法，其中用导电材料填充所述通孔。
13.如权利要求1-12任一项所述的方法，其中所述导电材料为金属。
14.如权利要求1-13任一项所述的方法，其还包括将种子层施涂到所述第二基材。
15.如权利要求14所述的方法，其还包括在将所述种子层施涂到所述第二基材之前，将粘合层施涂到所述第二基材。
16.如权利要求14所述的方法，其中在将所述第一基材和第二基材结合之前，将所述种子层施涂到所述第二基材。
17.如权利要求14所述的方法，其中在将所述第一基材和第二基材结合之后，将所述种子层施涂到所述第二基材。
18.如权利要求1-17任一项所述的方法，其中从所述组件中除去所述第二基材包括机械除去所述第二基材。
19.如权利要求1-18任一项所述的方法，其中从所述组件中除去所述第二基材不会导致所述第一基材或所述第二基材破裂成两片或多片。
20.如权利要求1-19任一项所述的方法，其中所述表面改性层为第一表面改性层，并且所述方法还包括在施涂所述种子层之前，在所述第一基材的表面上形成第二表面改性层。
21.如权利要求20所述的方法，其还包括从所述种子层中除去所述第一基材。
CN201580072215.7A 2014-11-05 2015-11-05 从下往上的电解导通镀覆方法 Pending CN107112279A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201462075326P 2014-11-05 2014-11-05
US62/075,326 2014-11-05
PCT/US2015/059126 WO2016073658A1 (en) 2014-11-05 2015-11-05 Bottom-up electrolytic via plating method

Publications (1)

Publication Number Publication Date
CN107112279A true CN107112279A (zh) 2017-08-29

Family

ID=54542591

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580072215.7A Pending CN107112279A (zh) 2014-11-05 2015-11-05 从下往上的电解导通镀覆方法

Country Status (7)

Country Link
US (1) US10932371B2 (zh)
EP (1) EP3216050B1 (zh)
JP (1) JP6723236B2 (zh)
KR (1) KR102382054B1 (zh)
CN (1) CN107112279A (zh)
TW (1) TWI689630B (zh)
WO (1) WO2016073658A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109461666A (zh) * 2018-11-05 2019-03-12 中芯集成电路（宁波）有限公司 一种芯片封装方法
US12004295B2 (en) 2018-01-29 2024-06-04 Corning Incorporated Articles including metallized vias

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10932371B2 (en) 2014-11-05 2021-02-23 Corning Incorporated Bottom-up electrolytic via plating method
JP2020527626A (ja) 2017-07-20 2020-09-10 サウジ アラビアン オイル カンパニー 表面改質を使用するコンデンセートバンキングの緩和
WO2020154063A1 (en) 2019-01-23 2020-07-30 Saudi Arabian Oil Company Mitigation of condensate and water banking using functionalized nanoparticles
KR20240031738A (ko) * 2022-09-01 2024-03-08 주식회사 익스톨 관통 비아 금속 배선 형성방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030203647A1 (en) * 2002-04-24 2003-10-30 Rockford Lee D. Promoting adhesion of fluoropolymer films to semiconductor substrates
US20060046432A1 (en) * 2004-08-25 2006-03-02 Agency For Science, Technology And Research Method of forming through-wafer interconnects for vertical wafer level packaging
CN101226891A (zh) * 2008-02-01 2008-07-23 中国电子科技集团公司第五十五研究所 形成氮化镓器件和电路中接地通孔的方法
CN102339768A (zh) * 2010-07-15 2012-02-01 硅绝缘体技术有限公司 形成键合半导体结构的方法及该方法形成的半导体结构
US20120080214A1 (en) * 2007-12-21 2012-04-05 General Electric Company Smooth electrode and method of fabicating same
CN102737961A (zh) * 2011-04-02 2012-10-17 无锡华润上华半导体有限公司 减少光刻胶掩膜倒塌或移位的方法
CN103199054A (zh) * 2012-01-10 2013-07-10 中国科学院上海微系统与信息技术研究所 制作tsv时采用的二次湿法腐蚀支撑晶圆分离的工艺

Family Cites Families (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5814889A (en) 1995-06-05 1998-09-29 Harris Corporation Intergrated circuit with coaxial isolation and method
KR19990011721A (ko) * 1997-07-25 1999-02-18 김종진 표면 광택도가 우수한 전기아연도금강판 제조방법
US6706546B2 (en) 1998-10-09 2004-03-16 Fujitsu Limited Optical reflective structures and method for making
US7351314B2 (en) 2003-12-05 2008-04-01 Semitool, Inc. Chambers, systems, and methods for electrochemically processing microfeature workpieces
JP2001073182A (ja) 1999-07-15 2001-03-21 Boc Group Inc:The 改良された酸性銅電気メッキ用溶液
US6627066B1 (en) 1999-08-30 2003-09-30 Ebara Corporation Method of measuring the concentration of a leveler in a plating liquid
JP2001332658A (ja) 2000-03-14 2001-11-30 Hitachi Ltd 半導体集積回路装置およびその製造方法
US7754061B2 (en) 2000-08-10 2010-07-13 Novellus Systems, Inc. Method for controlling conductor deposition on predetermined portions of a wafer
US6503343B1 (en) 2000-09-11 2003-01-07 Innovative Technology Licensing, Llc Controlled plating on reactive metals
US20040170753A1 (en) 2000-12-18 2004-09-02 Basol Bulent M. Electrochemical mechanical processing using low temperature process environment
US6896776B2 (en) 2000-12-18 2005-05-24 Applied Materials Inc. Method and apparatus for electro-chemical processing
US20060081477A1 (en) 2000-12-18 2006-04-20 Basol Bulent M Method and apparatus for establishing additive differential on surfaces for preferential plating
US6802946B2 (en) 2000-12-21 2004-10-12 Nutool Inc. Apparatus for controlling thickness uniformity of electroplated and electroetched layers
US7189647B2 (en) 2001-04-05 2007-03-13 Novellus Systems, Inc. Sequential station tool for wet processing of semiconductor wafers
US20030000846A1 (en) 2001-05-25 2003-01-02 Shipley Company, L.L.C. Plating method
US6472023B1 (en) 2001-07-10 2002-10-29 Chang Chun Petrochemical Co., Ltd. Seed layer of copper interconnection via displacement
US6703712B2 (en) 2001-11-13 2004-03-09 Agere Systems, Inc. Microelectronic device layer deposited with multiple electrolytes
JP3730573B2 (ja) 2002-01-16 2006-01-05 シャープ株式会社 露光装置および画像形成装置
US6928726B2 (en) 2003-07-24 2005-08-16 Motorola, Inc. Circuit board with embedded components and method of manufacture
JP4973829B2 (ja) 2004-07-23 2012-07-11 上村工業株式会社 電気銅めっき浴及び電気銅めっき方法
JP4815771B2 (ja) * 2004-09-01 2011-11-16 住友電気工業株式会社 電気部品の製造方法
US7850836B2 (en) * 2005-11-09 2010-12-14 Nanyang Technological University Method of electro-depositing a conductive material in at least one through-hole via of a semiconductor substrate
US7863189B2 (en) 2007-01-05 2011-01-04 International Business Machines Corporation Methods for fabricating silicon carriers with conductive through-vias with low stress and low defect density
US9806006B2 (en) 2007-09-20 2017-10-31 Utac Headquarters Ptd. Ltd. Etch isolation LPCC/QFN strip
KR101034089B1 (ko) 2008-10-21 2011-05-13 엘지이노텍 주식회사 배선 기판 및 그 제조 방법
JP5193913B2 (ja) 2009-03-12 2013-05-08 東京エレクトロン株式会社 ＣＶＤ−Ｒｕ膜の形成方法および半導体装置の製造方法
JP5625470B2 (ja) * 2010-05-10 2014-11-19 セイコーエプソン株式会社 接合方法
US8481406B2 (en) * 2010-07-15 2013-07-09 Soitec Methods of forming bonded semiconductor structures
JPWO2012042828A1 (ja) 2010-09-27 2014-02-03 パナソニック株式会社 メモリ素子、半導体記憶装置、メモリ素子の製造方法および半導体記憶装置の読み出し方法
US8343791B2 (en) * 2010-10-05 2013-01-01 Innovative Micro Technology Plating process and apparatus for through wafer features
KR101221376B1 (ko) 2010-11-16 2013-01-11 충남대학교산학협력단 구리도금방법
CN106425129B (zh) 2010-11-30 2018-07-17 康宁股份有限公司 在玻璃中形成高密度孔阵列的方法
KR101124784B1 (ko) 2011-03-03 2012-03-23 엘지이노텍 주식회사 배선 기판 및 그 제조 방법
US20130062210A1 (en) 2011-09-13 2013-03-14 Hoya Corporation Manufacturing method of substrate and manufacturing method of wiring substrate
JP2013080904A (ja) 2011-09-22 2013-05-02 Hoya Corp 基板製造方法、配線基板の製造方法、ガラス基板および配線基板
CN102537064A (zh) 2012-01-17 2012-07-04 芜湖美达机电实业有限公司 赛车发动机专用改进型轴瓦
US8900969B2 (en) 2012-01-27 2014-12-02 Skyworks Solutions, Inc. Methods of stress balancing in gallium arsenide wafer processing
WO2015157202A1 (en) 2014-04-09 2015-10-15 Corning Incorporated Device modified substrate article and methods for making
SE538069C2 (sv) 2012-03-12 2016-02-23 Silex Microsystems Ab Metod att tillverka tätpackade viastrukturer med routing iplanet
US9093506B2 (en) 2012-05-08 2015-07-28 Skyworks Solutions, Inc. Process for fabricating gallium arsenide devices with copper contact layer
JP6005848B2 (ja) 2012-05-10 2016-10-12 エスセーアー・ハイジーン・プロダクツ・アーベー 保管場所にある所望のアイテムを見つける際に支援をする方法
US9583365B2 (en) * 2012-05-25 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming interconnects for three dimensional integrated circuit
NL2009757C2 (en) 2012-11-05 2014-05-08 Micronit Microfluidics Bv Method for forming an electrically conductive via in a substrate.
TWI617437B (zh) * 2012-12-13 2018-03-11 康寧公司 促進控制薄片與載體間接合之處理
EP2754524B1 (de) 2013-01-15 2015-11-25 Corning Laser Technologies GmbH Verfahren und Vorrichtung zum laserbasierten Bearbeiten von flächigen Substraten, d.h. Wafer oder Glaselement, unter Verwendung einer Laserstrahlbrennlinie
CN103474510B (zh) 2013-09-13 2016-03-09 厦门大学 一种铜铟镓硒薄膜太阳能电池的制作方法
JP6286169B2 (ja) 2013-09-26 2018-02-28 新光電気工業株式会社 配線基板及びその製造方法
CN105579621B (zh) 2013-09-26 2018-07-13 德国艾托特克公司 用于衬底表面金属化的新颖粘着促进剂
US10510576B2 (en) 2013-10-14 2019-12-17 Corning Incorporated Carrier-bonding methods and articles for semiconductor and interposer processing
CN103594627A (zh) 2013-10-30 2014-02-19 电子科技大学 一种反型有机薄膜太阳能电池及其制备方法
US9517963B2 (en) 2013-12-17 2016-12-13 Corning Incorporated Method for rapid laser drilling of holes in glass and products made therefrom
KR102353030B1 (ko) 2014-01-27 2022-01-19 코닝 인코포레이티드 얇은 시트와 캐리어의 제어된 결합을 위한 물품 및 방법
US9240392B2 (en) 2014-04-09 2016-01-19 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co., Ltd. Method for fabricating embedded chips
US9469912B2 (en) * 2014-04-21 2016-10-18 Lam Research Corporation Pretreatment method for photoresist wafer processing
JP6251629B2 (ja) 2014-04-24 2017-12-20 新光電気工業株式会社 配線基板及び配線基板の製造方法
JP6415692B2 (ja) 2014-09-09 2018-10-31 インテル・コーポレーション マルチゲート高電子移動度トランジスタおよび製造方法
US9433101B2 (en) * 2014-10-16 2016-08-30 International Business Machines Corporation Substrate via filling
US10932371B2 (en) 2014-11-05 2021-02-23 Corning Incorporated Bottom-up electrolytic via plating method
CN104485288B (zh) 2014-12-05 2017-05-24 华进半导体封装先导技术研发中心有限公司 一种超薄玻璃转接板的制作方法
JP6411279B2 (ja) 2015-05-11 2018-10-24 東京エレクトロン株式会社 めっき処理方法および記憶媒体
US9756736B2 (en) 2015-05-31 2017-09-05 Kiyokawa Plating Industry Co., Ltd Process for producing a wiring board
JP6478902B2 (ja) 2015-12-01 2019-03-06 キヤノン株式会社 貫通配線基板の製造方法、及び電子デバイスの製造方法
US10985055B2 (en) 2015-12-30 2021-04-20 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure with anti-adhesion layer
WO2017172677A1 (en) 2016-03-30 2017-10-05 Corning Incorporated Methods for metalizing vias within a substrate
US10130302B2 (en) 2016-06-29 2018-11-20 International Business Machines Corporation Via and trench filling using injection molded soldering
KR101839265B1 (ko) * 2017-04-10 2018-03-16 주식회사 포스코 표면외관이 우수한 전기아연도금강판용 아연 플래쉬 도금 용액, 이를 이용한 전기아연도금강판의 제조방법 및 전기아연도금강판
CN107240624B (zh) 2017-05-08 2019-04-16 上海大学 NiO复合薄膜、量子点发光器件及其制备和应用
US20190024237A1 (en) 2017-07-20 2019-01-24 Corning Incorporated Methods for metalizing vias within a substrate

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030203647A1 (en) * 2002-04-24 2003-10-30 Rockford Lee D. Promoting adhesion of fluoropolymer films to semiconductor substrates
US20060046432A1 (en) * 2004-08-25 2006-03-02 Agency For Science, Technology And Research Method of forming through-wafer interconnects for vertical wafer level packaging
US20120080214A1 (en) * 2007-12-21 2012-04-05 General Electric Company Smooth electrode and method of fabicating same
CN101226891A (zh) * 2008-02-01 2008-07-23 中国电子科技集团公司第五十五研究所 形成氮化镓器件和电路中接地通孔的方法
CN102339768A (zh) * 2010-07-15 2012-02-01 硅绝缘体技术有限公司 形成键合半导体结构的方法及该方法形成的半导体结构
CN102737961A (zh) * 2011-04-02 2012-10-17 无锡华润上华半导体有限公司 减少光刻胶掩膜倒塌或移位的方法
CN103199054A (zh) * 2012-01-10 2013-07-10 中国科学院上海微系统与信息技术研究所 制作tsv时采用的二次湿法腐蚀支撑晶圆分离的工艺

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12004295B2 (en) 2018-01-29 2024-06-04 Corning Incorporated Articles including metallized vias
CN109461666A (zh) * 2018-11-05 2019-03-12 中芯集成电路（宁波）有限公司 一种芯片封装方法
CN109461666B (zh) * 2018-11-05 2020-11-13 中芯集成电路（宁波）有限公司 一种芯片封装方法

Also Published As

Publication number Publication date
KR102382054B1 (ko) 2022-04-01
WO2016073658A1 (en) 2016-05-12
TWI689630B (zh) 2020-04-01
KR20170081226A (ko) 2017-07-11
US20160128202A1 (en) 2016-05-05
JP2018501641A (ja) 2018-01-18
TW201627541A (zh) 2016-08-01
US10932371B2 (en) 2021-02-23
EP3216050A1 (en) 2017-09-13
JP6723236B2 (ja) 2020-07-15
EP3216050B1 (en) 2021-09-08

Similar Documents

Publication Publication Date Title
CN107112279A (zh) 从下往上的电解导通镀覆方法
Joshipura et al. Patterning and reversible actuation of liquid gallium alloys by preventing adhesion on rough surfaces
Doudrick et al. Different shades of oxide: From nanoscale wetting mechanisms to contact printing of gallium-based liquid metals
CN109417026B (zh) 含有聚二甲基硅氧烷的粘接剂
US9412636B2 (en) Methods for processing substrates
Seo et al. Direct graphene transfer and its application to transfer printing using mechanically controlled, large area graphene/copper freestanding layer
TWI802644B (zh) 包含金屬化穿孔的製品
JP2014146793A5 (zh)
Chen et al. Surface modification with gallium coating as nonwetting surfaces for gallium-based liquid metal droplet manipulation
KR20180130102A (ko) 기판 내에서 비아(via)를 금속화하는 방법
CN107112657A (zh) 各向异性导电膜、其制造方法及连接构造体
US12119293B2 (en) Through electrode substrate and mounting substrate
US10854494B2 (en) Method for producing an interface intended to assemble temporarily a microelectronic support and a manipulation handle, and temporary assembly interface
JP5004922B2 (ja) 配線基板及び配線基板の製造方法
JP2009095962A (ja) 薄膜半導体装置の製造方法
CN105101655B (zh) 在特种产品基材表面制备微纳米级别金属电极的方法
US9676173B2 (en) Process for the transfer of at least a portion of a composite film onto a flexible polymer membrane
CN101752339B (zh) 接垫结构、导线接合结构及封装结构
JP2014072502A (ja) マイクロ構造体、貫通電極付基板の製造方法
Kim et al. Development and applications of 3-dimensional integration nanotechnologies
JP2007109559A5 (zh)
KR20170027597A (ko) 유연전극 기판 및 이의 제조 방법
TW201407717A (zh) 用於塡充導通孔互連物之膜及用於互連基板之後續處理
JP2020534685A (ja) プラズマ耐性が強化されたボンディング材及び関連付けられた方法
Kim Navigating Extremes: Advancing 3D-IC with Flexible Glass for Harsh Environments

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20170829