JP6478902B2 - 貫通配線基板の製造方法、及び電子デバイスの製造方法 - Google Patents

Description

本発明は、貫通配線基板、それを有する電子デバイス、それらの製造方法などに関する。

電子デバイスの小型化、高速化及び多機能化などの高機能化のため、デバイスを構成するチップ間、または基板表面の素子と基板裏面の電極パッド間を最短距離で電気的に接続できる貫通配線が用いられている。例えば、基板を貫通する貫通孔（スルーホールとも言う）を形成した後、貫通孔内に導電性材料を埋め込んで、この導電性材料からなる貫通配線を通じて、基板の表面側の素子の電極を基板の裏面側の電極パッドと電気的に接続する。貫通孔内への導電性材料の埋め込み方法として、電解めっき法がある。貫通孔のアスペクト比が高いとき、信頼性の高い貫通配線を得るために、貫通孔の一端にシード層を形成したボトムアップの電解めっきが有効である。めっき後、通常、貫通孔の両端から突出する導電性材料を研磨して、導電性材料の端面が基板の表面とほぼ同じ高さになるように平坦化する。平坦化した導電性材料が貫通配線になる。

めっきした導電性材料の突出高さのムラと研磨ムラがあるので、全ての貫通孔の導電性材料の突出部分を除去するために、貫通配線の端面が基板の表面より凹む状態にする必要がある。導電性材料の突出高さが大きいほど、研磨時間が長くなり、研磨ムラも大きくなる。めっきムラと研磨ムラが大きいほど、基板の表面から大きく凹む端面をもつ貫通配線が増える。つまり、基板の表面に対する貫通配線の端面位置の深さが大きくなる貫通配線が増える。

更に、研磨の際、導電性材料の端面は機械的な応力によって塑性変形し、貫通配線と貫通孔の内壁との間に隙間が生じてしまうことがある。この隙間も研磨量が多いほど大きくなる。一方、貫通配線の端面の深さや、貫通配線と貫通孔との隙間が大きいと、貫通配線を有する基板の上に素子を形成する際に、次の問題が起きやすい。（1）貫通配線の近傍において、素子を構成する薄膜の膜厚の均一性が悪くなり、薄膜の膜応力分布が大きくなる。そのため、素子の特性バラつきが大きくなりやすい。素子の特性バラつきを低減するために、貫通配線の近傍に素子を配置しないことはできるが、素子の集積度が低下することになる。（2）貫通配線の端面において、素子電極や電極パッドとの電気的接続が不良になる恐れがある。（3）基板表面の凹凸が大きくて、微細パターンの作製が困難になる。

特許文献１には、研磨による貫通配線と貫通孔の内壁との間に生じる隙間を低減する技術が開示されている。特許文献１では、貫通配線の主部の両端に、主部よりも弾性率が高い導電性材料からなるコンタクト部を設けている。そうすると、研磨時、弾性率が高い導電性材料の塑性変形は小さいため、貫通配線と貫通孔の内壁との間に隙間が生じにくくなる。

特開２００８−１３５４８２号公報

しかし、特許文献１の技術においては、貫通配線の主部とその両端のコンタクト部を形成するために、異なる材料のめっきを三回行う必要があり、作製工程が煩雑になりやすい。また、貫通配線の主部とコンタクト部が異種材料で形成されるので、相互の密着性について工夫が必要となることがある。

上記課題に鑑み、本発明の一側面の電子デバイスの製造方法は、貫通配線を有する基板に素子部を設けた電子デバイスの製造方法であって、基板の第一の面から該第一の面の反対側に位置する第二の面に到達する貫通孔を形成する工程と、前記貫通孔に導電性材料を充填する工程と、前記貫通孔に充填された前記導電性材料を研磨して貫通配線を形成する工程と、前記第一の面側に素子部を形成する工程と、を有する。そして、前記貫通配線を形成する工程において、前記第一の面側における基板表面から測る前記貫通配線の端面の位置の深さが、前記第二の面側における基板表面から測る前記貫通配線の端面の位置の深さよりも小さくなるようにする。また、本発明の他の側面の貫通配線基板の製造方法は、基板の第一の面から該第一の面の反対側に位置する第二の面に到達する貫通孔を形成する工程と、前記貫通孔に導電性材料を充填する工程と、前記貫通孔に充填された前記導電性材料を研磨して貫通配線を形成する工程と、を有する。そして、前記貫通配線を形成する工程において、前記第一の面側における基板表面から測る前記貫通配線の端面の位置の深さが、前記第二の面側における基板表面から測る前記貫通配線の端面の位置の深さよりも小さくなるようにする。

また上記課題に鑑み、本発明の他の一側面の電子デバイスは、貫通配線を有する基板上に素子部を設けた電子デバイスであって、基板の第一の面から該第一の面の反対側に位置する第二の面に到達する貫通孔と、前記貫通孔の内部を充填する導電性材料で形成された貫通配線と、前記第一の面側に設けられ、前記貫通配線と電気的に接続する素子部と、を有する。そして、前記第一の面側における基板表面から測る前記貫通配線の端面の位置の深さが、前記第二の面側における基板表面から測る前記貫通配線の端面の位置の深さよりも小さい。また、本発明の他の側面の貫通配線基板は、基板の第一の面から該第一の面の反対側に位置する第二の面に到達する貫通孔と、前記貫通孔の内部を充填する導電性材料で形成された貫通配線と、を有し、前記第一の面側における基板表面から測る前記貫通配線の端面の位置の深さが、前記第二の面側における基板表面から測る前記貫通配線の端面の位置の深さよりも小さい。

本発明によれば、貫通配線基板は、貫通配線の端面の深さがより小さい基板表面を有する。従って、その面側に素子部を形成すれば、素子部の特性バラつきが小さく、電気的信頼性が高い電子デバイス等を作製することができる

本発明の電子デバイスの製造方法の一実施形態を説明する断面図。 本発明の電子デバイスの構造の一実施形態を説明する断面図。 本発明の電子デバイスの製造方法の第１の実施例を説明する断面図。 本発明の電子デバイスの構造の一実施例を説明する断面図。 本発明の電子デバイスの製造方法の第２の実施例を説明する平面図。 本発明の電子デバイスの製造方法の第２の実施例を説明する断面図。 本発明の電子デバイスの応用例を説明する平面図。 ディシングの平均量ａと隙間の平均深さｂを説明する図。

本発明の一側面では、貫通配線基板は、一種類の導電性材料の貫通配線が貫通孔に形成され、基板表面から測る貫通配線の端面の深さがより小さい基板表面を備える。従って、その面側に複数の素子部を形成すれば、貫通配線の近傍においても、素子部を構成する薄膜の膜厚、膜応力などの均一性が良い等の効果が得られる。また、貫通配線の導電性材料は一種類であるので、比較的に少ない工程で、素子部の特性バラつきが小さく、電気的信頼性が高い電子デバイスを作製できる。

以下、本発明の実施形態及び実施例について図を用いて説明する。しかし、本発明はこうした実施形態や実施例には限定されず、その要旨の範囲内で種々の変形及び変更が可能である。

（第１の実施形態）
図１を用いて、本発明の電子デバイスの製造方法の第１の実施形態を説明する。図１（Ａ）〜（Ｈ）は本実施形態を説明するための断面図である。電子デバイスの作製において、１枚の基板上に同時に複数の貫通配線、または複数の素子を形成することが一般的であるが、図１では、簡潔にして見やすくするために、２つの貫通配線と１つの素子だけを示している。

まず、図１（Ａ）のように、第一の基板１を用意する。第一の基板１は、例えば、ガラスを代表とする絶縁基板、またはＳｉを代表とする半導体基板である。第一の基板１は、第一の面１ａ及び第一の面の反対側に位置する第二の面１ｂを有する。第一の基板１の第一の面１ａ及び第二の面１ｂは、共に平坦で鏡面に研磨されている。第一の基板１の厚さは、例えば、５０μｍ〜１０００μｍである。

次に、図１（Ｂ）のように、第一の基板１に貫通孔１３を形成する。貫通孔１３は、第一の基板１の第一の面１ａから第二の面１ｂに到達し、第一の基板１を貫通する。貫通孔１３の形状、サイズ、数及び配置などは、用途に応じて、フォトレジストパターンで規定する。貫通孔１３は、例えば、断面が円形形状で直径が２０μｍ〜１００μｍであり、横方向の周期が２００μｍで縦方向の周期が２ｍｍの配列で形成される。貫通孔１３を形成した後、必要に応じて、貫通孔１３の側壁１３ａに、絶縁膜、または金属拡散を防止する拡散防止膜（バリア層とも呼ぶ）を形成する。絶縁膜と拡散防止膜の両方を形成してもよい。これで貫通基板１ｓが形成される。

次に、図１（Ｃ）のように、シード基板５０ｓを形成する。まず、第二の基板５０を用意する。第二の基板５０は、金属基板であり、例えば、ＳＵＳ基板である。第二の基板５０の厚さは、例えば、約３００μｍである。第二の基板５０の少なくとも１つの主面５０ａは、平坦化されている。主面５０ａの表面粗さＲａ（算術平均粗さ）は、５０ｎｍ以下であることが望ましい。第二の基板５０の主面５０ａに、中間層５１を形成する。この中間層５１の上に、更にシード膜５２を形成する。中間層５１と第二の基板５０との密着性は、シード膜５２と第二の基板５０との密着性よりも低い。つまり、中間層５１とシード膜５２がそれぞれ直接第二の基板５０の主面５０ａに形成される場合、中間層５１と主面５０ａとの密着性は、シード膜５２と主面５０ａとの密着性よりも低い。中間層５１は、導電性の膜であり、その厚さは１ｎｍ〜１００ｎｍであることが望ましい。中間層５１は、例えば、真空蒸着法によって形成される。シード膜５２は金属膜である。より望ましくは、シード膜５２の主成分は、図１（Ｄ）でめっきされる導電性材料２の主成分と同じである。シード膜５２の形成方法として、真空蒸着やスパッタなどがある。シード膜５２の厚さは１０ｎｍ〜２００ｎｍであることが望ましい。中間層５１とシード膜５２が形成された第二の基板５０は、シード基板５０ｓとなる。

次に、図１（Ｄ）のように、貫通基板１ｓとシード基板５０ｓを貼り合わせて、電解めっきによって導電性材料２（２−１と２−２を含む）を貫通孔１３（図１（Ｂ）参照）に充填する。ここで、第一の基板１の第一の面１ａが、接着用物質５３を介して、シード膜５２と貼り合わせられる。接着用物質５３は、例えば、水や有機溶剤に溶解する物質である。接着用物質５３は、例えば、スピン塗布等の方法でシード膜５２上に均一に形成される。接着用物質５３の濃度や粘度、またはスピン塗布の条件を調整することによって、接着用物質５３の厚さを制御する。接着用物質５３の厚さを制御することによって、第一の基板の第一の面１ａとシード膜５２との間隔を制御できる。接着用物質５３の厚さは、例えば、１０μｍ以下である。

貫通基板１ｓとシード基板５０ｓを貼り合わせた後、貫通孔１３の底部にある接着用物質５３を部分的に除去して、シード膜５２を露出するようにする。そして、シード基板５０ｓに通電し、貫通孔１３の底部に露出したシード膜５２を起点にして電解めっきを実行する。めっきは、例えば、硫酸銅溶液を用いたＣｕの電解めっきである。めっきは、貫通基板１ｓの第一の面１ａ側から第二の面１ｂ側に向かって行う。また、全ての貫通孔で、導電性材料２が隙間なく充填され、そして、図１（Ｆ）の平坦化工程で第一の面１ａ側における貫通配線の端面の深さを比較的均等にできる様にする為に、導電性材料２のめっき終端面２ｃが第一の面１ａを超える様にめっきを行う。導電性材料２のめっき終端面２ｃの第一の面１ａから突出する平均高さは、めっきの基板内均一性等に応じて決まるが、例えば、１０μｍ以上である。一方、シード膜５２と密接する導電性材料２のめっき開始端面２ｄ（図１（Ｅ）参照）の第二の面１ｂから突出する高さは、ほぼ接着用物質５３の厚さと同じである。貫通基板１ｓの第一の面１ａとシード基板５０ｓの主面５０ａが共に平坦で平滑であるため、両者の界面に形成された接着用物質５３は、厚さの均一性と制御性が良い。その結果、導電性材料２のめっき開始端面２ｄは、高さの均一性と制御性が良い。導電性材料２のめっき開始端面２ｄの平均高さは、例えば、１０μｍ以下である。

次に、図１（Ｅ）のように、中間層５１と第二の基板５０の界面にて、めっきした導電性材料２（２−１と２−２を含む）を第二の基板５０より分離する。このとき、導電性材料２は第一の基板１の貫通孔１３（図１（Ｂ）参照）内に残る。基板剥離のために、まず水や有機溶剤で接着用物質５３を溶解して除去する。すると、貫通基板１ｓとシード基板５０ｓは、導電性材料２のめっき開始端面だけによって連結されている。そして、貫通基板１ｓとシード基板５０ｓの界面に対して小さい応力をかけて、導電性材料２を第二の基板５０から剥離する。剥離しやすい中間層５１を設けたので、剥離による導電性材料２のめっき開始端面２ｄの変形または損傷は少ない。このとき、シード膜５２と中間層５１が導電性材料２のめっき開始端面２ｄに残るが、共に薄いので、次の図１（Ｆ）の平坦化工程で同時に取ることができる。

次に、図１（Ｆ）のように、導電性材料２の端面２ｃと端面２ｄをそれぞれ平坦化する。平坦化した導電性材料が貫通配線２（２−１と２−２を含む）になる。平坦化加工は、例えば、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈｅｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を用いる。平坦化後、貫通配線２の端面２−１ａと端面２−２ａが、第一の基板１の第一の面１ａとほぼ同じ高さになることが望ましい。同様に、貫通配線２の端面２−１ｂと端面２−２ｂが、第一の基板１の第二の面１ｂとほぼ同じ高さになることが望ましい。しかし、めっき後の端面２ｃまたは端面２ｄの高さのムラとＣＭＰムラがある。

よって、全ての貫通孔の導電性材料２の突出する部分を除去するために、ＣＭＰ後の貫通配線の端面２−１ａと端面２−２ａ、または端面２−１ｂと端面２−２ｂを基板の表面より凹ませる必要、いわゆるディシング状態にする必要がある。また、ＣＭＰ時の塑性変形によって、貫通配線２と貫通孔の内壁１３ａ（図１（Ｂ）参照）との間に隙間が生じてしまう。図８に示すようなディシングの平均量aと隙間の平均深さｂは、ＣＭＰの量（めっき後の端面２ｃまたは端面２ｄの高さに相当する）及びめっきムラが大きいほど大きくなる。

図１（Ｅ）で得た導電性材料２のめっき開始端面２ｄは、めっき終端面２ｃよりも高さが低く且つ高さの均一性が良い。従って、ＣＭＰ後の貫通配線の端面２−１ａと端面２−２ａは、ディシングの平均量と隙間の平均深さが端面２−１ｂと端面２−２ｂよりも小さくできる。ここでは、基板の表面より凹んだディシング状態のディシングの平均量と、貫通配線と貫通孔の内壁との間に生じた隙間の平均深さのうちの大きい方を、基板表面から測る貫通配線の端面の深さと定義する。基板の第二の面１ｂ側における貫通配線の端面の位置の深さは、例えば、１μｍ以内である。基板の第一の面１ａ側における貫通配線の端面の位置の深さは、基板の第二の面１ｂ側における貫通配線の端面の位置の深さより小さく、例えば、０．５μｍ以内である。以上の工程によれば、基板の第一の面１ａ側における貫通配線の端面２−１ａと端面２−２ａの位置の深さが、第二の面１ｂ側における貫通配線の端面２−１ｂと端面２−２ｂの位置の深さよりも小さくなるように加工できる。これで、貫通基板１ｓ（図１（Ｂ）参照）に貫通配線２を形成した貫通配線基板３が完成される。

次に、図１（Ｇ）のように、第一の基板１の第一の面１ａ上に、素子部３０を形成する。素子部３０は、電極（第一の電極４と第二の電極６を含む）部分と他の部分３５を含む。電極は、金属材料から構成される。第一の電極４は貫通配線の端面２−１ａ（図１（Ｆ）参照）と電気的に接続され、第二の電極６は貫通配線の端面２−２ａ（図１（Ｆ）参照）と電気的に接続される。素子部３０は、例えば、各種のＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈｅｎｉｃａｌ Ｓｙｓｔｅｍ）素子である。より具体的には、例えば、静電容量型トランスデューサ（ＣＭＵＴ：Ｃａｐａｃｉｔｉｖｅ Ｍｉｃｒｏｍａｃｈｉｎｅｄ Ｕｌｔｒａｓｏｎｉｃ Ｔｒａｎｓｄｕｃｅｒ）、または圧電型トランスデューサである。素子部３０の構造は、電子デバイスの仕様に合わせて設計される。例えば、素子部３０はＣＭＵＴであって、第一の電極４、該第一の電極４と間隙を挟んで設けられた第二の電極６、及び第二の電極６の上下に配設された絶縁膜で構成され振動可能に支持された振動膜を含む。また、素子部３０は圧電型トランスデューサであって、第一の電極４、第二の電極６、及び第一の電極４と第二の電極６に挟まれている圧電体を含む。素子部３０は、貫通配線の端面の深さがより小さい第一の基板１の第一の面１ａ側に形成されるため、貫通配線２の近傍においても、素子を構成する薄膜の膜厚、及び膜応力の均一性が良い。

次に、図１（Ｈ）のように、第一の基板の第二の面１ｂ側に電極パッド（１１と１２を含む）を形成する。電極パッド１１は貫通配線２の端面２−１ｂ（図１（Ｇ）参照）と接続され、電極パッド１２は貫通配線２の端面２−２ｂ（図１（Ｇ）参照）と接続される。電極パッド１１、１２は、金属を主材料によって構成される。例えば、電極パッド１１、１２は、密着層であるＴｉ薄膜とその上に形成されるＡｌ薄膜を含む。電極パッド１１、１２の形成方法として、例えば、金属のスパッタ成膜、フォトリソグラフィーを含むエッチングマスクの形成、及び金属のエッチングを含む方法がある。第二の面１ｂ側における貫通配線２の端面の位置の深さは、第一の面１ａ側における貫通配線の端面の位置の深さより大きい。つまり、第二の面１ｂ側の貫通配線２の端面付近では、基板表面の凹凸がより大きい。しかし、これに対しては、電極パッド１１、１２を構成する金属薄膜を被覆性のスパッタ法で成膜したので、薄膜の連続性が良い。また、金属薄膜は比較的に高い展延性を持つので、電極パッド１１、１２の応力による破損を低減できる。また、電極パッド１１、１２は、素子部３０より低い精度で形成可能なので、表面凹凸が比較的に大きい第二の面１ｂ側においても支障なく形成できる。

次に、図示しないが、図１（Ａ）〜（Ｈ）の工程によって作製された電子デバイス（素子部３０、貫通基板３及び電極パッド１１、１２を含む）を制御回路と接続する。接続は、電極パッド１１、１２を介して行う。接続の方法として、金属直接接合や、パンプ接合や、ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）圧着や、ワイヤボンディングなどの方法がある。

以上の製造方法を用いれば、図１（Ｈ）に示すような電子デバイスを作製できる。貫通配線基板上に貫通配線の端面の深さがより小さい基板表面を形成し、その面側に素子を形成するため、貫通配線の近傍においても、素子を構成する薄膜の膜厚、及び膜応力の均一性が良い。また、貫通配線の端面は素子電極や電極パッドとは良好な電気的接続ができる。更に、素子のある面側において、基板表面の凹凸を小さくできるので、微細パターンの作製が容易になる。よって、比較的に少ない工程で、構成する素子の特性バラつきが小さく、電気的信頼性が高い電子デバイスを作製できる。

（第２の実施形態）
図２を用いて、本発明の電子デバイスの構造の実施形態を説明する。図２は本実施形態を説明するための断面図である。１つの電子デバイスにおいて、複数の貫通配線、または複数の素子が形成されることが一般的であるが、図２でも、簡潔にして見やすくするために、２つの貫通配線と１つの素子だけを示している。

図２のように、本実施形態の電子デバイスは、貫通配線基板３、素子部３０及び電極パッド１１、１２を含む。貫通配線基板３は、更に第一の基板１と、第一の基板１の第一の面１ａから第一の面１ａの反対側に位置する第二の面１ｂに到達する貫通孔１３と、貫通孔１３の内部を充填する導電性材料の貫通配線２を含む。素子部３０は、更に第一の電極４と、第二の電極６及び他の部分３５を含む。素子部３０は、第一の基板１の第一の面１ａ側に形成される。素子部３０の第一の電極４は貫通配線２−１の端面２−１ａと電気的に接続され、第二の電極６は貫通配線２−２の端面２−２ａと電気的に接続されている。電極パッド１１、１２は、第一の基板１の第二の面１ｂ側に形成される。電極パッド１１は貫通配線２−１の端面２−１ｂと電気的に接続され、電極パッド１２は貫通配線２−２の端面２−２ｂと電気的に接続されている。第一の面１ａ側における貫通配線の端面の位置の深さが、第二の面１ｂ側における貫通配線の端面の位置の深さよりも小さい。

第一の基板１は、電子デバイスの性能に合わせて選択する。例えば、第一の基板１は、ガラスのような絶縁材料から構成される。また、第一の基板１は、高抵抗Ｓｉや低抵抗Ｓｉのいずれかによって構成されてもよい。基板１の厚さは、例えば、１００μｍ〜１０００μｍである。電気的絶縁の必要性に応じて、第一の基板１の第一の面１ａと第二の面１ｂの表面、及び貫通配線２を納める貫通孔１３の側壁を含む第一の基板１の表面に、絶縁膜を設けてもよい。

貫通孔１３は、その形状、サイズ、個数及び配置が、貫通配線２の仕様に沿って設計される。貫通孔１３は、例えば、直径が２０μｍ〜１００μｍであり、横方向の周期が２００μｍで縦方向の周期が２ｍｍの配列で複数設けられる。必要に応じて、貫通孔１３の側壁に絶縁膜、または金属拡散を防止する拡散防止膜が形成される。貫通配線２は、導電性材料から構成される。例えば、貫通配線２は、金属を含む材料から構成される。好適には、貫通配線２は、Ｃｕを主材料とする（本明細書において、組成の大半を占めるという意味）伝導率の高い材料（ＣｕやＣｕ合金など）で形成される。

素子部３０は、例えば、各種のＭＥＭＳ素子である。より具体的に、例えば、上述したＣＭＵＴまたは圧電型トランスデューサである。素子部３０は、電子デバイスの仕様に合わせて設計される。電極パッドは、金属を主材料とする材料で構成される。例えば、電極パッド１１、１２は、密着層としたＴｉ薄膜とその上に形成されるＡｌ薄膜によって構成される。更に、図示しないが、図２の電子デバイスに制御回路を接続してもよい。接続は、金属直接接合などによって、電極パッド１１、１２を介して行われる。

上記の電子デバイスは、素子３０のある第一の面１ａ側における貫通配線の端面の位置の深さが、電極パッド１１と１２のある第二の面１ｂ側における貫通配線の端面の位置の深さよりも小さい。このような構造では、貫通配線の端面付近において、素子３０を構成する薄膜は変形や破損が低減される。また、貫通配線の端面付近を含めた第一の面１ａ側において、素子を構成する薄膜は、膜厚と応力の均一性が良いので、素子の特性のバラつきが小さい。一方、電極パッド１１、１２は、それを構成する金属材料の優れた展延性によって、貫通配線の端面の位置の深さがよりも大きい第二の面１ｂ側に支障なく形成される。よって、貫通配線の近辺に素子を配置できる。

上記の構造を有する電子デバイスは、簡易な製法で製造できる。また、構成する素子の特性バラつきが小さく、電気的信頼性が高い。更に、貫通配線の近辺に素子を配置できるので、素子の集積度を大きくすることができる。

以下、より具体的な実施例を説明する。
（第１の実施例）
図３の断面図を用いて、本発明の電子デバイスの製造方法の第１の実施例を説明する。見やすくするため、図３でも、２つの貫通配線及び１つの素子のみが示されている。まず、図３（Ａ）のように、第一の基板１を用意する。第一の基板１として、Ｓｉ基板を用いる。第一の基板１は、第一の面１ａと第二の面１ｂを有し、この２つの面がミラー研磨され、表面粗さＲａ＜２ｎｍである。第一の基板１のは、抵抗率が約０．０１Ω・ｃｍであり、厚さが約３００μｍである。

次に、図３（Ｂ）のように、第一の基板１の第一の面１ａから第二の面１ｂに到達する貫通孔１３を形成する。貫通孔１３は、ほぼ円柱形状であり、第一の基板１の第一の面１ａと第二の面１ｂにおける開口の直径が約５０μｍである。貫通孔１３は、４００μｍの周期で第一の基板１中に配列されている。貫通孔１３の加工は、Ｓｉの深堀反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）技術を用いて行う。深堀ＲＩＥの後、貫通孔１３の内壁１３ａを平滑化する。平滑化の処理は、Ｓｉからなる第一の基板１の表面の熱酸化と熱酸化膜の除去を２回繰り返すことによって行われる。平滑化後、貫通孔１３の内壁１３ａの表面粗さＲａは１００ｎｍ以下となる。

次に、図３（Ｃ）のように、第一の基板１の第一の面１ａ、第二の面１ｂ及び貫通孔１３の内壁１３ａを含む第一の基板１の表面上に、絶縁膜１４を形成する。絶縁膜１４として、厚さ約１μｍのＳｉの熱酸化膜を用いる。Ｓｉの熱酸化膜は、図３（Ｂ）で形成した貫通孔１３を有する第一の基板１に対する酸素雰囲気中での約１０００℃の加熱処理によって形成される。これで貫通基板１ｓが完成される。

次に、図３（Ｄ）のように、シード基板５０ｓを用意する。シード基板５０ｓは、第二の基板５０とその上に形成された中間層５１とシード膜５２によって構成される。第二の基板５０は、厚さが約３００μｍのＳＵＳ基板である。第二の基板５０の主面５０ａは機械研磨によって平坦化され、その表面粗さＲａは約２０ｎｍである。第二の基板５０の主面５０ａに、中間層５１として、真空蒸着法で厚さが約１０ｎｍのＡｕ薄膜を形成する。そして、中間層５１の上に、シード膜５２として、厚さが約５０ｎｍのＣｕ薄膜を真空蒸着法で形成する。これでシード基板５０ｓが完成される。このように得たシード基板５０ｓのシード膜５２は平坦且つ平滑である。

次に、図３（Ｅ）のように、図３（Ｃ）の貫通基板１ｓと図３（Ｄ）のシード基板５０ｓを貼り合わせて、電解めっきによって導電性材料２（２−１と２−２を含む）としてＣｕを貫通孔１３に充填する。その後、貫通基板１ｓとシード基板５０ｓを貼り合わせる。両者の間隔を制御するために、非イオン性界面活性剤（例えば、特開２０１２−２８５３３号公報の記載を参照）を接着用物質５３として用いる。用いる非イオン性界面活性剤は、水またはアセトン等の有機溶剤に溶解し、約４０℃の融点を有する。接着用物質５３は、スピン塗布法でシード膜５２上に均一に形成する。貫通基板１ｓと図３（Ｄ）のシード基板５０ｓを貼り合わせた後の非イオン性界面活性剤の厚さは約４μｍである。つまり、貼り合わせた後、第一の基板の第一の面１ａとシード膜５２との間隔が約４μｍである。

Ｃｕのめっきを行う前に、接着した貫通基板１ｓとシード基板５０ｓを水中に５秒間程度浸漬し、貫通孔１３の底部にシード膜５２が露出するように、該部分の非イオン性界面活性剤を除去する。そして、貫通孔１３の底部に露出するシード膜５２の部分が含燐銅からなる陽極と対向するように配置する。めっき液として、硫酸銅を主成分とするＣｕのめっき液を用いる。めっきの際、シード基板５０ｓの全体に電流を流す。シード基板５０ｓが全て金属で構成され、シード膜５２は平坦且つ平滑であるので、均一性の高いめっきができる。その結果、導電性材料２のめっき開始端面２ｄ（図３（Ｆ）参照）は、高さが約４μｍで均一性が良い。また、めっき終端面２ｃが第一の基板１の第一の面１ａより突出した高さの均一性が良い。Ｃｕのめっきは、めっき終端面２ｃの突出高さが約３０μｍになるまで行う。

次に、図３（Ｆ）のように、中間層５１と第二の基板５０の界面にて、めっきした導電性材料（Ｃｕ）２を第二の基板５０より分離する。中間層５１は１０ｎｍ厚のＡｕ薄膜で、ＳＵＳからなる第二の基板５０との密着性が弱い。また、シード膜５２はＣｕであり、めっきしたＣｕからなる導電性材料２との密着力が強い。さらに、中間層５１のＡｕは１０ｎｍで、シード膜５２のＣｕは５０ｎｍであるため、共に薄くて破れやすい。よって、小さい応力をかけるだけで、導電性材料（Ｃｕ）２と第二の基板５０との連結を切断できる。また、剥離によるめっき開始端面２ｄの変形または損傷が少ない。分離後、中間層５１とシード膜５２が部分的にＣｕのめっき開始端面２ｄに付いてくる。

次に、図３（Ｇ）のように、導電性材料２の端面２ｃ、２ｄを平坦化する。平坦化は、ＣｕのＣＭＰで行う。平坦化において、端面２ｄに付いてくるＡｕからなる中間層５１の部分は膜厚が薄くて、ＣｕのＣＭＰによって簡単に除去される。よって、ここでは、別途Ａｕからなる中間層５１の５１ａ部分を除去する必要がない。平坦化後、基板の第一の面１ａ側において、貫通配線の端面２−１ａ、２−２ａは、第一の面１ａ側の熱酸化膜１４の表面から測る深さが約０．２μｍである。また、第二の面１ｂ側において、貫通配線の端面２−１ｂ、２−２ｂは、第二の面１ｂ側の熱酸化膜１４の表面から測る深さが約０．５μｍである。このように端面を平坦化した導電性材料は、貫通配線２となる。これで、貫通配線２を形成した貫通基板１ｓ（図３（Ｃ）参照）、つまり、貫通配線基板３が完成される。

次に、図３（Ｈ）のように、第一の基板１の第一の面１ａ上に、素子部３０を形成する。素子部３０は、電極（第一の電極４と第二の電極６を含む）部分と他の部分３５によって構成される。電極は、金属材料から構成される。第一の電極４は貫通配線の端面２−１ａと電気的に接続され、第二の電極６は貫通配線の端面２−２ａと電気的に接続される。素子部３０は、ＣＭＵＴ、または圧電型トランスデューサである。

次に、図３（Ｉ）のように、第二の面１ｂ側に、貫通配線２の端面（２−１ｂと２−２ｂを含む）と電気的に接続する電極パッド（１１と１２を含む）を形成する。電極パッド１１は貫通配線２の端面２−１ｂと接続され、電極パッド１２は貫通配線２の端面２−２ｂと接続される。電極パッド１１と１２は、５０ｎｍ厚のＴｉ薄膜とその上に形成される５００ｎｍ厚のＡｌ薄膜によって構成される。電極パッド１１、１２は、被覆性の良いスパッタ成膜で形成される。電極パッド１１、１２の形成工程において、最高基板温度は１００℃程度である。

次に、図示しないが、図３（Ａ）〜（Ｉ）の工程によって作製された電子デバイス（素子部３０、貫通配線２及び電極パッド１１、１２を含む）を制御回路に接続する。接続は、電極パッド１１、１２を介して行う。接続の方法として、ＡＣＦ圧着法を用いる。本実施例でも、上記製造方法の実施形態と同様の効果が得られる。

（第２の実施例）
図４の断図面を用いて、本発明の電子デバイスの第２の実施例を説明する。見やすくするため、図４でも、２つの貫通配線及び１つの素子のみが示されている。図４のように、本実施例の電子デバイスは、貫通配線基板３と素子部３０及び電極パッド１１、１２を含む。貫通配線基板３は、第一の基板１、第一の基板１の第一の面１ａから第二の面１ｂに到達する貫通孔１３、貫通孔１３の内壁を含む第一の基板１の表面上に形成された絶縁膜１４、貫通孔１３の内部を充填する導電性材料の貫通配線２を含む。素子部３０は、第一の電極４、第二の電極６及び他の部分３５を含む。素子部３０は、第一の基板１の第一の面１ａ側に形成される。素子部３０の第一の電極４は貫通配線２−１の端面２−１ａと電気的に接続され、第二の電極６は貫通配線２−２の端面２−２ａと電気的に接続されている。電極パッド１１、１２は、第一の基板１の第二の面１ｂ側に形成される。電極パッド１１は貫通配線２−１の端面２−１ｂと電気的に接続され、電極パッド１２は貫通配線２−２の端面２−２ｂと電気的に接続されている。

第一の基板１は、Ｓｉ基板である。第一の基板１は、第一の面１ａと第二の面１ｂを有し、この２つの面がミラー研磨され、表面粗さＲａ＜２ｎｍである。第一の基板１の抵抗率は約０．０１Ω・ｃｍである。第一の基板１の厚さは約３００μｍである。貫通孔１３は、直径が２０μｍであり、横方向の周期が２００μｍで縦方向の周期が２ｍｍの配列で形成されている。貫通孔１３の側壁に、絶縁膜として、厚さ約１μｍのＳｉの熱酸化膜１４が形成されている。

貫通配線２は、Ｃｕを主材料とする材料で構成されている。基板の第一の面１ａ側において、貫通配線の端面２−１ａ、２−２ａは、第一の面１ａ側の熱酸化膜１４の表面から測る深さが約０．２μｍである。また、第二の面１ｂ側において、貫通配線の端面２−１ｂ、２−２ｂは、第二の面１ｂ側の熱酸化膜１４の表面から測る深さが約０．５μｍである。素子部３０は、ＣＭＵＴである。ＣＭＵＴは、第一の電極４、第一の電極４と間隙を挟んで設けられた第二の電極６、及び第二の電極６の上下に配設された絶縁膜で構成され振動可能に支持された振動膜を含む。電極パッド（１１と１２を含む）は、５０ｎｍ厚のＴｉ薄膜とその上に形成される５００ｎｍ厚のＡｌ薄膜によって構成されている。更に、図示はしないが、図４の電子デバイスに制御回路が接続されている。接続は、電極パッド１１、１２を介して、ＡＣＦ圧着法で実施されている。本実施例でも、上記電子デバイスの実施形態と同様の効果が得られる。

（第３の実施例）
図５の平面図と図６の断面図を用いて、本発明の電子デバイスの製造方法の第３の実施例を説明する。この実施例では、ビア・ファースト法で貫通配線基板上にＣＭＵＴを形成する製造方法の一例を説明する。ＣＭＵＴは、振動膜の振動を用いて超音波などの音響波を送信、受信することができ、特に液中において優れた広帯域特性を容易に得ることができる静電容量型トランスデューサである。実用上、図５の平面図に示すように、１つのＣＭＵＴデバイスにおいて、２次元アレイ状に配置される複数の振動膜（セルとも呼ぶ）３１を１つのエレメント３２とし、更に、複数のエレメント３２を基板上に並べて素子部３０を構成する。こうして、所望の性能を実現している。各エレメント３２を独立に制御するためには、それぞれのエレメントに対応して配線部を形成する。作製工程の説明に用いる図６のセルの構造は、図５のＡ−Ｂ断面で示す如きものである。簡明にするために、図６において、ＣＭＵＴの１つのセル（１つの振動膜）と１対の貫通配線のみが示されている。

本実施例のＣＭＵＴは、図６（Ｋ）に示すように、素子部３０は貫通配線基板３の第一の面１ａ上に形成され、電極パッド（１１、１２と２４を含む）は貫通配線基板３の第二の面１ｂ上に形成される。貫通配線２（２−１と２−２を含む）は、貫通配線基板３の第一の面１ａ側で素子部３０と電気的に接続され、貫通配線基板３の第二の面１ｂ側で電極パッド１１、１２とそれぞれ電気的に接続されている。素子部３０は、第一の電極４と、第一の電極４と間隙５を挟んで設けられた第二の電極６と、第二の電極６の上下に配設された絶縁膜（７、８と１９を含む）で構成され振動可能な振動膜９と、を含むセルを有する。第一の電極４は、貫通配線２−１を介して、電極パッド１１と接続されている。第二の電極６は、貫通配線２−２を介して、電極パッド１２と接続されている。

まず、図６（Ａ）のように、貫通配線基板３を用意する。貫通配線基板３は、第１の実施例の図３（Ａ）〜（Ｇ）で説明した方法で作製する。第一の基板１は、両面ミラー研磨のＳｉ基板で、表面粗さＲａ＜２ｎｍで、抵抗率が約０．０１Ω・ｃｍで、厚さが２５０μｍである。貫通孔１３（図３（Ｂ）参照）は、ほぼ円柱形状であり、第一の基板１の第一の面１ａと第二の面１ｂにおける開口の直径が約５０μｍである。第一の基板１の第一の面１ａ、第二の面１ｂ及び貫通孔１３の内壁１３ａを含む第一の基板１の表面上に、絶縁膜として、約１μｍ厚のＳｉの熱酸化物１４が形成される。貫通孔１３の中に、Ｃｕを主材料とする貫通配線２（２−１と２−２を含む）を電解めっきによって形成する。貫通配線２の端面（２−１ａ、２−１ｂと２−２ａ、２−２ｂを含む）は、ＣＭＰによって平坦化されている。平坦化後、基板の第一の面１ａ側において、貫通配線の端面２−１ａ、２−２ａは、第一の面１ａ側の熱酸化膜１４の表面から測る深さが約０．２μｍである。また、第二の面１ｂ側において、貫通配線の端面２−１ｂ、２−２ｂは、第二の面１ｂ側の熱酸化膜１４の表面から測る深さが約０．５μｍである。貫通配線２は、ＣＭＵＴの１つのエレメント３２（図５参照）に対して２つ形成されている。

次に、図６（Ｂ）のように、第一の基板１の第一の面１ａ側に第一の電極４を形成する。第一の電極４は、振動膜９（図６（Ｋ）参照）を駆動するための電極の１つである。第一の電極４は、Ｓｉの熱酸化膜１４の上に形成されるので、第一の基板１と絶縁されている。第一の電極４は、セルの振動膜９の振動部分（図６（Ｋ）の間隙５に対応する部分）の下部に位置し、振動膜９の振動部分より周囲に延伸している。第一の電極４は、同じエレメント中の各セルに関して、導通するように形成されている。第一の電極４は、厚さが約１０ｎｍのＴｉの薄膜と厚さが約５０ｎｍのＷの薄膜を積層して構成される。第一の電極４は、金属の成膜、フォトリソグラフィーを含むエッチングマスクの形成及び金属のエッチングを含む方法によって形成される。

次に、図６（Ｃ）のように、絶縁膜１６のパターンを形成する。絶縁膜１６は、第一の電極４の表面を覆い、その役割の１つは第一の電極４の絶縁保護膜として働く。絶縁膜１６は、２００ｎｍ厚のＳｉ酸化物の薄膜である。Ｓｉ酸化物の薄膜は、約３００℃の基板温度でＣＶＤ法によって形成される。Ｓｉ酸化物の成膜後、絶縁膜１６に、開口１６ａ、１６ｂ、１６ｃを形成する。開口１６ａ、１６ｂ、１６ｃは、フォトリソグラフィーを含むエッチングマスク形成と反応性イオンエッチングを含むドライエッチングとを含む方法で形成される。

次に、図６（Ｄ）のように、犠牲層１７を形成する。犠牲層１７は、セルの間隙５を形成するためのもので、Ｃｒによって構成される。犠牲層１７の厚さと形状は、必要なＣＭＵＴ特性によって決まる。まず、２００ｎｍ厚のＣｒ膜を電子ビーム蒸着法で第一の基板１の第一の面１ａに形成する。そして、フォトリソグラフィーとウェットエッチングとを含む方法でＣｒ膜を所望の形状に加工する。犠牲層１７は、直径が約３０μｍ、高さが約２００ｎｍの円柱状構造を有し、図６（Ｈ）で形成されるエッチホール１８に繋がる。

次に、図６（Ｅ）のように、絶縁膜７を形成する。絶縁膜７は、図６（Ｆ）で形成される第二の電極６の下表面に接し、その役割の１つは第二の電極６の絶縁保護膜として働く。絶縁膜７は、４００ｎｍ厚のＳｉ窒化物である。Ｓｉ窒化物の薄膜は、約３００℃の基板温度でＰＥ−ＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって成膜される。成膜時、成膜ガスの流量等を制御して、絶縁膜７となるＳｉ窒化物の膜が０．１ＧＰａ程度の引張り応力を有するようにする。

次に、図６（Ｆ）のように、第二の電極６を形成する。第二の電極６は、振動膜９（図６（Ｋ）参照）の上において第一の電極４と対向して形成され、振動膜９を駆動するための電極の１つである。第二の電極６は、１０ｎｍのＴｉ膜と１００ｎｍのＡｌＮｄ合金膜をこの順番に積層して形成される。第二の電極６は、金属のスパッタ成膜、フォトリソグラフィーを含むエッチングマスクの形成、及び金属のエッチングを含む方法によって形成される。第二の電極６は、ＣＭＵＴの製造が完成した時点で、０．４ＧＰａ以下の引張り応力を有するように成膜条件が調整される。第二の電極６は、同じエレメント中の各セルに関して、導通するように形成される。

次に、図６（Ｇ）のように、絶縁膜８を形成する。絶縁膜８は、第二の電極６の上表面を覆い、その役割の１つは第二の電極６の絶縁保護膜として働く。絶縁膜８は、絶縁膜７と同様な構成を持ち、絶縁膜７と同様な方法で形成される。

次に、図６（Ｈ）のように、エッチホール１８を形成して犠牲層１７を除去する。エッチホール１８は、フォトリソグラフィーと反応性イオンエッチングとを含む方法によって形成される。そして、エッチホール１８を介するエッチング液の導入によってＣｒからなる犠牲層１７（図６（Ｇ）参照）を除去する。これによって、犠牲層１７と同じ形状の間隙５が形成される。

次に、図６（Ｉ）のように、薄膜１９を形成する。薄膜１９は、エッチホール１８を封止すると同時に、絶縁膜７、第二の電極６、及び絶縁膜８と合わせて、間隙５の上部で振動可能な振動膜９を構成する。薄膜１９は、８００ｎｍ厚のＳｉ窒化物である。薄膜１９は、絶縁膜７と同様、約３００℃の基板温度でＰＥ−ＣＶＤによって成膜される。このように形成された振動膜９は、全体で０．７ＧＰａ程度の引張り応力を有し、スティッキングあるいは座屈がなく、破壊しにくい構造になっている。また、振動膜９は、必要なＣＭＵＴ特性によって、その構成（材料、厚さ、応力を含む）が設計される。ここで記述した振動膜９の構成は、製造方法を説明するための一例に過ぎない。

次に、図６（Ｊ）のように、電気接続用のコンタクト穴２０、２１（２１ａと２１ｂを含む）、２２（２２ａと２２ｂを含む）を形成する。コンタクト穴２０は、第一の基板１の第二の面１ｂ側に形成され、第二の面１ｂを部分的に露出する開口である。コンタクト穴２１、２２は、第一の基板１の第一の面１ａ側に形成される。コンタクト穴２１ａは貫通配線２−２の端面２−２ａを部分的に露出する開口で、コンタクト穴２１ｂは第二の電極６の表面を部分的に露出する開口である。コンタクト穴２２ａは第一の電極４の表面を部分的に露出する開口で、コンタクト穴２２ｂは貫通配線２−１の端面２−１ａを部分的に露出する開口である。コンタクト穴２０の形成法として、フォトリソグラフィーを含むエッチングマスク形成とバッファードフッ酸（ＢＨＦ）によるＳｉの熱酸化物のエッチングとを含む方法を用いる。コンタクト穴２１、２２の形成法として、フォトリソグラフィーを含むエッチングマスク形成とＳｉ窒化物の反応性イオンエッチングとを含む方法を用いる。コンタクト穴２０、２１、２２の形状は、例えば、直径が１０μｍ程度の円柱状である。

次に、図６（Ｋ）のように、接続配線１０、２３、電極パッド１１、１２、２４を形成する。接続配線１０、２３は、第一の基板１の第一の面１ａ側に形成され、厚さが約１０ｎｍのＴｉ膜と厚さが約５００ｎｍのＡｌ膜をこの順番に積層して構成される。接続配線１０は、コンタクト穴２１（２１ａと２１ｂを含む。図６（Ｊ）参照）を介して、第二の電極６と貫通配線２−２の端面２−２ａとを電気的に接続する。接続配線２３は、コンタクト穴２２（２２ａと２２ｂを含む。図６（Ｊ）参照）を介して、第一の電極４と貫通配線２−１の端面２−１ａとを電気的に接続する。電極パッド１１、１２、２４は、第一の基板１の第二の面１ｂ側に形成され、厚さが約５００ｎｍのＡｌ膜から構成される。電極パッド１１は、貫通配線２−１の端面２−１ｂと接続するように形成される。電極パッド１２は、貫通配線２−２の端面２−２ｂと接続するように形成される。その結果、第一の基板１の第一の面１ａ側にある第一の電極４は、貫通配線２−１を介して、第一の基板１の第二の面１ｂ側に引出されている。同様に、第一の基板１の第一の面１ａ側にある第二の電極６は、貫通配線２−２を介して、第一の基板１の第二の面１ｂ側に引出されている。電極パッド２４は、第一の基板１と接続するように形成される。

以上の絶縁膜７、８、１９の製造工程において、膜間密着性を向上するために、上層の膜を成膜する前に、下層膜の表面に対してプラズマ処理を施してもよい。このプラズマ処理によって、下層膜の表面が清浄化または活性化される。

次に、図示しないが、図６（Ａ）〜（Ｋ）で示す様に作製したＣＭＵＴを制御回路と接続する。接続は、電極パッド１１、１２、２４を介して行う。接続の方法として、ＡＣＦの圧着法を用いる。上述した製造方法によって製造されたＣＭＵＴは、１つのエレメント３２内において、各セルの第一の電極と第二の電極のうちの少なくとも一方が電気的に接続されている。駆動の際、バイアス電圧を第一の電極４に印加し、信号印加または信号取り出し電極として第二の電極６を用いる。電極パッド２４を介して第一の基板１を接地して、信号ノイズを低減することができる。本実施例でも、上記製造方法の実施形態と同様の効果が得られる。

（第４の実施例）
第４の実施例において、第３の実施例で作製したＣＭＵＴの応用例を説明する。第３の実施例で作製したＣＭＵＴは、音響波を用いた超音波診断装置、超音波画像形成装置などの被検体情報取得装置で用いることができる。被検体からの音響波をＣＭＵＴで受信し、出力される電気信号を用いて、光吸収係数などの被検体の光学特性値を反映した被検体情報や音響インピーダンスの違いを反映した被検体情報などを取得することができる。

図７（ａ）は、光音響効果を利用した被検体情報取得装置の実施例を示したものである。光源２０１０から出射したパルス光は、レンズ、ミラー、光ファイバー等の光学部材２０１２を介して、被検体２０１４に照射される。被検体２０１４の内部にある光吸収体２０１６は、パルス光のエネルギーを吸収し、音響波である光音響波２０１８を発生する。プローブ（探触子）２０２２内の本発明の電気機械変換装置（ＣＭＵＴ）を含むデバイス２０２０は、光音響波２０１８を受信して電気信号に変換し、信号処理部２０２４に出力する。信号処理部２０２４は、入力された電気信号に対して、Ａ／Ｄ変換や増幅等の信号処理を行い、処理した信号をデータ処理部２０２６へ出力する。データ処理部２０２６は、入力された信号を用いて被検体情報（光吸収係数などの被検体の光学特性値を反映した特性情報）を画像データとして取得する。ここでは、信号処理部２０２４とデータ処理部２０２６を含めて、処理部という。表示部２０２８は、データ処理部２０２６から入力された画像データに基づいて、画像を表示する。以上のように、本例の被検体の情報取得装置は、本発明によるデバイスと、光源と、処理部と、を有する。そして、デバイスは、光源から発した光が被検体に照射されることにより発生する光音響波を受信して電気信号に変換し、処理部は、電気信号を用いて被検体の情報を取得する。

図７（ｂ）は、音響波の反射を利用した超音波エコー診断装置等の被検体情報取得装置を示したものである。プローブ（探触子）２１２２内の本発明の電気機械変換装置（ＣＭＵＴ）を含むデバイス２１２０から被検体２１１４へ送信された音響波は、反射体２１１６により反射される。デバイス２１２０は、反射された音響波（反射波）２１１８を受信して電気信号に変換し、信号処理部２１２４に出力する。信号処理部２１２４は、入力された電気信号に対して、Ａ／Ｄ変換や増幅等の信号処理を行い、処理した信号をデータ処理部２１２６へ出力する。データ処理部２１２６は、入力された信号を用いて被検体情報（音響インピーダンスの違いを反映した特性情報）を画像データとして取得する。ここでも、信号処理部２１２４とデータ処理部２１２６を含めて、処理部という。表示部２１２８は、データ処理部２１２６から入力された画像データに基づいて、画像を表示する。以上のように、本例の被検体の情報取得装置は、本発明のデバイスと、該デバイスが出力する電気信号を用いて被検体の情報を取得する処理部と、を有し、該デバイスは、被検体からの音響波を受信し、電気信号を出力する。

なお、プローブは、機械的に走査するものであっても、医師や技師等のユーザが被検体に対して移動させるもの（ハンドヘルド型）であってもよい。また、図７（ｂ）のように反射波を用いる装置の場合、音響波を送信するプローブは、受信するプローブと別に設けてもよい。さらに、図７（ａ）と図７（ｂ）の装置の機能の何れも兼ね備えた装置とし、被検体の光学特性値を反映した被検体情報と、音響インピーダンスの違いを反映した被検体情報との何れも取得するようにしてもよい。この場合、図７（ａ）のデバイス２０２０が光音響波の受信だけでなく、音響波の送信と反射波の受信を行うようにしてもよい。また、上記の如きＣＭＵＴを、外力の大きさを測定する測定装置などでも用いることができる。ここでは、外力を受けるＣＭＵＴからの電気信号を用いて、ＣＭＵＴの表面に印加された外力の大きさを測定する。

１・・基板（第一の基板）、１ａ・・基板の第一の面、１ｂ・・基板の第二の面、２・・導電性材料（貫通配線）、２−１ａ、２−１ｂ、２−２ａ、２−２ｂ・・貫通配線の端面、１３・・貫通孔、３０・・素子部、５０ｓ・・シード基板、５２・・シード膜、５３・・接着用物質

Claims (18)

1. 貫通配線を有する基板に素子部を設けた電子デバイスの製造方法であって、
   基板の第一の面から該第一の面の反対側に位置する第二の面に到達する貫通孔を形成する工程と、
   前記貫通孔に導電性材料を充填する工程と、
   前記貫通孔に充填された前記導電性材料を研磨して貫通配線を形成する工程と、
   前記第一の面側に素子部を形成する工程と、を有し、
   前記貫通配線を形成する工程において、前記第一の面側における基板表面から測る前記貫通配線の端面の位置の深さが、前記第二の面側における基板表面から測る前記貫通配線の端面の位置の深さよりも小さくなるようにすることを特徴とする製造方法。
2. 前記第二の面側の前記端面の位置の深さが１μｍ以下であることを特徴とする請求項１に記載の製造方法。
3. 前記第二の面側の前記端面の位置の深さが０．５μｍ以下であることを特徴とする請求項１に記載の製造方法。
4. 前記端面の位置の深さは、前記基板の表面より凹んだディシング状態のディシングの平均量と、前記貫通配線と前記貫通孔の内壁との間に生じた隙間の平均深さのうちの大きい方であることを特徴とする請求項１から３の何れか１項に記載の製造方法。
5. 前記貫通孔を形成する工程において、前記第一の面、前記第二の面、及び前記貫通孔の側壁を含む前記基板の表面に、絶縁膜を形成することを特徴とする請求項１から４の何れか１項に記載の製造方法。
6. 前記貫通孔を形成する工程において、前記貫通孔の側壁に、金属拡散を防止する拡散防止膜を形成することを特徴とする請求項１から５の何れか１項に記載の製造方法。
7. 前記貫通孔を形成する工程において、前記貫通孔の内壁に対して平滑化の処理を行うことを特徴とする請求項１から６の何れか１項に記載の製造方法。
8. 前記貫通孔に導電性材料を充填する工程において、前記基板の前記第一の面とシード基板に形成されるシード膜とを接着用物質を介して貼り合わせ、前記貫通孔の底部にある前記接着用物質を除去することで露出した前記シード膜を起点に電解めっきにより前記貫通孔の内部に導電性材料を充填することを特徴とする請求項１から７の何れか１項に記載の製造方法。
9. 前記貫通孔に導電性材料を充填する工程において、前記導電性材料は、Ｃｕを主材料とする導電性材料であることを特徴とする請求項１から８の何れか１項に記載の製造方法。
10. 前記貫通配線を形成する工程において、前記第一の面側における前記深さは約０．２μｍであり、前記第二の面側における前記深さは約０．５μｍであることを特徴とする請求項１から９の何れか１項に記載の製造方法。
11. 前記貫通配線を形成する工程において、前記導電性材料の研磨を化学機械研磨により行うことを特徴とする請求項１から１０の何れか１項に記載の製造方法。
12. 前記第一の面側に素子部を形成する工程において、前記素子部は静電容量型トランスデューサであることを特徴とする請求項１から１１の何れか１項に記載の製造方法。
13. 貫通配線を有する基板上に素子部を設けた電子デバイスであって、
    基板の第一の面から該第一の面の反対側に位置する第二の面に到達する貫通孔と、
    前記貫通孔の内部を充填する導電性材料で形成された貫通配線と、
    前記第一の面側に設けられ、前記貫通配線と電気的に接続する素子部と、を有し、
    前記第一の面側における基板表面から測る前記貫通配線の端面の位置の深さが、前記第二の面側における基板表面から測る前記貫通配線の端面の位置の深さよりも小さいことを特徴とする電子デバイス。
14. 前記素子部は静電容量型トランスデューサまたは圧電型トランスデューサであることを特徴とする請求項１３に記載の電子デバイス。
15. 請求項１４に記載の電子デバイスと、該電子デバイスが出力する電気信号を用いて被検体の情報を取得する処理部と、を有し、
    前記電子デバイスは、前記被検体からの音響波を受信し、前記電気信号に変換することを特徴とする被検体情報取得装置。
16. 光源をさらに有し、
    前記電子デバイスは、前記光源から出射された光が被検体に照射されることにより発生する光音響波をも受信して電気信号に変換し、
    前記処理部は、前記電子デバイスからの前記電気信号を用いて被検体の情報を取得することを特徴とする請求項１５に記載の被検体情報取得装置。
17. 請求項１４に記載の電子デバイスと、光源と、該電子デバイスが出力する電気信号を用いて被検体の情報を取得する処理部と、を有し、
    前記電子デバイスは、前記光源から出射された光が被検体に照射されることにより発生する音響波を受信して前記電気信号に変換することを特徴とする被検体情報取得装置。
18. 貫通配線を有する、素子部が設けられた貫通配線基板であって、
    基板の第一の面から該第一の面の反対側に位置する第二の面に到達する貫通孔と、
    前記貫通孔の内部を充填する導電性材料で形成された貫通配線と、を有し、
    前記第一の面には前記素子部が設けられており、
    前記第一の面側における基板表面から測る前記貫通配線の端面の位置の深さが、前記第二の面側における基板表面から測る前記貫通配線の端面の位置の深さよりも小さいことを特徴とする貫通配線基板。

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