TW508706B - Semiconductor integrated circuit device and its manufacturing method - Google Patents

Semiconductor integrated circuit device and its manufacturing method Download PDF

Info

Publication number
TW508706B
TW508706B TW090105417A TW90105417A TW508706B TW 508706 B TW508706 B TW 508706B TW 090105417 A TW090105417 A TW 090105417A TW 90105417 A TW90105417 A TW 90105417A TW 508706 B TW508706 B TW 508706B
Authority
TW
Taiwan
Prior art keywords
wiring
integrated circuit
metal wiring
bump electrode
semiconductor integrated
Prior art date
Application number
TW090105417A
Other languages
English (en)
Inventor
Toshio Miyamoto
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Application granted granted Critical
Publication of TW508706B publication Critical patent/TW508706B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134—Stud bumping, i.e. using a wire-bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13016—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/1357—Single coating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/1369—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16104—Disposition relative to the bonding area, e.g. bond pad
    • H01L2224/16105—Disposition relative to the bonding area, e.g. bond pad the bump connector connecting bonding areas being not aligned with respect to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01056—Barium [Ba]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

508706
本發明係關於一種半導體積體電路裝置之製造技術，尤 其是，—種可有效適用於CSP (Chip Size Package)之^程技 =，係為-種藉金屬配綠連接晶片1的凸&電極與再配置 前電極部的方法。 •在電器、電子機器的小型代趨使下，所使用的半導體積 體電路裝置亦朝小型化、輕薄化發展。所謂esp，即是使 其載裝後的尺寸與半導體晶片的尺寸相同，或是略大一些 的載裝方式之總稱，係為一種具體實現了小型化、輕薄: 的載裝方式。 此的作法，係使用金屬配線，連接位於半導體晶片 内的最上層配線的一部分之再配置前電極部（例如稱為 bonding pad，即稱為接合墊之部份）與作為外部連接端子 之凸塊電極之間。 此連接方式可由下例的方式進行之n藉由姓刻選 擇性去除最上層配線上的被動層（passivatiQn)膜及聚酿亞 胺膜’以使再配置前電極部外露。之後，藉濺鍍法將銅 (Cu)膜沈積於被動層膜及再配置前電極部之上，予以圖案 化。藉由此方法，可將銅配線形成且延伸於再配置前電極 部至凸塊電極形成區域間。例如，在特開平8_34〇〇〇2號公 報記載了此類方法。 又，以焊接機形成由再配冒箭♦扣& * 1 订⑽罝則電極邵延伸至凸塊電極 形成區域的突起連線，是為習4 疋局自知的一種作法。如，在 USP5,476,21 1公報記載了此類方法。 -4-
裝 訂
線 期/(J6 五 、發明説明（ 層:::面硬化光硬化性合成物以形成載裝 術。此：法二;"中的半導體晶片的載裝技 入产膠 為’猎光硬化性合成物形成載裝層後，充殖 ?以在焊膠上形成焊接凸塊。例如 293509號公報所_容。 料千8- 應上述的方法’在藉由賤鍵形成鋼配線時，作為 上的：難：：聚：亞胺膜的耐性須足以承受’有材科開發 困難’困難。又，銅配線的製程複雜，乃使成本的縮減有其 形另成：方4:Γ接機形成突起連綠時，係因以機械方式 成足响子又故，致端子間的間隙有其侷 外露使端子間易產生短路。 又因袖子 缘= 上述之使用光硬化性合成物的方法中，金屬配 ° (淖膠邵）及載裝層的應力緩衝力並不足夠。 曼_览概要 '本發明的目的在於提供一種半導體積體電路裝置之製迭 万法，耩由利用光硬化性樹脂’以較簡單的製程獲 己線部’以及併用為金屬配線之引導層的保護膜，使形成 勺精確度佳，並具有應力緩衝力。 依猶本說明書的敘述以及所附圖式，將可明確了解本發 明的上述目的及新增特徵。 Α 在揭示本發明的内容之際，如先以簡要說明〃代表之， 將如以下所述。 (1)本發明之半導體積體電路裝置之製造方法，係為·· 5- χ 297公釐） 本紙張HiiF中國國家標準(CNS) Α4規格(210 508706 五、發明説明（3 將光硬化性樹脂層形成於丰瀑麵扣 置前電極部之上，以ί射二!：f板上的絕緣膜以及再配 ^ ^田射先恥射由上述再配置前電極部上 k伸土凸塊電極的接觸區域之 一 啊^埤又預疋形成金屬配線區域的周 ;猎*描以硬化上述光硬化性樹脂層 沿引導層在中空部施以電鍍以形成金屬配線。成引導 種可在上述再配置前電極部上，形成電鍍用的金屬 膜，猎電場電鍍方式以形成金屬配線。 (3) :可在上述引導層形成開口部，使較上述 連接區域為大。 (4) 又亦可在上述引導層的下方區域的一部分形成 入孔。 ^ 、（5)又，本發明之半導體積體電路裝置之製造方法，係 為：=光硬化性樹脂形成於半導體基板上的絕緣膜以及再 配置W電極部之上’以雷射光照射由上述外接電接焊塾上 L伸土凸塊電極的接觸區域之預定形成金屬配線區域的周 ―，藉掃描以硬化上述光硬化性樹月旨，藉著在硬化的樹 脂表面施以電鍍，以形成金屬配線。 、（6 ^又，本發明之半導體積體電路裝置之製造方法，係 ’、、…曰曰片内含有半導體積體電路，且由載裝基板所承載， =光硬化性樹脂層形成於載裝基板上，以雷射光照射，藉 耆掃描以形成光導通道或是高週波傳導通道等之信號通 這’或是液狀物的流管。 (7 )本發明之半導體積體電路裝置係具有： 金屬配線，係由再配置前電極部上延伸至凸塊電極的接 装 訂
观706 五 、發明說明（ 觸區域，· 性:f旨形成於上述金屬配線的周圍’藉硬化光硬化 部⑷:由發:广半導體積體電路裝置，包含有：硬化樹脂 系由再配置前電極部上延伸至 猎由硬化光硬化性樹脂而形成； ）接觸£域 金屬配線部’係形成於上述硬化樹脂部的周圍。 (9)本發明之半導體積體電路裝置，包含有： 載裝基板，承載有内含半導體積體電路的晶片； 二導=或高週波傳導通道等之凱號通道，或液狀物 …係包含硬化光硬化性樹脂所形成的硬化樹脂部 不依上述万式’制用光硬化性樹脂，以硬化由再配置 电極邵延伸至凸塊電極的金屬配線形成區域周邊的樹脂 在形成金屬配線的引導及保護膜層之後才形成金屬配線 乃得以較簡單的製程致金屬配線部及金屬配線的保護膜 引導層，俾使所形成的精確度佳。又，係因為有引導層及保護膜層包覆了金屬配線，可 衝外部應力。 屬式之簡鞏說明 圖1為實施形態丨之半導體積體電路裝置的製造方法中 基板的要部截面示圖。 圖2為貫施形怨1之半導體積體電路裝置的製造方法中 基板的要部截面示圖。 圖3為貫施形悲1之半導體積體電路裳置的製造方法中 的 前 裝 訂 緩 線 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 508706 A7 B7 五、發明説明（5 ) 基板的要部截面示圖。 圖4為實施形態丨之半導體積體電路裝置的製造方法中， 基板的要部截面示圖。 圖5為實施形態1之半導體積體電路裝置的製造方法中， 基板的要部截面示圖。 圖6為實施形態i之半導體積體電路裝置的製造方法中， 基板的要部截面示圖。 圖7為實施形態2之半導體積體電路裝置的製造方法中， 基板的要部截面示圖。 圖8為貫施形® 2之半導體積體電路裝置的製造方法中， 基板的要部截面示圖。 ， 圖9為貝施形態2之半導體積體電路裝置的製造方法中， 基板的要部截面示圖。 圖10為貫施形態2之半導體積體電路裝置的製造方法 中，基板的要部截面示圖。 圖11為只施开^癌2之半導體積體電路裝置的製造方法 中，基板的要部截面示圖。 圖1 2為貝施形悲2之半導體積體電路裝置的製造方法 中，基板的要部截面示圖。 圖13為貫施形態2之半導體積體電路裝置的製造方法 中，基板的要部截面示圖。 圖14為貫施形態2之半導體積體電路裝置的製造方法 中，基板的要部截面示圖。 圖15為貫施形態2之半導體積體電路裝置的製造方法 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
訂
線 JUO /uo
中，基板的要部截面示圖 圖1 6為實施形態2之半 中，基板的要部截面示圖 圖1 7為實施形態3之半 中，基板的要部截面示圖 圖1 8為實施形態3之半 中，基板的要部截面示圖 圖1 9為實施形態3之半 中，基板的要部截面示圖 圖2 0為實施形態3之半 中，基板的要部截面示圖 圖2 1為實施形態3之半 中，基板的要部截面示圖 圖22為實施形態3之半 中，基板的要部截面示圖 圖23為實施形態3之半 中，基板的要部截面示圖 圖2 4為實施形態3之半 中，基板的要部截面示圖 圖2 5·為實施形態3之半 中，基板的要部截面示圖 圖26為實施形態3之半 中，基板的要部截面示圖 圖2 7為實施形態4之半 導體積體電路裝置的製造方法 導體積體電路裝置的製造方法 導體積體電路裝置的製造方法 > 導體積體電路裝置的製造方法 ) 導體積體電路裝置的製造方法 > 導體積體電路裝置的製造方法 > 導體積體電路裝置的製造方法 > 導體積體電路裝置的製造方法 > 導體積體電路裝置的製造方法· > 導體積體電路裝置的製造方法 > 導體積體電路裝置的製造方法 > 導體積體電路裝置的製造方法
508706 A7 B7 五、發明説明（7 ) 中，基板的要部截面示圖。 圖2 8為實施形態4之半導體積體電路裝置的製造方法 中，基板的要部截面示圖。 圖29為實施形態4之半導體積體電路裝置的製造方法 中，基板的要部截面示圖。 圖3 0為實施形態4之半導體積體電路裝置的製造方法 中，基板的要部截面示圖。 圖3 1為實施形態4之半導體積體電路裝置的製造方法 中，基板的要部截面示圖。 圖3 2為實施形態4之半導體積體電路裝置的製造方法 中，基板的要部截面示圖。 圖3 3為實施形態5之半導體積體電路裝置的製造方法 中，基板的要部截面示圖。 圖3 4為實施形態5之半導體積體電路裝置的製造方法 中，基板的要部截面示圖。 圖3 5為實施形態5之半導體積體電路裝置的製造方法 中，基板的要部截面示圖。 圖3 6為實施形態5之半導體積體電路裝置的製造方法 中，基板的要部截面示圖。 圖3 7為實施形態5之半導體積體電路裝置的製造方法 中，基板的要部截面示圖。 圖38(a)及（b)為圖2 8的A-A 1之截面圖。 圖39(a)〜(c)為圖2 8的B-B，之截面圖。 圖4 0為實施形態8之半導體積體電路裝置的製造方法 -10- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 508706 A7 B7 五、發明説明（8 中，基板的要部截面示圖。 圖41為貫施形態9之半導體積體電路裝置的製造方法 中，基板的要部上視圖。 圖4 2為圖4 1的A-A，之截面圖。 圖4 3為實施形態9之半導體積體電路裝置的製造方法 中，基板的要部上視圖。 圖44為圖43的A-A，之截面圖。 圖45(a)〜(d)為實施形態1 〇之半導體積體電路裝置的製造 方法中’基板的要部截面示圖。 圖46(a)為圖45(b)所示之硬化樹脂部1〇4的截面之一種圖 例’圖46(b)為設有冷卻管的基板之斜視圖。 圖47為本發明之實施形態的半導體積體電路裝置的製造 方法中’其前製程時基板的要部截面示圖。 圖48為本發明之實施形態的半導體積體電路裝置的製造 方法中’其後製程時基板的要部截面示圖。 較1圭實施形熊說明 以下，將依據圖面詳細說明本發明之實施形能。又，為 便於說明實施形態，在各圖具同一機能者以^一符號表 示’以省略重複的說明。 (實施形態1 ) 以下依序以圖1〜圖6說明本發明之會放# 心貝她形態1的半導體 積體電路裝置的製造方法。 單以基板稱之）1 所構成的保護層 首先，如圖1所示，在.半導體基板（以下 之上’形成由保護膜及聚醯亞胺樹脂等 -11 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 508706 A7 B7 五、發明説明 2 (絕緣膜）。基板1上形成的最上層配線3，其上方形成了 此保護層2，去除保護層2的一部分以外露出此最上層配線 的一部分來作為再配置前電極部。此外，在基板1上，形 成了由記憶元件或微處理器所構成的MISFET (Metal
Insulator Semiconductor Field Effect Transistor)等之元件 (半導體元件），透過複數層的配線與最上層配線接，此在 圖1之中並未圖示。圖47是為其一例。如圖47所示，藉一 般的M0S元件的製程，將MISFET Qn形成於具擴散層472 的基板1的主動（active)區域（亦即未形成有場氧化膜（Field Oxide) 473的區域）。在此MISFET Qn上形成氧化碎膜 4 7 4，將MISFET Qn的源極、沒極區域上的氧化石夕膜4 7 4 去除，以形成接孔（contact hole)。又，藉濺鍍法將鋁（A1) 膜4 7 5沈積於此接孔及氧化矽膜4 7 4上，之後，藉乾姓刻 將銘膜4 7 5予以圖案化。同樣的，將氧化碎膜4 7 6形成於 銘膜4 7 5上’之後，形成接孔，形成銘配線4 7 7。又，將 氧化矽膜4 7 8形成於鋁配線4 7 7上，之後，形成接孔，形 成鋁配線3 (最上層配線）。藉由此種交互形成氧化碎膜與 鋁配線的作法，可獲致多層配線結構。又，將無機保護膜 2 a及聚醯亞胺樹脂層等之有機保護膜2 b (即保護層2 )形成 於最上層配線3上，如同之前所述，藉選擇性去除此等薄 膜’使最上層配線3的一部分外露作為再配置前電極部 BP 〇 之後，如圖2所示，將光硬化性樹脂塗布於保護層2以及 再配置前電極部B P上，以形成光硬化性樹脂層4。在形成 -12- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） A7 B7 五、發明説明（1〇 ) 此光硬化性樹脂層4的方法方面’可採用將膠狀的光硬化 性樹脂貼於基板的方法、屏蔽（screen)印刷的方法。又， 亦可將液狀的光硬化性樹脂放置於容器内，使基板固定於 容器内。再者，在光硬化性樹脂的材料方面，可採用氨基 甲酸-丙婦酸脂（urethane acryiate)、感光性聚醯亞胺、矽化 樹脂以及氟素樹脂等。 之後，如圖3所7F，以雷射光5照射，在其聚光部F p促 成光硬化性樹脂層4的硬化反應。在再配置前電極部61)至 凸塊電極接觸區域B A之間，係藉由此聚光部卩卩掃描後述 之金屬配線的形成區域（圖3的虛線部）的周邊部，以藉而 硬化金屬配線形成區域的周邊部之光硬化性樹脂層4。此 掃描方式，係可用螺旋狀等各種掃描上述金屬配線形成區 域的周邊部之作法。再者，在雷射光方面，可採準分子雷 射、電束雷射’以及X光或紫外線雷射。 其後，去除未硬化的光硬化性樹脂4。究其結果係如圖4 所示，在金屬配線的形成區域形成了中空管狀之硬化樹脂 部6(引導層）。此硬化樹脂部6之作用，係作為形成後述之 金屬配線時該配線的引導層；在金屬配線形成之後，作為 緩衝對金屬配線所施應力的保護層。之後，將基板1浸於 銅的無電鍍液，如圖5所示，藉由在硬化樹脂部6的内部生 長銅，將直徑為3〜10 μπι的銅配線7(金屬配線），形成且展 於再配置前電極部ΒΡ至凸塊電極接觸區域βα之間。 再者，如圖6所示，以滾珠轉印法、或是屏蔽印刷法， 或電鍍焊接等方式，將焊接凸塊8 (凸塊電極）形成於銅配 -13 - 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公爱) 508706 A7 B7 五、發明説明（μ 、’泉的凸塊電極接觸區域B A上。之後，將晶圓基板1切割成 複數個晶片（chip)，如圖4 8般的予以載裝。亦即，將晶片 的平面朝下定位於載裝基板481上，對凸塊電極8加熱來 平坦化處理。又’亦可將預墊（under fill)樹脂充填入晶片 與載裝基板481之間。 依本實施形態所載，係運用了光硬化性樹脂，在硬化了 由再配置前電極部B P延伸至凸塊電極接觸區域B A的金屬 配線形成區域之周邊樹脂，來形成金屬配線用的引導層6 之後，才开成金屬配線7，乃得以用較簡單的製程獲致金 屬配線7，以及作為金屬配線的保護膜兼引導層之用的硬 化樹脂部6，可使其精確度佳。又，依照本實施形態，可 易於形成略S形狀的金屬配線7，可緩衝晶片至載裝基板 4 8 1之間所生的應力。 (實施形態2 ) 以下，將依序藉圖7〜圖1 6說明本發明之實施形態2的半· 導體積體電路裝置之製造方法。 如圖7所示，係與實施形態丨為相同作法，將包含無機保 護膜及聚酿亞胺樹脂等之有機保護層的保護層2 (絕緣 膜），形成於基板1上，去除保護層2的一部分，以外露出 最上層配線3的一部分，作為再配置前電極部Bp。 之後，如圖8所示，將電鍍用的種膜21(金屬種膜）形成 於保護層2及再配置前電極部Βρ^。之後，如圖9所示， 在電鍍用的種膜21上形成光阻膜22，藉微影去除再配置 前電極部BP上之光阻膜22。 -14- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公着)
裝 玎
線 508706 A7 ___ B7 五、發明説明（12 ) 其後，如圖1 0所示般，係與實施形態1之相同作法，將 光硬化性樹脂塗布於光阻膜2 2及再配置前電極部B P上， 以形成光硬化性樹脂層4。之後，如圖1 1所示，藉雷射光 5的聚光部FP，掃描由再配置前電極部Bp至凸塊電極接 觸區域B A之金屬配線形成區域（圖丨丨的虛線部）的周邊 部，以硬化金屬配線形成區域之周邊部的光硬化性樹脂層 4 〇 接著，去除去硬化的光硬化性樹脂層4 ,如圖i 2所示， 在金屬配線形成區域形成中空管狀的硬化樹脂部6 (引導 層）。 又，如圖1 3所示，藉電鍍將銅生長於硬化樹脂部6的内 部，使銅配線7 (金屬配線）形成且延伸於由再配置前電極 部B P至凸塊電極接觸區域b a間。 之後，如圖1 4所示，去除光阻膜22，又，如圖丨5所 不，藉光學蝕刻（light etching)去除電鍍用的種膜2 i。 、再者，如圖1 6所示，藉滾珠轉印法、或是屏蔽印刷法等 方式將焊接凸塊8 (凸塊電極）形成於銅配線的凸塊電極 接觸區域B A上。又，亦可以電鍍形成焊接凸塊8。藉由電 鍍以形成此焊接凸塊8時，亦可在形成上述之銅配線 屬配線）之後，接著成長焊接凸塊。 之後丄將晶圓基板1切割成複數個晶片，予以載裝。 而依本實施形態所載，係形成電鍍用的種膜21於再配置前 私極部B P上’藉電鍍而形成鋼配線7，乃使得電鍍的生 速度加快，可收迅速處理之效。特別是，尤適用於形成細 -15-
A7
長的銅配線時。 施形態3之
(實施形態3 ) 以下，將藉圖17〜圖26依序說明本發明之實 半導體積體電路裝置的製造方法。 只 -如圖17所示般’係與實施形態1為相同作法，將包含盔 機=膜及聚酿亞胺樹脂等之有機保護膜所構成的保護層 :緣膜），形成於基板丨上，去除保護層2的一部分，以 外露出最上層配線3的—部分，作為再配置前電極部Bp。 又後，如圖18所示’將電鍍用的種膜门形成於保護層2 及再配置前電極部⑽上。之後，如圖19所示，在電鐘用 勺種膜21上形成光阻膜22 ,藉微影去除再配置前電極部 BP上之光阻膜22，之後，將光硬化性樹脂層*塗布.於光阻 膜22及再配置前電極部Bp上。 其後，如圖20所不，藉雷射光5的聚光部Fp，掃描由再 配置前電極部B P至凸塊電極接觸區域B a之金屬配線形成 區域（圖20的虛線部）的周邊部，以硬化金屬配線形成區域 之周邊部的光硬化性樹脂。此時，較凸塊電極接觸區域 B A大的〇 A區域係作為雷射5掃描時的開口部（參照圖 2 1)。 足後’如圖2 1所示，去除未硬化的光硬化性樹脂層4， 在金屬配線形成區域形成中空狀的硬化樹脂部6 (引導 層）°此硬化樹脂部6，在較凸塊電極接觸區域b a大的〇 a 區域，係呈開口狀。 之後，如圖2 2所示，藉電鍍將銅生長於硬化樹脂部6的 •16- 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公爱）
本發明之實施形態4的 508706 A7 B7 五、發明説明（14 ) 内部’使銅配線7 (金屬配線）形成且延伸於由再配置前電 極部B P至凸塊電極接觸區域B A間。在銅配線7的表面產 生凹凸面時，舉例言之，可採化學機械研磨法（CMp ··
Chemical Mechanical Polishing)將其表予以平坦化。 足後’如圖2 3所示，去除光阻膜2 2，又，如圖2 4所 示，藉光學蝕刻去除電鍍用的種膜21。 又，如圖25所示，將絕緣膜3丨形成於銅配線7上的〇 a 區域上，之後，藉蝕刻去除凸塊電極接觸區域B A上的絕 緣膜31。此絕緣膜31之形成，可採印刷法，亦可採光硬 化性樹脂再度形成。 、接著如圖2 6所π ,藉滾珠轉印法、或是屏蔽印刷法等 方式，將坪接凸塊8(凸塊電極）形成於凸塊電極接觸區域 B A上。之後，將晶圓基板1切割成複數個晶片，予以載 裝。 依本實施形態所載，所形成的光硬化性樹脂6，在含有 凸塊電極接觸區域3八的〇八區域係呈開口狀，乃： 後的電鍍製程中，係開口部〇 A供終心 ,^ ^ ^ 供、、口私鍍欣，使電鍍的生 成速度加快，可縮短處理時間。又，即使 雨 銅而未形成電鍍用的種膜2 ! 口要 曰 、 要疋形成同形狀的硬化樹 月《邵6，亦同樣是由開口部供給電 度加快。 便包鍍的生成速 (實施形態4 ) 以下，將藉圖2 7〜圖32依序說明 半導體積體電路裝置之製造方法。 -17- 本纸張尺度適财 Α4^(21〇Χ297^Γ^___
A7 ______B7 五、發明説明（15 ) 如圖2 7所示般，係與實施形態1之相同作法，將含有無 機保護膜及聚醯亞胺樹脂等之有機保護膜所構成的保護層 2 (絕緣膜），形成於基板i上，去除保護層2的一部分，以 外露出最上層配線3的一部分，作為再配置前電極部Bp。 又，在保護層2及再配置前電極部Bp上形成光阻膜41，之 後藉微#去除再配置前電板部BP上之光阻膜41。此光
阻膜4 1係為了防止後述之銅配線7密著於保護層2而雙 置。 V 接著，將光硬化性樹脂塗布於光阻膜41及 置 部BP上，藉雷射光的聚光部，掃描由再配置前電置極 至凸塊電極接觸區域BA之金屬配線形成區域的周邊部， 以硬化金屬配線形成區域之周邊部的光硬化性樹脂。此 =，在凸塊電極接觸區域BAT (為其下方區域的一部 刀），在光阻膜4 1上以雷射光時掃描出開口部 孔）（參照圖28)。 1 足後，如圖2 8所示，去除未硬化的光硬化性樹脂層，在 金屬配線形成區域形成中空狀的硬化樹脂部6 (引導層）。 此硬化樹脂部6，在較凸塊電極接觸區域BA下，在光θ阻膜 上具有開口部4 2 (導入孔）。 一接著，將基板1浸入銅的無電電鍍液，如圖29所示，藉 著將銅成長於硬化樹脂部6的内部，使銅配線7 (金屬配線） =且延伸於由再配置前電極部Βρ至凸塊電極接觸區域 (後’如圖3 〇所示，去除光阻膜4 1。又，若光阻膜4 Γ -18-
A7 B7 五、發明説明（16 ) 為柔性素材，則如„32所示，並無切之必要。再者， ，圖31所示，藉滾珠轉印法、或是屏蔽印刷法等方式，將 焊接⑽8(凸塊電極）形成於凸塊電極接觸區域。之 後’將晶圓基板1切割成複數個晶片，予以載裝。 依本實施形態所載’在凸塊電極接觸區域BA下，形成 硬化樹脂部6時係在光阻膜41上具有口部42(導入孔），乃 使得在進行無電電鍍製程時，由開口部42供給電鏟液，使 呢鍍的生成速度加快，可縮短處理時間。 (實施形態5 ) ，以下，將藉圖33〜圖37依序說明本發明之實施形態5的 半導體積體電路裝置之製造方法。 如圖33所示般，係與實施形態1之相同作法，將包含無 機保護膜及聚臨亞胺樹脂等之有機保護膜所構成的保護層 緣膜）形成於基板〗上，去除保護層2的一部分以外露 出最上層配線3的—部> ’作&再配置前電極部⑽。將電 鍵用的種膜5 1形成於再配置前電極部Bp以及保護層2上， 接著，將光阻膜52形成於此電鍍用的種膜51上。又，藉 微影去除再配置前電極部Bp上的光阻膜52，以外露出電 鍍用的種膜5 1。 其後，係與實施形態4之相同作法，將光硬化性樹脂層 形成於光阻膜52及再配置前電極部Bp上之電鍍用種膜” 上，藉雷射光的聚光部，掃描由再配置前電極部Bp至凸 塊電極接觸區域BA之金屬配線形成區域的周邊部，以硬 化金屬配線形成區域之周邊部的光硬化性樹脂。此時，在 -19- 本紙張尺度 tS@^#i^(CNS) A4*(21〇x2^i) 508706 五、發明説明（17 凸魏電極接觸區域BA下（為其下方區域的-部分），在光 阻膜52上以雷射光時掃描出開口部（導入孔）53(參照圖 3 4)。 之後’如圖3 4所示’去除未硬化的光硬化性樹脂層，在 金屬配線形成區域形成中空狀的硬化樹脂部6(引導層）。 此硬化樹脂部6，係在凸境電極接觸區域BA下，在光阻膜 5 2上具有開口部5 3 (導入孔）。 ' 圖3 5所示，藉電鍍將銅生成於硬化樹脂部6的 内邵’使銅配線7(金屬配線）形成且延伸由再配置前電極 邵B P至凸塊電極接觸區域B A。 之後，如圖36所示，去除光阻膜52，且，如圖叨所 :，藉光學㈣去除電鍍用的㈣5卜又，藉滾珠轉印 =或是屏蔽印刷法等方式，將焊接凸塊8(凸境電極）形 成於凸塊電極接觸區域B a上。 又，藉電鍵形成焊接凸塊8時，亦可在形成上述之銅配 線7(金屬配綠）之後接著成長焊接凸塊。其後，將晶圓基 板1切割成數個晶，予以載裝。 依本貝施形怨所載，係將電鍍用的種膜5丨 前電極㈣上，藉電錄來形成銅配線7,乃使得電= j速度加快。再者，位於凸塊電極接觸區域B A下的硬化 樹脂部6 ’、因為在光阻膜52上具開口部（導人孔）5 3之故， :由開口 ： 5 3供給電鍍液。究其結果，係使電鍍的生成速 度更快’節省了處理的時間。 (實施形態6) [___ -20- 财 S g鮮(CNS) A7 B7 18 五、發明説明（ 在貫施形態1至實施形態5，其再配置前電極部的排列及 $塊電極的排列係為一致，在銅配線的形狀相同時，為提 高硬化m6的製程速度’得設置可將雷射光歧化為複 數條的光學系統，以達到同時形成複數的硬化樹脂部6之 效。此時，須將所設計的光學系統的雷射光的間隔與凸塊 電極的間距相等。 (實施形態7) 以下，將同時參照實施形態4之中業已說明的圖28、及 圖3 8、圖3 9以說明硬化樹脂部6的形狀。38(a)、⑻所示 係為圖28的A_Ai截面圖。如圖％⑷所示，可使得形成於 光阻膜41上的硬化樹脂部6的八_八,之截面（圖28)為四角 形。又，如圖38(b)所示，可使硬化樹脂部6的A_A ,之截面 (圖28)為半圓形（逆U字形）。再者，圖示中雖未明示之’ 但亦可呈U字形。 又，圖39(aHc)係為圖282B_b，截面圖。如圖39⑷㈨ 及（c)所不，硬化樹脂部6在形成時係覆蓋了再配置前電極 部BP以及凸塊電極形成區域6八，樹脂硬化部6的3_丑，的 截面（圖28)，係為圍繞著再配置前電極部Bp以及凸塊電 極形成區域BA的形狀。又，如圖39(a)所示，可使樹脂硬 化邵6的B-B，截面，呈現由再配置前電極部Bp至凸塊電 極形成區域BA漸次縮小的形狀。又，如圖39(b)所示，可 使硬化樹脂部6的B-B，截面形狀，在由再配置前電極部 BP至凸塊電極形成區域ΒΑ<中間部位具塑性收縮。又， 如圖39(c)所示，可使硬化樹脂部，截面形狀，以略 21 - 本纸張尺度_中國國家標準(CNS)域’格㈣⑽公着) 508706 A7 B7 五、發明説明（19 ) 長方型圍繞著再配置前電極部BP及凸塊電極形成區域 BA。 以上，雖係藉由圖2 8、圖3 8及圖3 9說明硬化樹脂部6的 形狀，但是並不侷限於實施形態4之適用，凡第1、第2、 第3及第5之實施形態亦可有類似的形狀又·，藉圖38(b)來 說明實施形態1之硬化樹脂部6為半圓形（逆U字形），且， 藉圖39(b)來說明由再配置前電極部Bp至凸塊電極形成區 域B A之中間部位係具塑性收縮。 (實施形態8 ) 再者，如圖4 0所示，亦可用光硬化性樹脂形成散熱板 8 1。亦即，在業已於實施形態5之中說明的圖3 3之光阻膜 5 2上及再配置前電極部B p上，使光硬化性樹脂層形成之 後，透過雷射光的掃描以形成硬化樹脂部6之時，藉雷射 光照射金屬配線形成區域之周邊部以外的光硬化性樹脂， 使形 >成凹凸部81(圖40)。藉此凹凸部執行散熱板的功 月匕藉由此凹凸之助，得有效散出基板的主動元件形成面 上的熱量。又，因散熱板81得與作為金屬配線的引導層之 用的硬化樹脂部6以同-製程獲致，乃使得為獲致上i效 果的製程數短少。 :實施形態並不僅侷限於實施形態5之適用，亦可適用 於貫施形態1至實施形態4的任一項。 (實施形態9) 再二在實施形態山中，以雷射光照射光硬化性樹脂 ㈢“酉己線开7成區域形《中空狀的硬化樹脂層6(引導 -22-
508706
層）之後，雖然係將銅配線7形成於此中空部位，但是，亦 可用泫硬化树脂部為核心，藉由在表面施以無電電鐘而獲 致配線層。 首先，係與實施形態1為相同作法，所準備的基板係具 有保護層（絕緣膜），此保護層形成於最上層配線上，外露 出此最上層配線的一部分來作為再配置前電極部，在保護 層及再配置前電極部上，形成光硬化性樹脂層（參照圖 3 )。 其後，以雷射光照射，在其聚光部引發光硬化性樹脂的 硬化反應。如圖4 1、圖4 2所示，此聚光部的掃描方式係 掃描出使弓形部92及93相交於中央部cP的形狀物。 之後，除去未硬化的光硬化性樹脂後，則再配置前電極 部上，殘存有硬化樹脂部91，係是弓形部92及93相交於 中央部CP的形狀。圖4 1係為硬化樹脂部9丨的上視圖。圖 4 2係為圖4 1的弓形部9 2的A-A，截面圖。弓形部具有相同 截面。 接著’對此硬化樹脂部9 1的表面予以活化處理。藉此處 理而在硬化樹脂部9 1的表面形成電鍍成長用的核心 (core)。又，將基板1浸於銅的無電電鍍液，在硬化樹脂部 9 1的表面生長銅或金，而於硬化樹脂部的表面形成配線 層。再者，因為僅需要在硬化樹脂部9丨的表面予以活化處 理。故而’在對再配置前電極部開口之前，必須對基板表 重新乾燥處理，或者，在再配置前電極部以外的區^覆上 光阻。 -23- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)
裝 訂
五、發明説明（21 ) 依本實施形態所載，係利用光硬化性樹脂，在再配置前 電極部B P上形成硬化樹脂部9丨之後，藉由對此硬化樹脂 部9 1的表面施以電鍍金屬而形成金屬配線，乃得以較簡單 的製程獲致金屬配線，可使形成的精確度佳。 又’在本實施形態之中，雖使硬化樹脂9丨為弓形部92 及93相父於中央部cp的形狀，但是，由再配置前電極部 延伸至凸塊電極接觸區域的其他形狀亦可為硬化樹脂部的 形狀。然而，使硬化樹脂部9丨的形狀如本實施形態般為弓 形部92與93相交於中央部cp的形狀時，可提昇對應力的 耐性。 又’若再以鎳合金等電鍍於上述的鍍銅或鍍金之上，則 如圖43及圖44所示，強化了配線層。圖43所示，係是在 硬化樹脂部9 1的表面施以電鍍金屬後，又鍍上鎳合金等所 形成之配線層94的上視圖。圖44係是圖43的冬Α,截面 圖。 (實施形態1 0 ) ，又，若採所述之光硬化性樹脂，則易於在具有光輸出入 部的半導體積體電路裝置形成光信號傳導通道。 在圖45⑷所示之基板！上，形成光輸出入部ι〇ι及絕緣 膜102。在此基板1之塗布樹脂1〇3，此樹脂係具有光硬化 性及熱硬化性，依硬化件使得該材料在硬化時的折射率相 異。其次’如圖45(b)所示，以雷射光照射預定形成光波通 道區域，在其聚光部引發光硬化性樹脂的硬化反應，來形 成光硬化樹脂部1〇4。之後，藉由烘烤未硬化的光硬化樹 508706 五、發明説明（22 ) :旨部1〇5，來形成折射率相異的熱硬化樹脂部1〇6(圖 ⑷)。先硬化樹脂邵104係成為光信號的傳導通道。 => 硬化_部1()5 ’可使得相異之熱硬 化性樹脂、藉由在基板1的全面烘烤來形成熱硬化樹脂部 106。此時，樹脂103只須具備光硬化性即可。 依本實施形態所載’例如，相較於藉習知的光學微影法 所形成的光傳導通道，所形成的光傳導通道的傳送損失較 小。亦即，光學微影係採平面的曝光方式，乃使得光傳導 通适的截面呈矩㈣’然而1採本實施形態所述之光硬 化性樹脂’則可使光傳導通道的截面呈圓π，可降低傳送 裝 損失。究其結果，可提昇光信號的傳送性能。》，相較於 將另外形成的光纖固定於基板上的作法，並無光軸的偏 誤，適合應用於以複數形成高配線密度之光傳導通道時。 再者，如圖45(d)所示，係將複數的晶片〗q、丨b載置於 載裝基板107，如圖45⑷所示，將樹脂1〇3塗布於載裝基 板107及晶片la、115上，藉雷射光照射預定形成光傳導通 运區域，乃在晶片間藉由光硬化性樹脂〗〇 4構成的光傳導 通道而連接。 此外’如圖46(a)所示，使光硬化樹脂部丨〇 *形成為筒 狀，對其内部1 0 8施以金屬電鍍，又，以光硬化樹脂部 1 04的外側作為包覆層（ciad) 1〇9，經整合其阻抗後，可使 得光硬化樹脂部1 〇 4的内部1 〇 8作為高週波傳導通道。 又，如圖46(b)所示，在形成光光硬化樹脂部1 〇 4 (圖中 僅表示出光輸出入部附近）之際，利用光硬化性樹脂，亦 -25- 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 五、發明説明（23 分：寺檢it部劑的泥官"〇。除冷卻劑外，亦可將用以 斤、^日日片内的半導體積體電路所採用的被 :傳=管作為流道。再者，亦可將本實施形態所示的 = 周波傳導通道、或是冷卻劑等所用的流 :”只把形怨1〜8所述的引導層形成於同一基板内。若 疋:本發明般的採用光硬化性樹脂，則可使得各種用途的 =(例如.光傳導通道、高周波傳導通道 金屬配綠的引導層等)，形成於同—基板上。 以上’雖已根據本發明者的認知具體說明了本 :形；去但是，本發明之適用並不偈限於上尤之實施； 2明。未脫離其要旨的範圍内得作各種變更，此點應不說 在所揭示的發明内容之中，如欲簡要說明其效果，則以 以下所述代表之。 *依照本發明所載，係利用光硬化性樹脂，藉著雷射光的 掃描來硬化由再配置前電極部至凸塊電極接觸區域所延 伸的金屬配線形成區域周邊的樹脂，形成金屬配線的引導 ^ 才形成金屬配線，乃得以較簡單的製程獲致此金屬 配線及金屬配線的保護膜兼引導層，可使形成的精確度 南。再者，依照本發明，易於形成略S形(或是略逆Z字形) 金屬配線7，得以緩衝施於凸魏電極的應力。 π張尺度適财 -26-

Claims (1)

  1. A8 B8
    h 一種半導體積體電路裝置之製造方法，其具有金屬配線 位於再配置前電極部與凸塊電極之間，該再配置前電極 部係為最上層配線的一部分，且該凸塊電極係為外部端 子’其特徵在於包含以下各步驟： (a) 形成最上層配線及絕緣膜之步騾，該最上層配線 係延伸於半導體基板上，且該絕緣膜係形成於此最上層 配、’泉上，外露出上述最上層配線的一部分之再配置前電 極部； (b) 於上述絕緣膜及再配置前電極部上形成光硬化性 樹脂層之步驟； (c) 以雷射光照射預定形成上述金屬配線且由上述再 配置前電極部上延伸至上述凸塊電極的接觸區域之預定 形成金屬配線區域的周邊部，藉掃描而硬化上述光硬化 性樹脂層之步驟； (d) 藉由去除未硬化之上述光硬化性樹脂層，使上述 預疋形成金屬配線區域成為中空部位，而形成上述硬化 樹脂所構成之引導層之步驟； (e )對沿著上述引導層的中空部施以電鍍，而形成由 上述再配置前電極部延伸至上述凸塊電極接觸區域之金 屬配線之步驟；及 (f)將凸塊電極形成於上述金屬配線之凸塊電極接觸區 域上之步驟。 2·根據申請專利範圍第丨項之半導體積體電路裝置之 方法，其中·· 以 •27-
    申請專利範圍 A BCD 3. 4上述⑷步驟與(b)步驟之間，具有於上述再配置前 :私邵上形成電解電鍍用金屬種膜之步驟；且 步驟的電鍍，是為電場電鍍。 ） =半導體2體電路裝置之製造方法，其具有金屬配線 、r ;再配置刖電極部與凸塊電極之間，該再配置前電極 :係為最上層配線的_部分，且該凸塊電極 子，其特徵在於包含以下各步驟： ^ 係上層配線及絕緣膜之步驟，該最上層配線 、 、。導體基板上，且該絕緣膜係形成於此最上層 ，外露出上述最上層配線的一部分之再配置前； 裝 谢於上述絕緣膜及再配置前電極部上形成光硬化性 树脂層之步驟； 訂 線 (〇以雷射光照射由上述再配置前電極部上延伸至上 =塊電極的接觸區域之預定形成金屬配線區域的周邊 邵中包括上述凸塊電極接觸區域之區域以外的區域，藉 知描而硬化上述光硬化性樹脂層之步驟； a ?藉由去除未硬化之上述光硬化性樹脂層，使上述 :疋形成金屬線區域成為中空部位，而形成具有比上 :凸塊電極接觸區域大之開口部之由上述硬化樹脂所構 成《引導層之步驟， (〇對沿著上述引導層的中空部施以電鍍，而形成由 ^述再配置前電極部延伸至上述開口部之金屬配線之步 -28- 508706 A8 B8 C8
    (f) 在上述金屬配線之開口部上形成絕緣膜之步驟；及 (g) 藉蝕刻去除上述金屬配線的凸塊電極的接觸區域 上之上述絕緣膜，外露出上述金屬配線之步驟，及在金 屬配線的露出部位上形成凸塊電極之步驟。 《一種轉體積體電路裝置之製造方法，纟具有金屬配線 位於再配置前電極部與凸塊電極之間，該再配置前電極 邵係為最上層配線的一部分，且該凸塊電極係為外部端 子’其特徵在於包含以下各步驟： U)形成最上層配線及絕緣膜之步驟，該最上層配線 係延伸於半導體基板上，且該絕緣膜係形成於此最上層 配線上，外露出上述最上層配線的一部分之再配置前電 極部； (b)於上述絕緣膜及再配置前電極部上形成光硬化性 樹脂層之步驟； (c )以雷射光照射由上述再配置前電極部上延伸至上 述凸塊電極的接觸區域之預定形成金屬配線區域的周邊 部中除去下方區域之一部分之區域，藉掃描而硬化上述 光硬化性樹脂層之步驟； (d )藉由去除未硬化之上述光硬化性樹脂層，使上述 預足形成金屬配線區域成為中空部位，在上述下方區域 的一部分形成具導入孔的引導層； (e )對沿著上述引導層的中空部施以電鍍，而形成由 上述再配置前電極部延伸至上述凸塊電極接觸區域之金 屬配線之步驟；及
    裝 •線 -29- 、申請專利範圍 (f)在上述金屬配線的凸塊電極接觸區域上形成凸塊電 極之步驟。 5.—種半導體《電路裝置之製造方法，其具有金屬配線 位於再配置前電極部與凸瑰電極之間，該再配置前電極 邵係為最上層配線的一部分，且該凸塊電極係為外部端 子，其特徵在於包含以下各步驟： 形成最上層配線及絕緣膜之步騾，該最上層配線 係延伸於半導體基板上，且該絕緣膜係形成於此最上層 配線上’外露出上述最上層配線的一部分之再配置前電 極部； (b)於上述絕緣膜及再配置前電極部上形成光硬化性 樹脂層之步驟； (Ο以雷射光照射預定形成上述金屬配線且由上述再 置前電極部上延伸至上述凸塊電極的接觸區域之預定 屬配線區域’藉掃描而硬化上述光硬化性樹脂層 (d)藉由去除未硬化之上述光硬化性樹脂層，形成由 上述再配置前電極部延伸至上述凸塊電極接觸區域之 化樹脂之步驟； (Ο對上述硬化樹脂的表面施以電鍍，而形成由上述 再配置前電極部延伸至上述凸塊電極接觸區域之配 線之步驟；及 (0在上述金屬配線的凸塊電極接觸區域上形成凸塊電 極之步驟。 ^ -30- 本纸張尺度適财g S家鮮(⑽）A4規格(21GX297公董) 508706 A8 B8 C8 D8
    申請專利範圍 又半導體積體電路裝置之製造 6·根據申請專利範圍第5項4 方法，其中： 上述硬化樹脂係形成弓形者。 7.根據中請專利範圍第！、3、4或5項之任_項之姊 積體電路裝置的製造方法，其中： ^ ^ 上述（c)步驟之雷射光，係包含複數的雷射光，並八 散距離乃對應於上述凸塊電極之間距。 8· Ϊ據中請專利範圍第1、3或4項之任-項之半導體積體 电路裝置的製造方法，其中： 上述（C)步驟包含對上述金屬配線的預定形成區域之 周邊部以外的區域進行掃描之步驟；且 上述（d)步驟包含在包含有硬化樹脂的引導層以外形 成散熱板之步驟。 9. 一種半導體積體電路裝置之製造方法，其特徵在於包含 以下各步驟： (a)在載置具半導體積體電路的晶片的載裝基板上， 形成光硬化性樹脂層之步驟； (b )以雷射光照射上述晶片之預定形成輸出入信號通 通的區域’藉掃描硬化上述光硬化性樹脂層之步驟；及 (c )藉由去除未硬化之上述光硬化性樹脂層，來形成 上述k號通道之步驟。 10·根據申凊專利範圍第9項之半導體積體電路裝置之製造 方法，其中： 上述k號通道為光傳導通道。 -31 - 六、申請專利範圍 U·根據申請專利範圍第9項之半導體積體電路裝置之製造 方法，其中： 上述#號通道是為筒狀的信號通道，且為高週波傳導 通道。 12· —種半導體積體電路裝置之製造方法，其特徵在於包含 以下步驟： U)在載置具半導體積體電路的晶片的載裝基板上， 形成光硬化性樹脂層之步驟； (b )以雷射光照射上述光硬化性樹脂層，藉掃描將上 述光硬化性樹脂層硬化為筒狀之步驟；及 (c )藉由去除未硬化之上述光硬化性樹脂層，來形成 管狀物之步驟。 13·根據申請專利範圍第12項之半導體積體電路裝置之製造 方法，其中： 口 上述管狀物係為液態物質的流道。 k二種半導體積體電路裝置，其具有金屬配線位於再配置 前電極部與凸塊電極之間，該再配置前電極部係為最上 線^ 一部分，且該凸塊電極係為外部端子，其特徵 (a)最上層配線，係延伸於半導體基板上· (b )絕緣膜，係形成於此最上層配線上，外露出上逑 最上層配線的一部分之再配置前電極部； k (c)金屬配線，係由上述再配置前電極部上延 述凸塊電極的接觸區域； 穴、申請專利範圍 p (d)保護層’係形成於上述金屬配線的周圍，藉硬化 光硬化性樹脂而形成；及 (〇凸塊電極，係形成於上述金屬配線的凸塊電極接 觸區域上。 根據申請專利範圍第i 4項之半導體積體電路裝置，其 中： 上述半導體積體電路裝置具有複數個上述金屬配線； 且上述保護層係就複數的金屬配線各自分離。 1(5·根據申請專利範圍第丨4項半導體積體電路裝置，其中·· 在上述再配置前電極部與上述金屬配線之間，具有電 解電鍍用的金屬種膜。 17.=據申請專利範圍第14項之半導體積體電路裝置，其 上述金屬配線表面的凸塊電極接觸區域以外的區域， 係由其他的絕緣膜所覆蓋。 18·=據申請專利範圍第i 4項之半導體積體電路裝置，其 上述保護層的下方具有孔。 19·=據申請專利範圍第丨4項之半導體積體電路裝置，其 上述半導體積體電路裝置，另具有藉硬化光硬化性樹 脂而形成之散熱板。 20·—種半導體積體電路裝置，具有金屬配線位於再配置前 電極部與凸塊電極之間；該再配置前電極部係為最上二
    本紙張尺^^用中國國家標準(CNS) A4規格(210 /、、申请專利範園 配線的一部分 於包含： 且遠凸塊電極係為外部端子 其特徵在 (a)最上層配線’係延伸於半導體基板上； 曰（b)絕緣膜，係形成於此最上層配線上， 最上層配線的-部分之再配置前電極部； 外露出上述 (c )硬化樹脂部，係 至上述凸塊電極的接觸 形成者； 由上述再配置前電極部上又延伸 區域，藉著硬化光硬化性樹脂而 (d)金屬^線，形成於上述硬化樹脂部的周圍；及 (e )凸塊電極，形成於上述金屬配線的凸塊 區域上。 哪 體積體電路裝置，其 21·根據申請專利範圍第2 〇項之半導 中： 八 上述硬化樹脂部的形狀為弓形。 22· 一種半導體積體電路裝置，其特徵在於包含： (a)載裝基板，其載置具半導體積體電路的晶片；及 (b ) k號通迢’其為對晶片輸出入信號的信號通道， 由硬化光硬化性樹脂所形成的硬化樹脂部構成者。 23·根據申請專利範圍第22項之半導體積體電路裝置，其 中： ' 上述信號通道係為光傳導通道。 24·根據申請專利範圍第2 2項之半導體積體電路裝置，其 中： 〆、 上述信號通道係為筒狀的信號通道，為高週波傳導通 -34- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 508706 A8 B8 C8 D8 々、申請專利範圍 道° 25. —種半導體積體電路裝置，其特徵在於包含： (a) 載裝基板，其載置具半導體積體電路的晶片；及 (b) 流管，其形成於上述晶片附近，且係藉由將光硬 化性樹脂硬化成筒狀而形成者。 -35- 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐)
TW090105417A 2000-03-14 2001-03-08 Semiconductor integrated circuit device and its manufacturing method TW508706B (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000070319 2000-03-14
JP2001004838A JP2001332658A (ja) 2000-03-14 2001-01-12 半導体集積回路装置およびその製造方法

Publications (1)

Publication Number Publication Date
TW508706B true TW508706B (en) 2002-11-01

Family

ID=26587440

Family Applications (1)

Application Number Title Priority Date Filing Date
TW090105417A TW508706B (en) 2000-03-14 2001-03-08 Semiconductor integrated circuit device and its manufacturing method

Country Status (4)

Country Link
US (3) US6518664B2 (zh)
JP (1) JP2001332658A (zh)
KR (1) KR20010091932A (zh)
TW (1) TW508706B (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6608385B2 (en) * 1998-11-30 2003-08-19 Advantest Corp. Contact structure and production method thereof and probe contact assembly using same
JP3486872B2 (ja) * 2001-01-26 2004-01-13 Ｎｅｃセミコンダクターズ九州株式会社 半導体装置及びその製造方法
JP2003017520A (ja) * 2001-06-28 2003-01-17 Sanyo Electric Co Ltd 半導体装置とその製造方法
JP2003017521A (ja) * 2001-06-28 2003-01-17 Sanyo Electric Co Ltd 半導体装置とその製造方法
US20030038356A1 (en) * 2001-08-24 2003-02-27 Derderian James M Semiconductor devices including stacking spacers thereon, assemblies including the semiconductor devices, and methods
EP1440608B1 (de) * 2001-11-02 2006-02-15 ATMEL Germany GmbH Verfahren zum offnen eines kunststoffgehauses einer elektronischen baugruppe
US7252861B2 (en) * 2002-05-07 2007-08-07 Microfabrica Inc. Methods of and apparatus for electrochemically fabricating structures via interlaced layers or via selective etching and filling of voids
US7384530B2 (en) * 2002-05-07 2008-06-10 Microfabrica Inc. Methods for electrochemically fabricating multi-layer structures including regions incorporating maskless, patterned, multiple layer thickness depositions of selected materials
JP4619223B2 (ja) * 2004-12-16 2011-01-26 新光電気工業株式会社 半導体パッケージ及びその製造方法
EP2054931A2 (en) * 2006-08-17 2009-05-06 Nxp B.V. Reducing stress between a substrate and a projecting electrode on the substrate
US20090004368A1 (en) * 2007-06-29 2009-01-01 Weyerhaeuser Co. Systems and methods for curing a deposited layer on a substrate
US8463116B2 (en) 2008-07-01 2013-06-11 Tap Development Limited Liability Company Systems for curing deposited material using feedback control
KR101135540B1 (ko) 2009-11-30 2012-04-13 삼성모바일디스플레이주식회사 유기 발광 표시장치
CN101964337B (zh) * 2010-08-26 2012-07-25 日月光半导体制造股份有限公司 半导体封装结构及其制造方法
US10932371B2 (en) 2014-11-05 2021-02-23 Corning Incorporated Bottom-up electrolytic via plating method
JP2018195754A (ja) * 2017-05-19 2018-12-06 新日本無線株式会社 半導体装置およびその製造方法
US10917966B2 (en) 2018-01-29 2021-02-09 Corning Incorporated Articles including metallized vias

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5159700A (en) * 1984-01-16 1992-10-27 Texas Instruments Incorporated Substrate with optical communication systems between chips mounted thereon and monolithic integration of optical I/O on silicon substrates
US4699449A (en) * 1985-03-05 1987-10-13 Canadian Patents And Development Limited-Societe Canadienne Des Brevets Et D'exploitation Limitee Optoelectronic assembly and method of making the same
US5476211A (en) 1993-11-16 1995-12-19 Form Factor, Inc. Method of manufacturing electrical contacts, using a sacrificial member
US5049978A (en) * 1990-09-10 1991-09-17 General Electric Company Conductively enclosed hybrid integrated circuit assembly using a silicon substrate
US5119451A (en) * 1990-12-31 1992-06-02 Texas Instruments Incorporated Optical waveguides as interconnects from integrated circuit to integrated circuit and packaging method using same
US6274391B1 (en) * 1992-10-26 2001-08-14 Texas Instruments Incorporated HDI land grid array packaged device having electrical and optical interconnects
JP3301894B2 (ja) 1995-04-10 2002-07-15 新光電気工業株式会社 半導体装置の製造方法
US5587342A (en) * 1995-04-03 1996-12-24 Motorola, Inc. Method of forming an electrical interconnect
JPH08293509A (ja) 1995-04-21 1996-11-05 Hitachi Ltd 半導体装置製造方法およびそれを用いた半導体装置
SE511425C2 (sv) * 1996-12-19 1999-09-27 Ericsson Telefon Ab L M Packningsanordning för integrerade kretsar
JP3482850B2 (ja) * 1997-12-08 2004-01-06 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
US6268660B1 (en) * 1999-03-05 2001-07-31 International Business Machines Corporation Silicon packaging with through wafer interconnects
US6301401B1 (en) * 1999-04-02 2001-10-09 Convergence Technologies, Ltd. Electro-optical package for reducing parasitic effects

Also Published As

Publication number Publication date
US6656829B2 (en) 2003-12-02
US20020013043A1 (en) 2002-01-31
KR20010091932A (ko) 2001-10-23
US6531768B2 (en) 2003-03-11
US6518664B2 (en) 2003-02-11
US20030124830A1 (en) 2003-07-03
US20010024872A1 (en) 2001-09-27
JP2001332658A (ja) 2001-11-30

Similar Documents

Publication Publication Date Title
TW508706B (en) Semiconductor integrated circuit device and its manufacturing method
TW544882B (en) Chip package structure and process thereof
US6593220B1 (en) Elastomer plating mask sealed wafer level package method
TWI231551B (en) Semiconductor device and method of manufacturing the same
TWI357645B (en) Structure of super thin chip scale package and met
TWI539508B (zh) 半導體裝置之製造方法及電子裝置之製造方法
US8334174B2 (en) Chip scale package and fabrication method thereof
US11817352B2 (en) Method of fabricating redistribution circuit structure
KR20040014180A (ko) 반도체장치 및 그 제조방법
JP2008211179A (ja) スルーホールを有するダイを有する半導体イメージデバイスパッケージとその方法
JPS59171130A (ja) 重合体回路基板の製造方法
JP3439144B2 (ja) 半導体装置およびその製造方法
JP2004214501A (ja) ウエハーレベル・チップサイズ・パッケージおよびその製造方法
JPH06132474A (ja) 半導体装置
CN110718529A (zh) 半导体装置以及半导体装置的制造方法
JP4242585B2 (ja) 配線構造を形成する方法及び、配線構造を製造する方法
US10177058B1 (en) Encapsulating composition, semiconductor package and manufacturing method thereof
JP4369728B2 (ja) 電子装置の製造方法
JP4380551B2 (ja) 半導体装置およびその製造方法
JP2007317857A (ja) 半導体装置及びその製造方法
JP2006216767A (ja) 半導体装置およびその製造方法
TWI326910B (en) Semiconductor module and method for making same
US11984378B2 (en) Semiconductor package structure and method for forming the same
TWI658520B (zh) 以大板面製程製作晶粒凸塊結構之方法
JP2002299361A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees