JPH08124965A - 多層配線基板と半導体チップの接続方法 - Google Patents
多層配線基板と半導体チップの接続方法Info
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- JPH08124965A JPH08124965A JP6264181A JP26418194A JPH08124965A JP H08124965 A JPH08124965 A JP H08124965A JP 6264181 A JP6264181 A JP 6264181A JP 26418194 A JP26418194 A JP 26418194A JP H08124965 A JPH08124965 A JP H08124965A
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- H05K1/092—Dispersed materials, e.g. conductive pastes or inks
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4007—Surface contacts, e.g. bumps
Landscapes
- Wire Bonding (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】
接続不良が少なく、接続密度が高く、接続信頼性の高い
多層配線基板と半導体チップの接続方法を提供するこ
と。 【構成】 配線層を形成した基板上に、配線層を介して
ビアポストを形成した後、絶縁層によりビアポストを覆
う。配線層およびビアポストの表面上には接着層である
酸化銅（ＣｕＯ）の針状結晶が形成されている。次に、
ビアポストの頭だしを行い、かつ絶縁層とビアポストの
上端面とにより平坦面を形成する。さらに、同様な工程
を繰り返して、多層配線基板を形成する。その後、絶縁
層のエッチングを行うとともに、エッチングにより露出
した部分の酸化銅（ＣｕＯ）の針状結晶が除去される。
このため、ビアポストの一部が、露出する。この露出部
がバンプ２９として機能する。そして、半導体チップと
多層配線基板との接続を、半導体チップ３３上に形成さ
れているパッドとバンプとを接続することにより行う。
多層配線基板と半導体チップの接続方法を提供するこ
と。 【構成】 配線層を形成した基板上に、配線層を介して
ビアポストを形成した後、絶縁層によりビアポストを覆
う。配線層およびビアポストの表面上には接着層である
酸化銅（ＣｕＯ）の針状結晶が形成されている。次に、
ビアポストの頭だしを行い、かつ絶縁層とビアポストの
上端面とにより平坦面を形成する。さらに、同様な工程
を繰り返して、多層配線基板を形成する。その後、絶縁
層のエッチングを行うとともに、エッチングにより露出
した部分の酸化銅（ＣｕＯ）の針状結晶が除去される。
このため、ビアポストの一部が、露出する。この露出部
がバンプ２９として機能する。そして、半導体チップと
多層配線基板との接続を、半導体チップ３３上に形成さ
れているパッドとバンプとを接続することにより行う。
Description
【０００１】
【産業上の利用分野】この発明は、多層配線基板と半導
体チップの接続方法に関する。
体チップの接続方法に関する。
【０００２】
【従来の技術】従来、多層配線基板と半導体チップの接
続は、バンプを介して行っている。例えば、多層配線基
板において、絶縁層を介して積層する上下の配線層間の
導通を絶縁層に形成される孔（ビアホールまたはヴィア
ホールとも称する。）を通して行う。このようにして配
線層間の導通を行った後、最表層の配線にスパッタやめ
っき等でパッド層を形成する。その後、半田バンプ等が
形成された半導体チップをフェイスダウン接続する。
続は、バンプを介して行っている。例えば、多層配線基
板において、絶縁層を介して積層する上下の配線層間の
導通を絶縁層に形成される孔（ビアホールまたはヴィア
ホールとも称する。）を通して行う。このようにして配
線層間の導通を行った後、最表層の配線にスパッタやめ
っき等でパッド層を形成する。その後、半田バンプ等が
形成された半導体チップをフェイスダウン接続する。
【０００３】
【発明が解決しようとする課題】従来の多層配線基板と
半導体チップの接続方法では、配線層に厚みがあるた
め、配線層上に形成される絶縁層の厚さに、ばらつきが
生じる。このため、配線層が積層されるたびに、上側と
なる表面層（以下、最表層ともいう。）での平坦度が損
なわれていく。そのため、素子を実装するとき、半導体
チップに形成された半田バンプ等と最表層の配線に形成
されたパッドとの間の距離が一定ではなくなり、従っ
て、両者の間に接続不良が生じたりする。
半導体チップの接続方法では、配線層に厚みがあるた
め、配線層上に形成される絶縁層の厚さに、ばらつきが
生じる。このため、配線層が積層されるたびに、上側と
なる表面層（以下、最表層ともいう。）での平坦度が損
なわれていく。そのため、素子を実装するとき、半導体
チップに形成された半田バンプ等と最表層の配線に形成
されたパッドとの間の距離が一定ではなくなり、従っ
て、両者の間に接続不良が生じたりする。
【０００４】また、この接続不良を避けるために、半田
を多量につけた半田バンプ等を半導体チップに形成する
と、半田バンプの占有面積が広がるため接続密度が低下
してしまう。
を多量につけた半田バンプ等を半導体チップに形成する
と、半田バンプの占有面積が広がるため接続密度が低下
してしまう。
【０００５】また、半導体チップに形成された半田バン
プ等と最表層の配線に形成されたパッドとの距離が一定
ではないため、半田バンプとパッドとの接続部に応力が
不均一に生じ、接続の信頼性が低下してしまう。
プ等と最表層の配線に形成されたパッドとの距離が一定
ではないため、半田バンプとパッドとの接続部に応力が
不均一に生じ、接続の信頼性が低下してしまう。
【０００６】従って、接続不良が少なく、接続密度が高
く、接続信頼性の高い多層配線基板と半導体チップの接
続方法が望まれていた。
く、接続信頼性の高い多層配線基板と半導体チップの接
続方法が望まれていた。
【０００７】
【課題を解決するための手段】このため、この発明の多
層配線基板と半導体チップとを接続すの１つの方法によ
れば、（ａ）基板上に形成されている下層配線層上にビ
アポストを形成する工程と、（ｂ）下層配線層とビアポ
ストとを覆うように基板上に絶縁層を形成する工程と、
（ｃ）絶縁層をその上面側から除去していってビアポス
トの上端面の頭出しを行い、続いてビアポストの上端面
と残存した絶縁層の表面とを平坦化処理して、全体とし
て基板表面と対向する平坦面を形成する工程と、（ｄ）
平坦面上に上層配線層を形成する工程と、（ｅ）上層配
線層上にビアポストを形成する工程と、（ｆ）必要なら
ば（ｂ）から（ｅ）の工程をＮ（Ｎは１以上の整数）回
繰り返した後、（ｂ）および（ｃ）の工程を行う工程
と、（ｇ）ビアポストの上端面と半導体チップ上の電極
とを導体を介して接続する工程とを含むことを特徴とす
る。
層配線基板と半導体チップとを接続すの１つの方法によ
れば、（ａ）基板上に形成されている下層配線層上にビ
アポストを形成する工程と、（ｂ）下層配線層とビアポ
ストとを覆うように基板上に絶縁層を形成する工程と、
（ｃ）絶縁層をその上面側から除去していってビアポス
トの上端面の頭出しを行い、続いてビアポストの上端面
と残存した絶縁層の表面とを平坦化処理して、全体とし
て基板表面と対向する平坦面を形成する工程と、（ｄ）
平坦面上に上層配線層を形成する工程と、（ｅ）上層配
線層上にビアポストを形成する工程と、（ｆ）必要なら
ば（ｂ）から（ｅ）の工程をＮ（Ｎは１以上の整数）回
繰り返した後、（ｂ）および（ｃ）の工程を行う工程
と、（ｇ）ビアポストの上端面と半導体チップ上の電極
とを導体を介して接続する工程とを含むことを特徴とす
る。
【０００８】この接続方法の好適実施例では、少なくと
もビアポストの側面に、絶縁層との密着性を良くするた
めの接着層を形成するのが良く、さらに残存した絶縁層
を、その表面から厚みの一部分にわたり少なくとも上層
配線層を露出させることなく、エッチングした後、ビア
ポストの上端面と半導体チップ上の電極とを導体を介し
て接続するのが良い。
もビアポストの側面に、絶縁層との密着性を良くするた
めの接着層を形成するのが良く、さらに残存した絶縁層
を、その表面から厚みの一部分にわたり少なくとも上層
配線層を露出させることなく、エッチングした後、ビア
ポストの上端面と半導体チップ上の電極とを導体を介し
て接続するのが良い。
【０００９】また、多層配線基板と半導体チップとを接
続すのもう１つの方法によれば、（ａ）基板上に形成さ
れている下層配線層上にビアポストを形成する工程と、
（ｂ）下層配線層とビアポストとを覆うように基板上に
絶縁層を形成する工程と、（ｃ）絶縁層をその上面側か
ら除去していってビアポストの上端面の頭出しを行い、
続いてビアポストの上端面と残存した絶縁層の表面とを
平坦化処理して、全体として基板表面と対向する平坦面
を形成する工程と、（ｄ）平坦面上に上層配線層を形成
する工程と、（ｅ）上層配線層上にビアポストを形成す
る工程と、（ｆ）必要ならば（ｂ）から（ｅ）の工程を
Ｎ（Ｎは１以上の整数）回繰り返した後、（ｃ）および
（ｃ）の工程を行う工程と、（ｇ）残存した絶縁層を、
その表面から厚みの一部分にわたり少なくとも上層配線
層を露出させることなく、エッチングする工程と、
（ｈ）ビアポストの上端面と半導体チップ上の電極とを
異方性導電性膜を介して接続する工程とを含むことを特
徴とする。
続すのもう１つの方法によれば、（ａ）基板上に形成さ
れている下層配線層上にビアポストを形成する工程と、
（ｂ）下層配線層とビアポストとを覆うように基板上に
絶縁層を形成する工程と、（ｃ）絶縁層をその上面側か
ら除去していってビアポストの上端面の頭出しを行い、
続いてビアポストの上端面と残存した絶縁層の表面とを
平坦化処理して、全体として基板表面と対向する平坦面
を形成する工程と、（ｄ）平坦面上に上層配線層を形成
する工程と、（ｅ）上層配線層上にビアポストを形成す
る工程と、（ｆ）必要ならば（ｂ）から（ｅ）の工程を
Ｎ（Ｎは１以上の整数）回繰り返した後、（ｃ）および
（ｃ）の工程を行う工程と、（ｇ）残存した絶縁層を、
その表面から厚みの一部分にわたり少なくとも上層配線
層を露出させることなく、エッチングする工程と、
（ｈ）ビアポストの上端面と半導体チップ上の電極とを
異方性導電性膜を介して接続する工程とを含むことを特
徴とする。
【００１０】この接続方法の好適実施例では、最上層の
配線層以外の配線層上に形成されたビアポストの側面
に、絶縁層との密着性を良くするための接着層を形成す
るのが良い。
配線層以外の配線層上に形成されたビアポストの側面
に、絶縁層との密着性を良くするための接着層を形成す
るのが良い。
【００１１】
【作用】上述したこの発明の多層配線基板と半導体チッ
プとの接続方法によれば、多層配線基板を形成すると
き、同一の配線層上に設けられたビアポストの上端面を
同一の高さで平坦化処理が行われている。従って、最上
層の配線層に形成したビアポストの上端面間では高低差
がないため、半導体チップの電極（パッド）位置に合わ
せた距離間隔でビアポストを設計通りに位置決め形成で
きる。また、この平坦化処理が施されたビアポストは、
多層配線基板と半導体チップとを接続する場合、従来は
半導体チップ側に設けていたバンプに代わるバンプとし
て機能させることができる。従って、半導体チップ上に
形成されたパットと最上層の配線層上に設けられたバン
プとの距離は一定となる。
プとの接続方法によれば、多層配線基板を形成すると
き、同一の配線層上に設けられたビアポストの上端面を
同一の高さで平坦化処理が行われている。従って、最上
層の配線層に形成したビアポストの上端面間では高低差
がないため、半導体チップの電極（パッド）位置に合わ
せた距離間隔でビアポストを設計通りに位置決め形成で
きる。また、この平坦化処理が施されたビアポストは、
多層配線基板と半導体チップとを接続する場合、従来は
半導体チップ側に設けていたバンプに代わるバンプとし
て機能させることができる。従って、半導体チップ上に
形成されたパットと最上層の配線層上に設けられたバン
プとの距離は一定となる。
【００１２】その結果、半導体チップを多層配線基板に
実装するときの接続不良を低減することが可能となる。
また、半導体チップ側にバンプを設ける必要がなく、ビ
アポスト自体をバンプとして利用できるので、半導体チ
ップのパッド間距離、従ってビアポスト間距離の短縮を
図ることができ、よって接続密度を高くすることも可能
となる。さらに、接続信頼性の向上を図ることも可能に
なる。
実装するときの接続不良を低減することが可能となる。
また、半導体チップ側にバンプを設ける必要がなく、ビ
アポスト自体をバンプとして利用できるので、半導体チ
ップのパッド間距離、従ってビアポスト間距離の短縮を
図ることができ、よって接続密度を高くすることも可能
となる。さらに、接続信頼性の向上を図ることも可能に
なる。
【００１３】
【実施例】以下、図面を参照して、この発明の実施例を
説明する。これら図面において、各構成成分は、この発
明が理解できる程度に各構成成分の形状、大きさ、およ
び配置関係を概略的に示してあるにすぎない。また、断
面のハッチング等は一部分を除き省略する。
説明する。これら図面において、各構成成分は、この発
明が理解できる程度に各構成成分の形状、大きさ、およ
び配置関係を概略的に示してあるにすぎない。また、断
面のハッチング等は一部分を除き省略する。
【００１４】図１（Ａ）〜（Ｃ）、図２（Ａ）〜
（Ｅ）、図３（Ａ）および（Ｂ）は、第１実施例の接続
方法を説明するための工程図であり、各工程段階での図
は、断面切口を概略的に示す断面図で示してある。
（Ｅ）、図３（Ａ）および（Ｂ）は、第１実施例の接続
方法を説明するための工程図であり、各工程段階での図
は、断面切口を概略的に示す断面図で示してある。
【００１５】先ず、基板１１上に、下層配線層１３を形
成する（図１（Ａ））。基板１１として、例えば、セラ
ミックス基板やプリント配線基板などが用いられる。ま
た、下層配線層１３は、例えば、銅（Ｃｕ）を用い、め
っきによるウェットプロセスで形成される場合は、無電
解めっき、ホトリソ工程、エッチング、電解めっきを経
て作製される。また、スパッタなどのドライプロセスに
より作製しても良い。
成する（図１（Ａ））。基板１１として、例えば、セラ
ミックス基板やプリント配線基板などが用いられる。ま
た、下層配線層１３は、例えば、銅（Ｃｕ）を用い、め
っきによるウェットプロセスで形成される場合は、無電
解めっき、ホトリソ工程、エッチング、電解めっきを経
て作製される。また、スパッタなどのドライプロセスに
より作製しても良い。
【００１６】次に、基板１１と下層配線層１３とを覆う
ように、例えば厚さ２５μｍの感光性レジスト（例え
ば、ヘキスト社製 ＬＰ−１０（商品名））を形成した
後、感光性レジストのパターニングを行い、下層配線層
１３上にビアポストを形成するための、例えば直径５０
μｍの開口（ビアホールまたはヴィアホールとも称す
る。）１５を作製する（図１（Ｂ））。なお、図中１７
はパターニング済み感光性レジスト膜を示す。
ように、例えば厚さ２５μｍの感光性レジスト（例え
ば、ヘキスト社製 ＬＰ−１０（商品名））を形成した
後、感光性レジストのパターニングを行い、下層配線層
１３上にビアポストを形成するための、例えば直径５０
μｍの開口（ビアホールまたはヴィアホールとも称す
る。）１５を作製する（図１（Ｂ））。なお、図中１７
はパターニング済み感光性レジスト膜を示す。
【００１７】次に、開口１５内に、例えば、銅（Ｃｕ）
を用い、電解めっきを１〜２時間行うことにより直径５
０μｍ、高さ２５μｍの第１ビアポスト１９を形成した
後、パターニング済み感光性レジスト膜１７を除去する
（図１（Ｃ））。パターニング済み感光性レジスト膜１
７の除去は、例えばアセトンを用いたボイル洗浄やアセ
トンを用いた超音波洗浄により行う。
を用い、電解めっきを１〜２時間行うことにより直径５
０μｍ、高さ２５μｍの第１ビアポスト１９を形成した
後、パターニング済み感光性レジスト膜１７を除去する
（図１（Ｃ））。パターニング済み感光性レジスト膜１
７の除去は、例えばアセトンを用いたボイル洗浄やアセ
トンを用いた超音波洗浄により行う。
【００１８】次に、第１ビアポスト１９の表面および下
層配線層１３の表面に第１絶縁層２３との密着性をよく
するための接着層２１を形成する（図２（Ａ））。接着
層２１は、例えばＢＯ処理液（エバラ電産製 エレクト
ロブライト＃４９９（商品名））を用いて、ＢＯ処理を
行うことにより形成される。ＢＯ処理プロセスは、
（１）アルカリ洗浄、（２）水洗、（３）中和、酸洗
浄、（４）水洗、（５）ソフトエッチ、（６）水洗、
（７）プリディップ、（８）ＢＯ処理、（９）水洗、
（10）湯洗、（11）乾燥の工程により行われる。そし
て、ＢＯ処理により、ビアポスト１９および下層配線層
１３上に酸化銅（ＣｕＯ）の針状結晶が成長する。Ｃｕ
Ｏの針状結晶が形成すると、アンカー効果、つまり表面
上に凹凸ができることにより面積が広くなるための投錨
効果により、後に形成される第１絶縁層２３として使用
する樹脂との密着性が向上する。さらに、酸化銅（Ｃｕ
Ｏ）の針状結晶は、酸に溶解し易いため還元処理を行
い、耐酸性を向上させる。還元処理は、先ず、亜鉛粉末
を４０ｇ／ｍ2 の割合で塗布し、その後、約３０℃の硫
酸（２０ｗｔ％）に１分程浸した後、水洗することによ
り行う。また、ＣｕＯの針状結晶は、例えば、ＢＦ処理
液（日立化成工業社製）を用いて、ＢＦ処理により形成
することもできるし、クロム酸を用いて、クロメート処
理により形成することもできる。また、接着剤を用い
て、第１ビアポストおよび下層配線層１３と第１絶縁層
２３との密着性を向上することもできる。接着層２１
は、必ずしも必要ではないが、少なくとも、第２ビアポ
ストの側面に形成されていればより良い。さらに、第１
ビアポスト１９の側面や配線層（下層配線層１３、上層
配線層２７）上に接着層２１を形成することにより接続
信頼性は向上する。
層配線層１３の表面に第１絶縁層２３との密着性をよく
するための接着層２１を形成する（図２（Ａ））。接着
層２１は、例えばＢＯ処理液（エバラ電産製 エレクト
ロブライト＃４９９（商品名））を用いて、ＢＯ処理を
行うことにより形成される。ＢＯ処理プロセスは、
（１）アルカリ洗浄、（２）水洗、（３）中和、酸洗
浄、（４）水洗、（５）ソフトエッチ、（６）水洗、
（７）プリディップ、（８）ＢＯ処理、（９）水洗、
（10）湯洗、（11）乾燥の工程により行われる。そし
て、ＢＯ処理により、ビアポスト１９および下層配線層
１３上に酸化銅（ＣｕＯ）の針状結晶が成長する。Ｃｕ
Ｏの針状結晶が形成すると、アンカー効果、つまり表面
上に凹凸ができることにより面積が広くなるための投錨
効果により、後に形成される第１絶縁層２３として使用
する樹脂との密着性が向上する。さらに、酸化銅（Ｃｕ
Ｏ）の針状結晶は、酸に溶解し易いため還元処理を行
い、耐酸性を向上させる。還元処理は、先ず、亜鉛粉末
を４０ｇ／ｍ2 の割合で塗布し、その後、約３０℃の硫
酸（２０ｗｔ％）に１分程浸した後、水洗することによ
り行う。また、ＣｕＯの針状結晶は、例えば、ＢＦ処理
液（日立化成工業社製）を用いて、ＢＦ処理により形成
することもできるし、クロム酸を用いて、クロメート処
理により形成することもできる。また、接着剤を用い
て、第１ビアポストおよび下層配線層１３と第１絶縁層
２３との密着性を向上することもできる。接着層２１
は、必ずしも必要ではないが、少なくとも、第２ビアポ
ストの側面に形成されていればより良い。さらに、第１
ビアポスト１９の側面や配線層（下層配線層１３、上層
配線層２７）上に接着層２１を形成することにより接続
信頼性は向上する。
【００１９】次に、下層配線層１３と第１ビアポスト１
９とを覆うように基板１１上に第１絶縁層２３を形成す
る（図２（Ｂ））。第１絶縁層２３は、例えばエポキシ
樹脂を用いて、スピンコーティング法により約２５μｍ
の厚さに形成する。また、第１絶縁層２３として、ＢＴ
樹脂やポリイミドなどを用いることもできるし、他の方
法として、ドライフィルムをラミネートすることにより
第１絶縁層２３を形成することもできるし、印刷やバー
コーティングなどを用いて形成することもできる。
９とを覆うように基板１１上に第１絶縁層２３を形成す
る（図２（Ｂ））。第１絶縁層２３は、例えばエポキシ
樹脂を用いて、スピンコーティング法により約２５μｍ
の厚さに形成する。また、第１絶縁層２３として、ＢＴ
樹脂やポリイミドなどを用いることもできるし、他の方
法として、ドライフィルムをラミネートすることにより
第１絶縁層２３を形成することもできるし、印刷やバー
コーティングなどを用いて形成することもできる。
【００２０】次に、第１絶縁層２３をその上面側から除
去していき、第１ビアポスト１９の上端面の頭出しを行
う。続いて第１ビアポスト１９の上端面と残存した第１
絶縁層の表面とに対し平坦化処理を行って、両者で全体
として第１平坦面２５ａを形成する（図２（Ｃ））。こ
の実施例では、この除去と平坦化処理とを、例えばバフ
研磨機を用いて行う。なお、図中１９ａ、２３ａは、平
坦化済み第１ビアポスト、平坦化済み第１絶縁層をそれ
ぞれ示している。複数設けられた平坦化済み第１ビアポ
スト１９ａの上端面は平坦化処理されているので、それ
ぞれの上端面間では高低差がなく、それぞれの第１ビア
ポストは同一の高さとなっている。
去していき、第１ビアポスト１９の上端面の頭出しを行
う。続いて第１ビアポスト１９の上端面と残存した第１
絶縁層の表面とに対し平坦化処理を行って、両者で全体
として第１平坦面２５ａを形成する（図２（Ｃ））。こ
の実施例では、この除去と平坦化処理とを、例えばバフ
研磨機を用いて行う。なお、図中１９ａ、２３ａは、平
坦化済み第１ビアポスト、平坦化済み第１絶縁層をそれ
ぞれ示している。複数設けられた平坦化済み第１ビアポ
スト１９ａの上端面は平坦化処理されているので、それ
ぞれの上端面間では高低差がなく、それぞれの第１ビア
ポストは同一の高さとなっている。
【００２１】さらに、必要ならば上述の配線層を形成し
てから平坦面を形成するまでの各工程を同様に行うこと
により、第２平坦面２５ｂを形成する。なお、図中１９
ｂ，２３ｂ，２７は、平坦化済み第２ビアポスト、平坦
化済み第２絶縁層、上層配線層を示している。この平坦
化済み第２ビアポスト１９ｂも、平坦化済み第１ビアポ
スト１９ａと同様に、同一の高さとなっている。
てから平坦面を形成するまでの各工程を同様に行うこと
により、第２平坦面２５ｂを形成する。なお、図中１９
ｂ，２３ｂ，２７は、平坦化済み第２ビアポスト、平坦
化済み第２絶縁層、上層配線層を示している。この平坦
化済み第２ビアポスト１９ｂも、平坦化済み第１ビアポ
スト１９ａと同様に、同一の高さとなっている。
【００２２】次に、残存している絶縁層、すなわちこの
場合には平坦化済み第２絶縁層２３ｂのエッチングを行
う（図２（Ｅ））。このエッチングは平坦化済み第２絶
縁層２３ｂの表面から厚みの一部分にわたり行う。そこ
で、平坦化済み第２絶縁層２３ｂのエッチングは、例え
ば、過マンガン酸カリウム水溶液を用いて、サーキュボ
ジット ２００ ＭＢＬ プロセスにより行われる。こ
のプロセスは、樹脂の膨潤、過マンガン酸カリウム水溶
液による樹脂のエッチング、中和の３つの工程からな
り、各工程には、シプレイファーイースト社製の溶液が
用いられる。なお、中和の工程おいて、絶縁層がエッチ
ングされた結果、露出した酸化銅（ＣｕＯ）の針状結晶
が除去される。絶縁層および酸化銅（ＣｕＯ）の針状結
晶が除去されたビアポストは、バンプ２９として機能さ
せることができる。従って、バンプは均一な高さであ
る。なお、図中２３ｃはエッチング済み第２絶縁層であ
る。なお、第２絶縁層のエッチングは、必ずしも行う必
要はないが、エッチングを行うことにより、半田めっき
３１の形成が容易になり、多層配線基板３５と半導体チ
ップ３３の接続が容易になる。
場合には平坦化済み第２絶縁層２３ｂのエッチングを行
う（図２（Ｅ））。このエッチングは平坦化済み第２絶
縁層２３ｂの表面から厚みの一部分にわたり行う。そこ
で、平坦化済み第２絶縁層２３ｂのエッチングは、例え
ば、過マンガン酸カリウム水溶液を用いて、サーキュボ
ジット ２００ ＭＢＬ プロセスにより行われる。こ
のプロセスは、樹脂の膨潤、過マンガン酸カリウム水溶
液による樹脂のエッチング、中和の３つの工程からな
り、各工程には、シプレイファーイースト社製の溶液が
用いられる。なお、中和の工程おいて、絶縁層がエッチ
ングされた結果、露出した酸化銅（ＣｕＯ）の針状結晶
が除去される。絶縁層および酸化銅（ＣｕＯ）の針状結
晶が除去されたビアポストは、バンプ２９として機能さ
せることができる。従って、バンプは均一な高さであ
る。なお、図中２３ｃはエッチング済み第２絶縁層であ
る。なお、第２絶縁層のエッチングは、必ずしも行う必
要はないが、エッチングを行うことにより、半田めっき
３１の形成が容易になり、多層配線基板３５と半導体チ
ップ３３の接続が容易になる。
【００２３】次に、バンプ２９の半田めっき３１を行っ
た後（図３（Ａ））、半導体チップ３３を多層配線基板
３５にフェイスダウン接続する（図３（Ｂ））。半導体
チップ３３と多層配線基板３５との接続は、半導体チッ
プ３３上に形成されているパッド３７とバンプ２９とを
接続することにより行う。
た後（図３（Ａ））、半導体チップ３３を多層配線基板
３５にフェイスダウン接続する（図３（Ｂ））。半導体
チップ３３と多層配線基板３５との接続は、半導体チッ
プ３３上に形成されているパッド３７とバンプ２９とを
接続することにより行う。
【００２４】このような方法により、多層配線基板と半
導体チップとを接続すると、半導体チップ上に形成され
たパットとバンプとの距離は一定となる。その結果、半
導体チップを多層配線基板に実装するときの接続不良を
低減することが可能となる。また、平坦性の良い基板が
形成できることから、配線も微細にすることが可能にな
り、接続部のサイズも小さくできる。その結果、接続密
度を高くすることも可能となる。また、接続信頼性の向
上を図ることも可能になる。さらに、多層配線基板と半
導体チップとを接続した後、封止樹脂を半導体チップ３
３と多層配線基板３５との間に均一に注入することがで
きるため、接続信頼性において良い効果が得られる。
導体チップとを接続すると、半導体チップ上に形成され
たパットとバンプとの距離は一定となる。その結果、半
導体チップを多層配線基板に実装するときの接続不良を
低減することが可能となる。また、平坦性の良い基板が
形成できることから、配線も微細にすることが可能にな
り、接続部のサイズも小さくできる。その結果、接続密
度を高くすることも可能となる。また、接続信頼性の向
上を図ることも可能になる。さらに、多層配線基板と半
導体チップとを接続した後、封止樹脂を半導体チップ３
３と多層配線基板３５との間に均一に注入することがで
きるため、接続信頼性において良い効果が得られる。
【００２５】図４（Ａ）〜（Ｄ）は、第２実施例の接続
方法を概略的に示す断面図である。
方法を概略的に示す断面図である。
【００２６】第１実施例と同様な方法により、多層配線
基板３５を形成する（図４（Ａ））。しかし、第２ビア
ポストの表面および上層配線層２７の表面には、接着層
２１は形成されていない。従って、平坦化済み第２ビア
ポスト１９ｂと平坦化済み第２絶縁層２３ｂとの密着性
は良くない。このため、平坦化済み第２絶縁層２３ｂの
エッチングを行う場合、エッチング液が平坦化済み第２
ビアポスト１９ｂの周囲に染み込む。そして、ビアポス
ト周辺エッチング部４１が形成される（図４（Ｂ））。
基板３５を形成する（図４（Ａ））。しかし、第２ビア
ポストの表面および上層配線層２７の表面には、接着層
２１は形成されていない。従って、平坦化済み第２ビア
ポスト１９ｂと平坦化済み第２絶縁層２３ｂとの密着性
は良くない。このため、平坦化済み第２絶縁層２３ｂの
エッチングを行う場合、エッチング液が平坦化済み第２
ビアポスト１９ｂの周囲に染み込む。そして、ビアポス
ト周辺エッチング部４１が形成される（図４（Ｂ））。
【００２７】次に、異方性導電性膜（以下、ＡＣＦと称
する場合がある。）４３を平坦化済み第２ビアポスト１
９ｂの上端面上に接着し（図４（Ｃ））、その後、半導
体チップ３３を熱圧着し、多層配線基板３５と半導体チ
ップ３３を接続する。この場合、ＡＣＦとして、例えば
エポシキ系の樹脂中に、プラスチック球に金めっきした
導電ボールを均一に分散させたものを用い、ＡＣＦ４３
が軟化する約１５０℃で、約３×１０5 ｋｇ／ｍ2 の圧
力で約１０秒間圧着した後、約２３０℃で約１８×１０
5 ｋｇ／ｍ2 の圧力で約４５秒間熱圧着する。そして、
熱圧着の方向にだけ導通するようになる。なお、図中４
５は熱圧着済みＡＣＦである。
する場合がある。）４３を平坦化済み第２ビアポスト１
９ｂの上端面上に接着し（図４（Ｃ））、その後、半導
体チップ３３を熱圧着し、多層配線基板３５と半導体チ
ップ３３を接続する。この場合、ＡＣＦとして、例えば
エポシキ系の樹脂中に、プラスチック球に金めっきした
導電ボールを均一に分散させたものを用い、ＡＣＦ４３
が軟化する約１５０℃で、約３×１０5 ｋｇ／ｍ2 の圧
力で約１０秒間圧着した後、約２３０℃で約１８×１０
5 ｋｇ／ｍ2 の圧力で約４５秒間熱圧着する。そして、
熱圧着の方向にだけ導通するようになる。なお、図中４
５は熱圧着済みＡＣＦである。
【００２８】このような方法により、多層配線基板と半
導体チップとを接続すると、半導体チップ上に形成され
たパットとバンプとの距離は一定となる。その結果、半
導体チップを多層配線基板に実装するときの接続不良を
低減することが可能となる。また、平坦性の良い基板が
形成できることから、配線も微細にすることが可能にな
り、接続部のサイズも小さくできる。その結果、接続密
度を高くすることも可能となる。また、接続信頼性の向
上を図ることも可能になる。さらに、ＡＣＦの熱圧着に
より多層配線基板と半導体チップを接続する場合であっ
ても、ビアポスト周辺エッチング部にＡＣＦが流れ込む
ため、半導体チップの外側へのＡＣＦの流れ出しを防止
することが可能である。
導体チップとを接続すると、半導体チップ上に形成され
たパットとバンプとの距離は一定となる。その結果、半
導体チップを多層配線基板に実装するときの接続不良を
低減することが可能となる。また、平坦性の良い基板が
形成できることから、配線も微細にすることが可能にな
り、接続部のサイズも小さくできる。その結果、接続密
度を高くすることも可能となる。また、接続信頼性の向
上を図ることも可能になる。さらに、ＡＣＦの熱圧着に
より多層配線基板と半導体チップを接続する場合であっ
ても、ビアポスト周辺エッチング部にＡＣＦが流れ込む
ため、半導体チップの外側へのＡＣＦの流れ出しを防止
することが可能である。
【００２９】この発明は、上述した実施例に限定される
ものではないことは明らかである。
ものではないことは明らかである。
【００３０】例えば、この実施例では２つの配線層が形
成されている配線基板と半導体チップの接続方法につい
て説明したが、３層以上の配線層が形成されている配線
基板についても同様に用いることができる。
成されている配線基板と半導体チップの接続方法につい
て説明したが、３層以上の配線層が形成されている配線
基板についても同様に用いることができる。
【００３１】
【発明の効果】上述した説明から明らかなように、この
発明の多層配線基板と半導体チップとの接続方法によれ
ば、多層配線基板を形成するとき、同一の配線層上に設
けられたビアポストの上端面を同一の高さで平坦化処理
が行われている。従って、最上層の配線層に形成したビ
アポストの上端面間では高低差がないため、半導体チッ
プの電極（パッド）位置に合わせた距離間隔でビアポス
トを設計通りに位置決め形成できる。また、この平坦化
処理が施されたビアポストは、多層配線基板と半導体チ
ップとを接続する場合、従来は半導体チップ側に設けて
いたバンプに代わるバンプとして機能させることができ
る。従って、半導体チップ上に形成されたパットと最上
層の配線層上に設けられたバンプとの距離は一定とな
る。
発明の多層配線基板と半導体チップとの接続方法によれ
ば、多層配線基板を形成するとき、同一の配線層上に設
けられたビアポストの上端面を同一の高さで平坦化処理
が行われている。従って、最上層の配線層に形成したビ
アポストの上端面間では高低差がないため、半導体チッ
プの電極（パッド）位置に合わせた距離間隔でビアポス
トを設計通りに位置決め形成できる。また、この平坦化
処理が施されたビアポストは、多層配線基板と半導体チ
ップとを接続する場合、従来は半導体チップ側に設けて
いたバンプに代わるバンプとして機能させることができ
る。従って、半導体チップ上に形成されたパットと最上
層の配線層上に設けられたバンプとの距離は一定とな
る。
【００３２】その結果、半導体チップを多層配線基板に
実装するときの接続不良を低減することが可能となる。
また、半導体チップ側にバンプを設ける必要がなく、ビ
アポスト自体をバンプとして利用できるので、半導体チ
ップのパッド間距離、従ってビアポスト間距離の短縮を
図ることができ、よって接続密度を高くすることも可能
となる。さらに、接続信頼性の向上を図ることも可能に
なる。
実装するときの接続不良を低減することが可能となる。
また、半導体チップ側にバンプを設ける必要がなく、ビ
アポスト自体をバンプとして利用できるので、半導体チ
ップのパッド間距離、従ってビアポスト間距離の短縮を
図ることができ、よって接続密度を高くすることも可能
となる。さらに、接続信頼性の向上を図ることも可能に
なる。
【図１】（Ａ）〜（Ｃ）は第１実施例の接続方法の工程
を概略的に示す断面図である。
を概略的に示す断面図である。
【図２】（Ａ）〜（Ｅ）は第１実施例の接続方法の図１
に続く工程を概略的に示す断面図である。
に続く工程を概略的に示す断面図である。
【図３】（Ａ）、（Ｂ）は第１実施例の接続方法の図２
に続く工程を概略的に示す断面図である。
に続く工程を概略的に示す断面図である。
【図４】（Ａ）〜（Ｄ）は第２実施例の接続方法の工程
を概略的に示す断面図である。
を概略的に示す断面図である。
１１：基板 １３：下層配線層 １５：開口 １７：パターニング済みレジスト膜 １９：第１ビアポスト １９ａ：平坦化済み第１ビアポスト １９ｂ：平坦化済み第２ビアポスト ２１：接着層 ２３：第１絶縁層 ２３ａ：平坦化済み第１絶縁層 ２３ｂ：平坦化済み第２絶縁層 ２３ｃ：エッチング済み第２絶縁層 ２５ａ：第１平坦面 ２５ｂ：第２平坦面 ２７：上層配線層 ２９：バンプ ３１：半田めっき ３３：半導体チップ ３５：多層配線基板 ３７：パット ４１：ビアポスト周辺エッチング部 ４３：異方性導電性膜（ＡＣＦ） ４５：熱圧着済みＡＣＦ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中久木 穂 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内
Claims (7)
- 【請求項１】 多層配線基板の複数の配線層をビアポス
トを介して半導体チップに接続するに当り、最上層配線
層上に形成される前記ビアポストをバンプとして用い、
前記ビアポストと前記半導体チップ上の電極とを導体を
介して接続する工程を含むことを特徴とする多層配線基
板と半導体チップの接続方法。 - 【請求項２】 多層配線基板と半導体チップとを接続す
るに当たり、 （ａ）基板上に形成されている下層配線層上にビアポス
トを形成する工程と、 （ｂ）前記下層配線層と前記ビアポストとを覆うように
前記基板上に絶縁層を形成する工程と、 （ｃ）前記絶縁層をその上面側から除去していって前記
ビアポストの上端面の頭出しを行い、続いて前記ビアポ
ストの上端面と残存した絶縁層の表面とを平坦化処理し
て、全体として前記基板表面と対向する平坦面を形成す
る工程と、 （ｄ）前記平坦面上に上層配線層を形成する工程と、 （ｅ）前記上層配線層上にビアポストを形成する工程
と、 （ｆ）必要ならば（ｂ）から（ｅ）の工程をＮ（Ｎは１
以上の整数）回繰り返した後、（ｂ）および（ｃ）の工
程を行う工程と、 （ｇ）前記ビアポストの上端面と半導体チップ上の電極
とを導体を介して接続する工程とを含むことを特徴とす
る多層配線基板と半導体チップの接続方法。 - 【請求項３】 多層配線基板と半導体チップとを接続す
るに当たり、 （ａ）基板上に形成されている下層配線層上にビアポス
トを形成する工程と、 （ｂ）少なくとも前記ビアポストの側面に、絶縁層との
密着性を良くするための接着層を形成する工程と、 （ｃ）前記下層配線層と接着層形成済みビアポストとを
覆うように前記基板上に前記絶縁層を形成する工程と、 （ｄ）前記絶縁層をその上面側から除去していって前記
ビアポストの上端面の頭出しを行い、続いて前記ビアポ
ストの上端面と残存した絶縁層の表面とを平坦化処理し
て、全体として前記基板表面と対向する平坦面を形成す
る工程と、 （ｅ）前記平坦面上に上層配線層を形成する工程と、 （ｆ）前記上層配線層上にビアポストを形成する工程
と、 （ｇ）必要ならば（ｂ）から（ｆ）の工程をＮ（Ｎは１
以上の整数）回繰り返した後、（ｂ）から（ｄ）までの
工程を行う工程と、 （ｈ）前記ビアポストの上端面と半導体チップ上の電極
とを導体を介して接続する工程とを含むことを特徴とす
る多層配線基板と半導体チップの接続方法。 - 【請求項４】 多層配線基板と半導体チップとを接続す
るに当たり、 （ａ）基板上に形成されている下層配線層上にビアポス
トを形成する工程と、 （ｂ）前記下層配線層と前記ビアポストとを覆うように
前記基板上に絶縁層を形成する工程と、 （ｃ）前記絶縁層をその上面側から除去していって前記
ビアポストの上端面の頭出しを行い、続いて前記ビアポ
ストの上端面と残存した絶縁層の表面とを平坦化処理し
て、全体として前記基板表面と対向する平坦面を形成す
る工程と、 （ｄ）前記平坦面上に上層配線層を形成する工程と、 （ｅ）前記上層配線層上にビアポストを形成する工程
と、 （ｆ）必要ならば（ｂ）から（ｅ）の工程をＮ（Ｎは１
以上の整数）回繰り返した後、（ｂ）および（ｃ）の工
程を行う工程と、 （ｇ）前記残存した絶縁層を、その表面から厚みの一部
分にわたり少なくとも前記上層配線層を露出させること
なく、エッチングする工程と、 （ｈ）前記ビアポストの上端面と半導体チップ上の電極
とを導体を介して接続する工程とを含むことを特徴とす
る多層配線基板と半導体チップの接続方法。 - 【請求項５】 多層配線基板と半導体チップとを接続す
るに当たり、 （ａ）基板上に形成されている下層配線層上にビアポス
トを形成する工程と、 （ｂ）少なくとも前記ビアポストの側面に、絶縁層との
密着性を良くするための接着層を形成する工程と、 （ｃ）前記下層配線層と接着層形成済みビアポストとを
覆うように前記基板上に前記絶縁層を形成する工程と、 （ｄ）前記絶縁層をその上面側から除去していって前記
ビアポストの上端面の頭出しを行い、続いて前記ビアポ
ストの上端面と残存した絶縁層の表面とを平坦化処理し
て、全体として前記基板表面と対向する平坦面を形成す
る工程と、 （ｅ）前記平坦面上に上層配線層を形成する工程と、 （ｆ）前記上層配線層上にビアポストを形成する工程
と、 （ｇ）必要ならば（ｂ）から（ｆ）の工程をＮ（Ｎは１
以上の整数）回繰り返した後、（ｂ）から（ｄ）までの
工程を行う工程と、 （ｈ）前記残存した絶縁層を、その表面から厚みの一部
分にわたり少なくとも前記上層配線層を露出させること
なく、エッチングする工程と、 （ｉ）前記ビアポストの上端面と半導体チップ上の電極
とを導体を介して接続する工程とを含むことを特徴とす
る多層配線基板と半導体チップの接続方法。 - 【請求項６】 多層配線基板と半導体チップとを接続す
るに当たり、 （ａ）基板上に形成されている下層配線層上にビアポス
トを形成する工程と、 （ｂ）前記下層配線層と前記ビアポストとを覆うように
前記基板上に絶縁層を形成する工程と、 （ｃ）前記絶縁層をその上面側から除去していって前記
ビアポストの上端面の頭出しを行い、続いて前記ビアポ
ストの上端面と残存した絶縁層の表面とを平坦化処理し
て、全体として前記基板表面と対向する平坦面を形成す
る工程と、 （ｄ）前記平坦面上に上層配線層を形成する工程と、 （ｅ）前記上層配線層上にビアポストを形成する工程
と、 （ｆ）必要ならば（ｂ）から（ｅ）の工程をＮ（Ｎは１
以上の整数）回繰り返した後、（ｂ）および（ｃ）の工
程を行う工程と、 （ｇ）前記残存した絶縁層を、その表面から厚みの一部
分にわたり少なくとも前記上層配線層を露出させること
なく、エッチングする工程と、 （ｈ）前記ビアポストの上端面と半導体チップ上の電極
とを異方性導電性膜を介して接続する工程とを含むこと
を特徴とする多層配線基板と半導体チップの接続方法。 - 【請求項７】 多層配線基板と半導体チップとを接続す
るに当たり、 （ａ）基板上に形成されている下層配線層上にビアポス
トを形成する工程と、 （ｂ）少なくとも前記ビアポストの側面に、絶縁層との
密着性を良くするための接着層を形成する工程と、 （ｃ）前記下層配線層と接着層形成済みビアポストとを
覆うように前記基板上に前記絶縁層を形成する工程と、 （ｄ）前記絶縁層をその上面側から除去していって前記
ビアポストの上端面の頭出しを行い、続いて前記ビアポ
ストの上端面と残存した絶縁層の表面とを平坦化処理し
て、全体として前記基板表面と対向する平坦面を形成す
る工程と、 （ｅ）前記平坦面上に上層配線層を形成する工程と、 （ｆ）前記上層配線層上にビアポストを形成する工程
と、 （ｇ）必要ならば（ｂ）から（ｆ）の工程をＮ（Ｎは１
以上の整数）回繰り返した後、（ｃ）および（ｄ）の工
程を行う工程と、 （ｈ）前記残存した絶縁層を、その表面から厚みの一部
分にわたり少なくとも前記上層配線層を露出させること
なく、エッチングする工程と、 （ｉ）前記ビアポストの上端面と半導体チップ上の電極
とを異方性導電性膜を介して接続する工程とを含むこと
を特徴とする多層配線基板と半導体チップの接続方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6264181A JPH08124965A (ja) | 1994-10-27 | 1994-10-27 | 多層配線基板と半導体チップの接続方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6264181A JPH08124965A (ja) | 1994-10-27 | 1994-10-27 | 多層配線基板と半導体チップの接続方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08124965A true JPH08124965A (ja) | 1996-05-17 |
Family
ID=17399597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6264181A Pending JPH08124965A (ja) | 1994-10-27 | 1994-10-27 | 多層配線基板と半導体チップの接続方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08124965A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998020542A1 (en) * | 1996-11-01 | 1998-05-14 | Hitachi Chemical Company, Ltd. | Electronic parts device |
| US6285079B1 (en) | 1998-06-02 | 2001-09-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device employing grid array electrodes and compact chip-size package |
| KR20030003027A (ko) * | 2001-06-28 | 2003-01-09 | 산요 덴키 가부시키가이샤 | 반도체 장치와 그 제조 방법 |
| US6525414B2 (en) | 1997-09-16 | 2003-02-25 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device including a wiring board and semiconductor elements mounted thereon |
| CN111148373A (zh) * | 2018-11-06 | 2020-05-12 | 欣兴电子股份有限公司 | 电路板制造方法 |
| US11419222B2 (en) | 2018-10-29 | 2022-08-16 | Unimicron Technology Corp. | Method of manufacturing circuit board |
-
1994
- 1994-10-27 JP JP6264181A patent/JPH08124965A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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