JP2007318014A - 半導体装置 - Google Patents

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Abstract

【課題】半導体装置の製造コストの低減化を図る。
【解決手段】第１の領域１ｄと第２の領域１ｅを有した複数のパッド１ｃが長方形に形成され、かつパッド１ｃが一部の角部に面取り部１ｆを有するとともに千鳥配列で設けられ、さらに面取り部１ｆが千鳥配列の内側列と外側列のパッド１ｃで対向して設けられ、かつ第１の領域１ｄが半導体チップ１のコア論理領域側に配置されている。これにより、ウエハテストでパッド１ｃの第２の領域１ｅにプローブ針を接触させてカンチレバー方式でテストを行うことができる。さらに、チップサイズが異なったフリップ接続においてもパッケージ基板の共通化を図ることができ、かつ低コストのカンチレバー方式を採用することにより、半導体装置の製造コストの低減化を図ることができる。
【選択図】図８

Description

本発明は、半導体装置に関し、特に、フリップ接続される半導体チップを有する半導体装置に適用して有効な技術に関する。
半導体チップ上の外部接続用ワイヤまたはバンプをボンディングするボンディング用パッドを千鳥状に配列した半導体装置において、ウエハテスト時にプローブを接触させるためのテスト用パッドを、千鳥状に配列されたボンディング用パッドの余剰のスペースに設けた技術がある（例えば、特許文献１参照）。
ＩＣチップのパッドの電極列を千鳥状に配列する。各パッドは平面視でボンディング用の幅広の接合領域と電気的テスト用の幅の狭い接触領域とを略Ｔ字型をなすよう異なる位置に設け、第一の列のパッドと第二の列のパッドを向かい合う向きにして各接触領域が同一の列になり且つ各接合領域が千鳥状に配列するようにした技術がある（例えば、特許文献２参照）。
特開２００２−３２９７４２号公報（図１） 特開２００１−２６４３９１号公報（図１）
ＢＧＡ（Ball Grid Array)等の半導体装置において、その製造コストの低減化を図るために、大きさ等複数の種類の半導体チップに対してパッケージ基板（配線基板）の共通化を図る技術が知られている。パッケージ基板を共通化しようとする場合、半導体チップとパッケージ基板の接続をボンディングワイヤで行えばチップサイズやボンディングパッド（表面電極）の座標にはある程度自由度がある。すなわち、半導体チップとパッケージ基板の接続がワイヤボンディングであれば、ボンディングルールを満たす範囲内でチップサイズ、ボンディングパッド形状、ボンディングパッド座標を変更する自由度があるため、チップサイズが異なってもパッケージ基板の共通化を図ることができる。
しかしながら、応答速度の高速化や複数のチップを多段に積層し１パッケージにするために、半導体チップとパッケージ基板をバンプ電極を介して接続するフリップ接続を採用する場合、パッケージ基板を共通化しようとすると、ボンディング座標が固定されるためチップサイズに対して自由度がなくなる。すなわち、半導体チップとパッケージ基板の接続がフリップ接続の場合には、チップサイズが異なるとパッケージ基板の共通化は困難である。
また、半導体装置の多ピン化の要求に応える技術として、半導体チップのボンディングパッドの配列を千鳥配列にする技術が知られており、前記特許文献１（特開２００２−３２９７４２号公報）及び特許文献２（特開２００１−２６４３９１号公報）にも開示されている。
また、半導体装置の組み立て工程では、ウエハテスト時に、ボンディングパッドにプローブ針を接触させて電気的な検査を行っている。プローブテストとしては、主に、ボンディングパッドに対してプローブ針１３が水平に移動しながら接触するカンチレバー方式（図１０参照）と、プローブ針１３が上下動して接触するプローブ上下動方式（図１１参照）とが知られている。
カンチレバー方式には、プローブ上下動方式に比較してコストが安く、かつテストのスループットが速いというメリットがあるため、製造コストの低減化を図るためには不可欠な技術である。しかしながら、カンチレバー方式では、テスト時、ボンディングパッドに対してプローブ針１３を水平に移動させながら接触させるため、ボンディングパッドにプローブ痕１ｓ（図８参照）がプローブ上下動方式に比較して大きく形成される。これにより、プローブ痕１ｓ上にバンプ電極を接続しようとした場合、このプローブ痕１ｓはバンプ電極が接触している面積において比較的大きい領域を占めるため、バンプ電極とパッケージ基板との接続不良が生じ易い。したがって、バンプ電極がプローブ痕１ｓを避けた領域に接続させる必要があり、ボンディングパッドの面積を大きく形成する必要がある。
これに対し、プローブ上下動方式を適用すれば、図２４に示すように、形成されるプローブ痕１６はカンチレバー方式に比べ小さいため、プローブ痕１６が形成された領域にバンプ電極を接続しても問題ない。これにより、プローブ上下動方式を適用すれば、カンチレバー方式よりもボンディングパッドの面積を小さく形成することができる（ただし、金バンプ３の位置がＴずれる）。この結果、カンチレバー方式を適用する半導体チップのサイズは、上記したようなプローブ痕１ｓを考慮してボンディングパッドの面積を大きく形成する分、プローブ上下動方式を適用する半導体チップのサイズよりも大きくなる。しかしながら、カンチレバー方式を適用する場合でも、半導体チップのコア論理領域が相対的に小さければ、ボンディングパッドの面積が大きくなる分を吸収することができるが、コア論理領域が小さくなれば、高機能化および高集積化に対応することが困難となってしまう。
すなわち、パッケージ基板の共通化による製造コストの低減化と、多ピン化を図るためのボンディングパッドの千鳥配列の両立を実現しようとすると、半導体チップにおけるパッドレイアウトが困難なことが問題となる。
チップサイズに対してＩＯセル領域１２ｃの内側のコア論理領域１２ｂが小さければ、図２１の比較例に示すようにチップが異種の場合でもパッドレイアウトが可能であるが、半導体装置の小型化に伴ってチップサイズも小さいため、カンチレバー方式が使用可能となるパッドサイズを維持した上でボンディングパッドを千鳥配列するのはパッドレイアウト的に困難である。
なお、前記特許文献１及び２に開示されている技術では、パッドにおけるバンプ領域がパッド配列方向に対してパッド１つおきに半導体チップのコア論理領域から遠い側（千鳥配列の外側）に配置されている。パッドのバンプ領域がコア論理領域から遠い側に配置されていると、このパッドに接続される引き出し配線が長くなってインダクタンスが高くなるという問題が起こる。さらに、このパッドに対してカンチレバー方式でウエハテストを行う場合、パッドにおいてバンプ領域よりプローブ領域の方がコア論理領域に近く（手前）に形成されているため、カンチレバー方式によるプローブ針の接触でプローブ痕が深く傷つくことにより高抵抗になったり、さらには切断されてバンプ領域との導通が遮断されるという問題も起こる。
本発明の目的は、半導体装置の製造コストの低減化を図ることができる技術を提供することにある。
また、本発明の他の目的は、半導体装置の多ピン化を実現することができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
すなわち、本発明は、第１の領域と第２の領域を有し、かつ一部の角部に面取り部が形成され、かつ千鳥配列で設けられた複数の表面電極を有する半導体チップと、第１の領域にそれぞれ接続された複数のバンプ電極と、半導体チップとフリップ接続する配線基板とを有するものである。さらに表面電極はその配列方向に交差する第１の方向に延在するような長方形に形成されているとともに第１及び第２の領域は第１の方向に沿う方向に隣り合って配置され、かつ面取り部は千鳥配列の内側列と外側列の表面電極で対向するように形成され、かつ第１の領域は、半導体チップが有するコア論理領域側に配置されているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
第１の領域と第２の領域を有した複数の表面電極が長方形に形成され、かつ表面電極が一部の角部に面取り部を有するとともに千鳥配列で設けられ、さらに表面電極の面取り部が千鳥配列の内側列と外側列で対向して設けられ、かつ第１の領域が半導体チップのコア論理領域側に配置されていることにより、ウエハテストで表面電極の第２の領域にプローブ針を接触させてカンチレバー方式でテストを行うことができる。これにより、表面電極が長方形に形成されたことで、チップサイズが異なったフリップ接続においてもパッケージ基板の共通化を図ることができ、さらにウエハテストにおいてコストが安いカンチレバー方式を採用することができるため、半導体装置の製造コストの低減化を図ることができる。また、フリップ接続と表面電極の千鳥配列を実現できるため、半導体装置の高速化に伴う多ピン化を実現することができる。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は本発明の実施の形態１の半導体装置の構造の一例を示す断面図、図２は図１に示す半導体装置の構造の一例を示す平面図、図３は図１に示す半導体装置の組み立てに用いられる半導体チップのパッドレイアウトの一例を示す平面図である。また、図４は図３に示す半導体チップのパッドにバンプ電極を接続した構造の一例を示す平面図、図５は図４に示すＡ部の構造を示す拡大部分平面図、図６は図５に示すＢ−Ｂ線に沿って切断した断面の構造の一例を示す部分拡大断面図である。さらに、図７は図４に示す半導体チップのパッドの構造の一例を示す平面図、図８は図４に示す半導体チップのパッドの千鳥配列の一例を示す平面図、図９は図４に示す半導体チップにおいてカンチレバー方式のテストを行った際に形成されたプローブ痕の一例を示す平面図、図１０は本発明の実施の形態１の半導体装置の組み立てにおいてカンチレバー方式のプローブを用いたテスト状態の一例を示す概念図である。なお、図１１は比較例のプローブ上下動方式によるテスト状態を示す概念図、図２３は図８に示すパッド配列においてプローブ上下動方式でプローブテストを行った際のプローブ痕の位置を示す平面図である。
本実施の形態１の半導体装置は、配線基板上にフリップ接続された半導体チップ１を有するものであり、本実施の形態１では、前記半導体装置の一例として、２つの半導体チップ１，２を積み重ねて搭載したチップ積層型のＳＩＰ（System In Package)７を取り上げて説明する。
本実施の形態１のＳＩＰ７は、図１及び図２に示すように、１段目の半導体チップ１と、その上に積み重ねられた２段目の半導体チップ（第２の半導体チップ）２とを有しており、１段目の半導体チップ１は、配線基板であるパッケージ基板５の主面５ａ上に金バンプ（バンプ電極）３を介してフリップ接続されている。一方、２段目の半導体チップ２は、１段目の半導体チップ１の裏面１ｂ上に積層して搭載され、パッケージ基板５とワイヤボンディングによって電気的に接続されている。
すなわち、ＳＩＰ７では、１段目の半導体チップ１は、パッケージ基板５上にフェイスダウン実装され、また、２段目の半導体チップ２は、１段目の半導体チップ１上にフェイスアップ実装されている。つまり、２段目の半導体チップ２はその裏面２ｂが１段目の半導体チップ１の裏面１ｂと接合されている。したがって、半導体チップ２の主面２ａは上方を向いており、この主面２ａの所定の１辺の端部には、複数の表面電極であるパッド２ｃが並んで設けられている。さらに、これらのパッド２ｃにはワイヤ６の一端が接続されているとともに、これらワイヤ６の他端はパッケージ基板５の電極５ｃと電気的に接続されている。
なお、ＳＩＰ７では、フリップ接続された１段目の半導体チップ１は、例えば、制御回路を有したマイコンチップであり、一方、パッケージ基板５とワイヤ６を介して電気的に接続された２段目の半導体チップ２は、例えば、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory) 等のメモリ回路を有したメモリチップである。
また、パッケージ基板５の裏面５ｂには複数の外部端子である半田ボール４が、例えば、格子状に並んで設けられており、半導体チップ１，２はそれぞれに対応する半田ボール４と電気的に接続され、外部と信号の伝達を行っている。
また、半導体チップ１，２及びワイヤ６は、例えば、樹脂等によって封止される。
本実施の形態１のＳＩＰ７は、他のチップと共通化が図られたパッケージ基板５を採用して組み立てられたものである。すなわち、半導体装置の製造コストの低減化を図るために、コア論理領域１ｇ等の大きさが異なる他のチップと共通してパッケージ基板５を使用するものであり、そのために図３に示す半導体チップ１の主面１ａに設けられた複数のパッド（表面電極）１ｃの形状や配列に特徴を有している。
図３に示すようにフリップ接続用の半導体チップ１の主面１ａの周縁部には、複数のパッド１ｃが設けられている。半導体チップ１のパッド１ｃの内側のＩＯセル領域１ｉのさらに内側領域にはコア論理領域１ｇが形成されており、そこには、ＣＰＵ（Central Processing Unit)１ｊ、ＤＳＰ（Digital Signal Processing)１ｋ、ＲＡＭ（Random Access Memory) １ｍ、ＰＬＬ（Phase Locked Loop)１ｎ及びＤＬＬ（Delay Locked Loop)１ｐ等の回路が形成されている。さらに、コア論理領域１ｇとその外側のパッド列との間にはＩＯセル領域１ｉが形成されている。
本実施の形態１のＳＩＰ７の半導体チップ１では、主面１ａの周縁部に設けられた複数のパッド１ｃが多ピン化を実現するために千鳥配列で設けられている。なお、個々のパッド１ｃは、図５に示すように、それぞれに第１の領域１ｄと第２の領域１ｅを有するとともにパッド１ｃの配列方向１５に交差する第１の方向８に延在するような長方形に形成され、かつ第１の領域１ｄ及び第２の領域１ｅは第１の方向８に沿う方向に隣り合って配置されている。さらに、各パッド１ｃにおける第１の領域１ｄは、図４に示すように半導体チップ１が有するコア論理領域１ｇ側に配置されている。したがって、各パッド１ｃにおける第２の領域１ｅは、半導体チップ１のコア論理領域１ｇから遠い側に配置されている。
なお、第１の領域１ｄは、バンプ電極である金バンプ３を接続する領域であり、第２の領域１ｅは、図１０に示すようなプローブテストにおいてプローブ針１３を接触させる領域である。
したがって、図４及び図５に示すように、各パッド１ｃにはそれぞれの第１の領域１ｄに金バンプ３が接続されている。なお、各パッド１ｃは、その周縁部が、図６に示すように保護膜１ｑで覆われており、保護膜１ｑの開口部に金バンプ３が配置されている。
また、各パッド１ｃには、それぞれの一部の角部に面取り部１ｆが形成されている。面取り部１ｆは、図５及び図８に示すように、長方形の各パッド１ｃの４つの角部において、千鳥配列の内側列のパッド１ｃの第２の領域１ｅの２つの角部と、外側列のパッド１ｃの第１の領域１ｄの２つの角部とに形成されている。これにより、面取り部１ｆは千鳥配列の内側列と外側列のパッド１ｃで対向するように形成されている。
このように面取り部１ｆを千鳥配列の内側列と外側列のパッド１ｃで対向するような位置に形成することで、千鳥配列における内側列と外側列のパッド間及びパッド１ｃの配列方向１５のパッド間を詰めて配置することができ、多ピン化を実現可能にするとともに、ピン数を固定した場合には半導体チップ１の小型化を図ることができる。
なお、各パッド１ｃの面取り部１ｆは、図７に示すようにパッド１ｃの配列方向１５に対してθ＝４５°の角度で形成されている。この角度（θ）は、パッド形成時のパターン形成工程で使用されるフォトマスクの傾斜角度に基づくものである。
このように本実施の形態１のＳＩＰ７では、半導体チップ１において千鳥配列のパッドを詰めて配置して多ピン化を図ることができる。例えば、図８に示すように、パッド１ｃの配列方向１５に対して５０μｍ以下、好ましくは４０〜５０μｍの狭ピッチ（パッドピッチＡ）でパッド１ｃを配置することができる。その際、図５及び図９に示すように、千鳥配列の内側列のパッド１ｃの横に、外側列のパッド１ｃと電気的に接続する配線１ｈが配置されている。すなわち、千鳥配列の内側列の隣り合ったパッド間に、外側列のパッド１ｃと電気的に接続する引き出し用の配線１ｈが配置されている。
なお、パッドピッチが狭ピッチであるため、金バンプ３はＡｕ線を用いて形成するスタッドバンプが好ましい。すなわち、金バンプ３をスタッドバンプによって形成することにより、狭ピッチで配置されたパッド１ｃに対してもパッド１ｃ上に金バンプ３を接続することができる。
次に、図１０に示す本実施の形態１の半導体装置の組み立てにおいて行われる半導体ウエハのプローブテストについて説明する。半導体チップ１の各パッド１ｃは、図７に示すように、第１の領域１ｄと第２の領域１ｅからなるとともにパッド１ｃの配列方向１５に交差する第１の方向８に延在するような長方形に形成されており、第１の領域１ｄと第２の領域１ｅのうち、第２の領域１ｅは半導体チップ１のコア論理領域１ｇ（図４参照）から遠い側に位置する領域である。そこで、第２の領域１ｅを、図１０に示すようなプローブテストにおいてプローブ針１３を接触させる領域としている。
ウエハテストでは、パッド１ｃにプローブ針１３を押し当ててテストを行うが、図１０に示すプローブテストは、テスト時にパッド１ｃに対してプローブ針１３が水平に移動しながら接触するカンチレバー方式のものであり、コストが安く、かつテストのスループットが速いというメリットがある。したがって、本実施の形態１ではＳＩＰ７の製造コストを低減するためにウエハテスト時にカンチレバー方式を採用する。カンチレバー方式では、テスト時、ステージ１４上の半導体ウエハ１１と、プローブカード基板９に取り付けられたプローブ針１３とのコンタクトを取るため、ステージ１４を上昇させる。その際、ステージ１４の上昇に伴ってプローブ針１３が内側に移動するため、パッド１ｃの第２の領域１ｅにおいて、図８や図９に示すように細長いプローブ痕１ｓが形成される。プローブ痕１ｓは、プローブ針１３によって削られた凹部である。そこで、プローブ針１３の位置ずれを考慮すると、パッド１ｃは許容範囲内でなるべく長方形の長手方向が長くなるように形成した方が好ましい。
図１１に示す比較例のプローブテストは、プローブカード基板１０に取り付けられたプローブ針１３が上下動してパッド１ｃに接触するプローブ上下動方式（薄膜プローブ方式、アドバンスドプローブカード方式）のものであり、プローブ上下動方式では、プローブ針１３の接触面積は非常に小さいがプローブカード基板１０の構造上のコストが高く、ＳＩＰ７の製造コストの低減化を図ることはできない。
したがって、本実施の形態１の半導体装置では、半導体チップ１のパッド１ｃを、金バンプ接続用の第１の領域１ｄとプローブ針接触用の第２の領域１ｅとで分け、かつ長方形に形成することで、その組み立てにおけるプローブテスト時にカンチレバー方式を採用することができる。その結果、カンチレバー方式を採用することで、半導体装置（ＳＩＰ７）の製造コストの低減化を図ることができ、かつテストのスループットの向上を図ることができる。なお、テストのスループットの向上を図れるため、量産に適したパッド配列である。
次に、図７と図８を用いてパッド及びパッドレイアウトの詳細寸法の一例について説明する。
図７に示すようにパッド１ｃのそれぞれの箇所（Ｍ１、Ｍ２、Ｍ３、Ｍ４）の寸法は、それぞれＭ１＝５４μｍ、Ｍ２＝１０４．５μｍ、Ｍ３＝１１５μｍ、Ｍ４＝３３μｍである。また、パッド開口部（Ｃ１、Ｃ２、Ｃ３、Ｃ４）の寸法は、それぞれＣ１＝５０μｍ、Ｃ２＝１０１．５μｍ、Ｃ３＝１１１μｍ、Ｃ４＝３１μｍである。したがって、開口部の幅方向（配列方向１５）の長さ（Ｃ１）が５０μｍであるため、金バンプ３の直径（Ｌ）も５０μｍとなっている。
また、図８に示すようにパッドレイアウトにおいて、それぞれの箇所（Ａ、Ｂ、Ｃ、Ｄ）の距離は、それぞれＡ（パッドピッチ）＝４０μｍ、Ｂ（第１の方向８の金バンプ間ピッチ）＝１１２μｍ、Ｃ（第１の方向８のプローブ痕ピッチ）＝１１２μｍ、Ｄ（面取り部間ピッチ）＝２．８３μｍである。
すなわち、千鳥配列のパッド１ｃの内側列と外側列の金バンプ間の距離（Ｂ）を１１２μｍ、金バンプ３の直径（Ｌ）を５０μｍ、パッド１ｃの長手方向の長さ（Ｍ３）は第２の領域１ｅを考慮して１１５μｍとしている。さらに、内側列と外側列のパッド１ｃそれぞれの対向する角部に傾斜角度４５°の面取り部１ｆを形成することで、金バンプ間の距離、座標を据え置きとしながら第１の領域１ｄと第２の領域１ｅを確保することができる。
なお、パッド１ｃにおいてプローブ針１３を接触させる第２の領域１ｅは、プローブ針１３を接触させる際の位置ずれを考慮すると、可能な限り幅広く形成した方が好ましいため、図８のＰ部に示すように、千鳥配列の外側列のパッド１ｃの第２の領域１ｅの２つの角部には面取り部１ｆを形成しない形状としている。
本実施の形態１の半導体装置（ＳＩＰ７）によれば、第１の領域１ｄと第２の領域１ｅを有する複数のパッド１ｃが長方形に形成され、かつパッド１ｃが一部の角部に面取り部１ｆを有するとともに千鳥配列で設けられ、さらにパッド１ｃの面取り部１ｆが千鳥配列の内側列と外側列で対向して設けられ、かつ第１の領域１ｄが半導体チップ１のコア論理領域１ｇ側に配置されている。これにより、半導体ウエハ１１のプローブテストでパッド１ｃの第２の領域１ｅにプローブ針１３を接触させてカンチレバー方式でウエハテストを行うことができる。
その結果、第１の領域１ｄと第２の領域１ｅを有するパッド１ｃが長方形に形成されたことで、チップサイズが異なったフリップ接続においてもパッケージ基板５の共通化を図ることができる。フリップ接続のパッケージ基板５の共通化を図ることで基板の開発コストを低減化できるとともに、基板の量産コストを抑えることができる。さらに、ウエハテストにおいてコストが安いカンチレバー方式を採用することができるため、ＳＩＰ（半導体装置）７の製造コストの低減化を図ることができる。
また、パッド１ｃを狭ピッチで、かつ千鳥配列にしようとすると、単にパッド１ｃを長方形に大きくして対応するのは困難であるが、面取り部１ｆを千鳥配列の内側列と外側列のパッド１ｃで対向するような位置に形成することで、千鳥配列における内側列と外側列のパッド間及びパッド１ｃの配列方向１５のパッド間を詰めて配置することができる。
このように本実施の形態１のパッド形状にすることにより、パッドサイズを大きくしてもフリップ接続のパッケージ基板５の共通化を図ることができるとともに、パッド１ｃの千鳥配列を実現して多ピン化を図ることができる。さらに、ピン数を固定した場合には半導体チップ１の小型化を図ることができる。
また、フリップ接続によってＳＩＰ（半導体装置）７の高速化にも対応させることができる。
ここで、図２２に示す比較例（特許文献１：特開２００２−３２９７４２号公報のパッドレイアウトと同様）に記載されたパッドレイアウトの各寸法について、本発明者が比較検討した結果について説明する。
図２２に示す比較例のパッド１２ａでは、金バンプ１２ｆが接続されたバンプ領域１２ｄに比較して、プローブ痕１２ｇが形成されたプローブ領域１２ｅの方が幅狭く形成されている。さらに、バンプ領域１２ｄとプローブ領域１２ｅが、パッド１２ａの配列方向１５に対してパッド１２ａの１つおきに半導体チップ１２のコア論理領域１２ｂから遠い側（千鳥配列の外側）と近い側に交互に配置されている。
図２２の比較例に示すパッドレイアウトにおけるそれぞれの箇所（Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５）の寸法は、それぞれＭ１＝４４μｍ、Ｍ２＝５４μｍ、Ｍ３＝５４μｍ、Ｍ４＝６１μｍ、Ｍ５＝１１５μｍである。また、パッド開口部（Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５）の寸法は、それぞれＣ１＝４０μｍ、Ｃ２＝５０μｍ、Ｃ３＝６１μｍ、Ｃ４＝５０μｍ、Ｃ５＝１１１μｍである。したがって、パッドピッチ（Ｑ）の最小寸法がＱ＝５１μｍとなり、本実施の形態１のＳＩＰ７では、パッドピッチは狭ピッチで５０μｍ以下、好ましくは４０〜５０μｍであるため、図２２の比較例に示すパッドレイアウトでは実現不可能であることが判った。
また、図２２の比較例のように、バンプ領域１２ｄがコア論理領域１２ｂから遠い側に配置されているパッド１２ａが存在すると、このパッド１２ａに接続される引き出し配線が長くなってインダクタンスが高くなるという問題が起こる。
これに対して、本実施の形態１では、全てのパッド１ｃにおいてその第１の領域１ｄ（バンプ領域）が、半導体チップ１のコア論理領域１ｇ側に配置されているため、パッド１ｃに接続される引き出し配線が長くなってインダクタンスが高くなるという問題が起こることを阻止できる。
さらに、図２２の比較例のパッドレイアウトにおいてカンチレバー方式でウエハテストを行う場合、バンプ領域１２ｄよりプローブ領域１２ｅの方がコア論理領域１２ｂに近く（手前）に形成されているパッド１２ａが存在するため、このパッド１２ａではカンチレバー方式によるプローブ針１３の接触により高抵抗化したり、パッド１２ａが切断されてバンプ領域１２ｄとの導通が遮断されるという問題も起こる。
これに対して、本実施の形態１では、全てのパッド１ｃにおいてその第１の領域１ｄ（バンプ領域）が、半導体チップ１のコア論理領域１ｇ側に配置されているため、カンチレバー方式によるプローブ針１３の接触による高抵抗化やパッド１ｃが切断されて第１の領域１ｄとの導通が遮断されるという問題が起こることを阻止できる。
次に、図２３は本実施の形態１の変形例を示すものであり、図８に示すパッド配列において、図１１に示すプローブ上下動方式でプローブテストを行った場合を示している。
すなわち、図８に示すパッド形状・配列においても、図２３に示すように、プローブ上下動方式による小さいプローブ痕１６を形成することは可能であり、図１１に示すプローブ上下動方式によるプローブテストを行うことが可能である。
（実施の形態２）
図１２は本発明の実施の形態２の半導体チップにおける千鳥配列の内側列のパッドの構造の一例を示す平面図、図１３は本発明の実施の形態２の半導体チップにおける千鳥配列の外側列のパッドの構造の一例を示す平面図、図１４は本発明の実施の形態２の半導体チップのパッドの千鳥配列の一例を示す平面図である。
本実施の形態２は、パッド１ｃの変形例を示すものである。図１２は千鳥配列の内側列のパッド１ｃの形状を、図１３は外側列のパッド１ｃの形状を、図１４はパッドレイアウトをそれぞれ示しており、各パッド１ｃにおいて、第１の領域１ｄと第２の領域１ｅを区切る迫り出し部１ｒがパッド１ｃの外周から内方に向かってパッド開口部に形成されている。
なお、パッド１ｃのそれぞれの箇所（Ｍ１、Ｍ２、Ｍ３、Ｍ４）の寸法は、それぞれＭ１＝５４μｍ、Ｍ２＝１０４．５μｍ、Ｍ３＝１１５μｍ、Ｍ４＝３３μｍである。また、パッド開口部（Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７）の寸法は、それぞれＣ１＝５０μｍ、Ｃ２＝１０１．５μｍ、Ｃ３＝１１１μｍ、Ｃ４＝３１μｍ、Ｃ５＝６１μｍ、Ｃ６＝５μｍ、Ｃ７＝５μｍ、である。したがって、開口部の幅方向の長さ（Ｃ１）が５０μｍであるため、金バンプ３の直径（Ｌ）も５０μｍとなっている。
また、図１４に示すパッドレイアウトにおいて、それぞれの箇所（Ａ、Ｂ、Ｃ、Ｄ）の距離は、それぞれＡ（パッドピッチ）＝４０μｍ、Ｂ（第１の方向８の金バンプ間ピッチ）＝１１２μｍ、Ｃ（第１の方向８のプローブ痕ピッチ）＝１１２μｍ、Ｄ（面取り部間ピッチ）＝２．８３μｍである。
本実施の形態２のようにパッド開口部に迫り出し部１ｒが形成されていることにより、第１の領域１ｄと第２の領域１ｅの区別がし易くなる。その結果、ウエハテスト時に、プローバにプローブ領域である第２の領域１ｅを指定する際に迫り出し部１ｒが目印となるため、アライメントが容易になり、作業ミスの発生を抑制することができる。
（実施の形態３）
図１５は本発明の実施の形態３の半導体チップにおける千鳥配列の内側列のパッドの構造の一例を示す平面図、図１６は本発明の実施の形態３の半導体チップにおける千鳥配列の外側列のパッドの構造の一例を示す平面図、図１７は本発明の実施の形態３の半導体チップのパッドの千鳥配列の一例を示す平面図である。
本実施の形態３は、パッド１ｃの変形例を示すものである。図１５は千鳥配列の内側列のパッド１ｃの形状を、図１６は外側列のパッド１ｃの形状を、図１７はパッドレイアウトをそれぞれ示しており、千鳥配列の内側列と外側列のパッド１ｃのうち、内側列のパッド１ｃにおいて、第２の領域１ｅの長手方向（第１の方向８）と直角を成す幅方向（配列方向１５）の幅（Ｃ７）は、第１の領域１ｄの幅（Ｃ１）より狭く形成されている。具体的には、金バンプ３の位置ずれを考慮して第１の領域１ｄの配列方向１５の幅を実施の形態１のパッド１ｃの幅より広げたものである。ただし、第２の領域１ｅについては、角部の面取り部１ｆの傾斜角度が４５°と決まっており、第２の領域１ｅでのプローブ針１３との位置ずれを考慮した場合、面取り部１ｆの第１の方向８の長さを長くできないため、第２の領域１ｅの幅（Ｃ７）は実施の形態１のパッド１ｃと同じ５０μｍとして第１の領域１ｄの幅（Ｃ１）５５μｍより狭くしている。
パッド１ｃのそれぞれの箇所（Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６）の寸法は、それぞれＭ１＝５９μｍ、Ｍ２＝１１０．５μｍ、Ｍ３＝１２０μｍ、Ｍ４＝２９μｍ、Ｍ５＝５９μｍ、Ｍ６＝２５μｍである。また、パッド開口部（Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃ８）の寸法は、それぞれＣ１＝５５μｍ、Ｃ２＝１０１．５μｍ、Ｃ３＝１１１μｍ、Ｃ４＝３１μｍ、Ｃ５＝６１μｍ、Ｃ６＝５５μｍ、Ｃ７＝５０μｍ、Ｃ８＝２３μｍである。
また、図１７に示すパッドレイアウトにおいて、それぞれの箇所（Ａ、Ｂ、Ｃ、Ｄ）の距離は、それぞれＡ（パッドピッチ）＝４０μｍ、Ｂ（第１の方向８の金バンプ間ピッチ）＝１１２μｍ、Ｃ（第１の方向８のプローブ痕ピッチ）＝１１２μｍ、Ｄ（面取り部間ピッチ）＝２．８３μｍである。
本実施の形態３のように金バンプ３の直径Ｌ＝５０μｍに対して、第１の領域１ｄのパッド開口部の幅方向の長さ（Ｃ１）を５５μｍとすることにより、ボンディングエリアが拡張されたため、量産歩留りを向上させることができるとともに、組み立てマージンを確保して組み立ての容易性を向上させることができる。
（実施の形態４）
図１８は本発明の実施の形態４の半導体チップにおける千鳥配列の内側列のパッドの構造の一例を示す平面図、図１９は本発明の実施の形態４の半導体チップにおける千鳥配列の外側列のパッドの構造の一例を示す平面図、図２０は本発明の実施の形態４の半導体チップのパッドの千鳥配列の一例を示す平面図である。
本実施の形態４は、パッド１ｃの変形例を示すものである。図１８は千鳥配列の内側列のパッド１ｃの形状を、図１９は外側列のパッド１ｃの形状を、図２０はパッドレイアウトをそれぞれ示しており、千鳥配列の内側列と外側列のパッド１ｃのうち、内側列のパッド１ｃについては実施の形態３のパッド１ｃと同じ形状であるが、外側列のパッド１ｃにおいてもその配列方向１５の幅が広く形成されている。
すなわち、千鳥配列の外側列のパッド１ｃにおいて、その幅方向（配列方向１５）の面積を広げる拡張部１ｔが形成されている。外側列のパッド１ｃにおいてはその横に引き出し用配線が形成されていないため、ボンディングエリアとプローブエリアの両方の幅を広げることができる。
なお、外側列のパッド１ｃにおいては、内側列のパッド１ｃの面取り部１ｆと対向して第１の領域１ｄの２つの角部に面取り部１ｆが必要となるが、この外側列のパッド１ｃの第１の領域１ｄの面取り部１ｆは、２つの角部からさらに中央よりの位置に形成されている。これにより、内側列と外側列のパッドレイアウトを変えることなくパッド１ｃに拡張部１ｔを形成することができる。
パッド１ｃのそれぞれの箇所（Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７）の寸法は、それぞれＭ１＝５９μｍ、Ｍ２＝１１０．５μｍ、Ｍ３＝１２０μｍ、Ｍ４＝２９μｍ、Ｍ５＝５９μｍ、Ｍ６＝２５μｍ、Ｍ７＝６９μｍである。また、パッド開口部（Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃ８、Ｃ９）の寸法は、それぞれＣ１＝５５μｍ、Ｃ２＝１０１．５μｍ、Ｃ３＝１１１μｍ、Ｃ４＝３１μｍ、Ｃ５＝６１μｍ、Ｃ６＝５５μｍ、Ｃ７＝５０μｍ、Ｃ８＝２３μｍ、Ｃ９＝６５μｍである。
また、図２０に示すパッドレイアウトにおいて、それぞれの箇所（Ａ、Ｂ、Ｃ、Ｄ）の距離は、それぞれＡ（パッドピッチ）＝４０μｍ、Ｂ（第１の方向８の金バンプ間ピッチ）＝１１２μｍ、Ｃ（第１の方向８のプローブ痕ピッチ）＝１１２μｍ、Ｄ（面取り部間ピッチ）＝２．８３μｍである。
本実施の形態４のように金バンプ３の直径Ｌ＝５０μｍに対して、内側列のパッド１ｃの第１の領域１ｄのパッド開口部の幅方向（配列方向１５）の長さ（Ｃ１）を５５μｍとし、さらに外側列のパッド１ｃに拡張部１ｔが形成されてパッド開口部の幅方向の長さ（Ｃ９）を６５μｍとすることにより、外側列のパッド１ｃにおいてはボンディングエリアとプローブエリアの両方の幅を広げることができる。
これにより、実施の形態３のパッドレイアウトに比較して量産歩留りをさらに向上させることができるとともに、組み立てマージンを確保して組み立ての容易性もさらに向上させることができる。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態１では、ＳＩＰ（半導体装置）として半導体チップを２段に積層している場合を取り上げて説明したが、ＳＩＰにおけるチップの積層数は何段であってもよい。また、必ずしもチップを積層していなくてもよく、他のチップとの共通化が図られた配線基板を用い、この配線基板上に少なくとも１つのチップをフリップ接続した半導体装置であればよい。
本発明は、フリップチップを有する電子装置に好適である。
本発明の実施の形態１の半導体装置の構造の一例を示す断面図である。 図１に示す半導体装置の構造の一例を示す平面図である。 図１に示す半導体装置の組み立てに用いられる半導体チップのパッドレイアウトの一例を示す平面図である。 図３に示す半導体チップのパッドにバンプ電極を接続した構造の一例を示す平面図である。 図４に示すＡ部の構造を示す拡大部分平面図である。 図５に示すＢ−Ｂ線に沿って切断した断面の構造の一例を示す部分拡大断面図である。 図４に示す半導体チップのパッドの構造の一例を示す平面図である。 図４に示す半導体チップのパッドの千鳥配列の一例を示す平面図である。 図４に示す半導体チップにおいてカンチレバー方式のテストを行った際に形成されたプローブ痕の一例を示す平面図である。 本発明の実施の形態１の半導体装置の組み立てにおいてカンチレバー方式のプローブを用いたテスト状態の一例を示す概念図である。 比較例のプローブ上下動方式によるテスト状態を示す概念図である。 本発明の実施の形態２の半導体チップにおける千鳥配列の内側列のパッドの構造の一例を示す平面図である。 本発明の実施の形態２の半導体チップにおける千鳥配列の外側列のパッドの構造の一例を示す平面図である。 本発明の実施の形態２の半導体チップのパッドの千鳥配列の一例を示す平面図である。 本発明の実施の形態３の半導体チップにおける千鳥配列の内側列のパッドの構造の一例を示す平面図である。 本発明の実施の形態３の半導体チップにおける千鳥配列の外側列のパッドの構造の一例を示す平面図である。 本発明の実施の形態３の半導体チップのパッドの千鳥配列の一例を示す平面図である。 本発明の実施の形態４の半導体チップにおける千鳥配列の内側列のパッドの構造の一例を示す平面図である。 本発明の実施の形態４の半導体チップにおける千鳥配列の外側列のパッドの構造の一例を示す平面図である。 本発明の実施の形態４の半導体チップのパッドの千鳥配列の一例を示す平面図である。 比較例のパッケージ基板の共通化を図るための異なった２つの大きさの半導体チップのパッドレイアウトを示す平面図である。 比較例の半導体チップのパッドレイアウトを示す平面図である。 図８に示すパッド配列においてプローブ上下動方式でプローブテストを行った際のプローブ痕の位置を示す平面図である。 カンチレバー方式を適用した場合とプローブ上下動方式を適用した場合のボンディングパッドの比較図である。
符号の説明
１ 半導体チップ
１ａ 主面
１ｂ 裏面
１ｃ パッド（表面電極）
１ｄ 第１の領域
１ｅ 第２の領域
１ｆ 面取り部
１ｇ コア論理領域
１ｈ 配線
１ｉ ＩＯセル領域
１ｊ ＣＰＵ
１ｋ ＤＳＰ
１ｍ ＲＡＭ
１ｎ ＰＬＬ
１ｐ ＤＬＬ
１ｑ 保護膜
１ｒ 迫り出し部
１ｓ プローブ痕
１ｔ 拡張部
２ 半導体チップ（第２の半導体チップ）
２ａ 主面
２ｂ 裏面
２ｃ パッド
３ 金バンプ（バンプ電極）
４ 半田ボール（外部端子）
５ パッケージ基板（配線基板）
５ａ 主面
５ｂ 裏面
５ｃ 電極
６ ワイヤ
７ ＳＩＰ（半導体装置）
８ 第１の方向
９，１０ プローブカード基板
１１ 半導体ウエハ
１２ 半導体チップ
１２ａ パッド
１２ｂ コア論理領域
１２ｃ ＩＯセル領域
１２ｄ バンプ領域
１２ｅ プローブ領域
１２ｆ 金バンプ
１２ｇ プローブ痕
１３ プローブ針
１４ ステージ
１５ 配列方向
１６ プローブ痕

Claims (14)

  1. それぞれに第１の領域と第２の領域を有し、かつ一部の角部に面取り部が形成され、さらに千鳥配列で設けられた複数の表面電極を有する半導体チップと、
    前記表面電極の前記第１の領域にそれぞれ接続された複数のバンプ電極と、
    前記複数のバンプ電極を介して前記半導体チップと接続する配線基板と、
    前記配線基板に設けられた複数の外部端子とを有し、
    前記表面電極はその配列方向に交差する第１の方向に延在するような長方形に形成されているとともに前記第１及び第２の領域は前記第１の方向に沿う方向に隣り合って配置され、かつ前記面取り部は千鳥配列の内側列と外側列の表面電極で対向するように形成され、かつ前記第１の領域は、前記半導体チップが有するコア論理領域側に配置されていることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記第２の領域にプローブ痕が形成されていることを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、前記表面電極には、前記第１の領域と前記第２の領域を区切る迫り出し部が前記表面電極の外周から内方に向かって形成されていることを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、前記表面電極の前記第２の領域の前記配列方向の幅は、前記第１の領域の幅より狭いことを特徴とする半導体装置。
  5. 請求項４記載の半導体装置において、前記第２の領域は、前記千鳥配列の内側列と外側列のうち、前記内側列の表面電極に形成されていることを特徴とする半導体装置。
  6. 請求項１記載の半導体装置において、前記面取り部は、前記千鳥配列の内側列の前記表面電極の前記第２の領域の角部と、外側列の前記表面電極の前記第１の領域の角部とに形成されていることを特徴とする半導体装置。
  7. 請求項１記載の半導体装置において、前記千鳥配列の内側列の前記表面電極の前記第２の領域の前記配列方向の幅は、前記第１の領域の幅より狭く形成され、かつ外側列の前記表面電極の前記第１の領域の面取り部は、２つの角部から中央よりの位置に形成されていることを特徴とする半導体装置。
  8. 請求項１記載の半導体装置において、前記千鳥配列の外側列の前記表面電極に、その配列方向の面積を広げる拡張部が形成されていることを特徴とする半導体装置。
  9. 請求項１記載の半導体装置において、前記複数の表面電極の前記第２の領域に、カンチレバー方式のプローブ針によって形成された凹部が形成されていることを特徴とする半導体装置。
  10. 請求項１記載の半導体装置において、前記複数の表面電極の前記面取り部は、前記複数の表面電極の配列方向に対して４５°の角度で形成されていることを特徴とする半導体装置。
  11. 請求項１記載の半導体装置において、前記バンプ電極は、金バンプであることを特徴とする半導体装置。
  12. 請求項１記載の半導体装置において、前記千鳥配列の内側列の前記表面電極の横に、外側列の前記表面電極と電気的に接続する配線が配置されていることを特徴とする半導体装置。
  13. 請求項１記載の半導体装置において、前記千鳥配列の前記複数の表面電極は、その配列方向に対して４０〜５０μｍのピッチで配置されていることを特徴とする半導体装置。
  14. 請求項１記載の半導体装置において、前記半導体チップの上に第２の半導体チップが搭載されていることを特徴とする半導体装置。
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