JP2007318014A - 半導体装置 - Google Patents
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Abstract
【解決手段】第1の領域1dと第2の領域1eを有した複数のパッド1cが長方形に形成され、かつパッド1cが一部の角部に面取り部1fを有するとともに千鳥配列で設けられ、さらに面取り部1fが千鳥配列の内側列と外側列のパッド1cで対向して設けられ、かつ第1の領域1dが半導体チップ1のコア論理領域側に配置されている。これにより、ウエハテストでパッド1cの第2の領域1eにプローブ針を接触させてカンチレバー方式でテストを行うことができる。さらに、チップサイズが異なったフリップ接続においてもパッケージ基板の共通化を図ることができ、かつ低コストのカンチレバー方式を採用することにより、半導体装置の製造コストの低減化を図ることができる。
【選択図】図8
Description
これに対し、プローブ上下動方式を適用すれば、図24に示すように、形成されるプローブ痕16はカンチレバー方式に比べ小さいため、プローブ痕16が形成された領域にバンプ電極を接続しても問題ない。これにより、プローブ上下動方式を適用すれば、カンチレバー方式よりもボンディングパッドの面積を小さく形成することができる(ただし、金バンプ3の位置がTずれる)。この結果、カンチレバー方式を適用する半導体チップのサイズは、上記したようなプローブ痕1sを考慮してボンディングパッドの面積を大きく形成する分、プローブ上下動方式を適用する半導体チップのサイズよりも大きくなる。しかしながら、カンチレバー方式を適用する場合でも、半導体チップのコア論理領域が相対的に小さければ、ボンディングパッドの面積が大きくなる分を吸収することができるが、コア論理領域が小さくなれば、高機能化および高集積化に対応することが困難となってしまう。
図1は本発明の実施の形態1の半導体装置の構造の一例を示す断面図、図2は図1に示す半導体装置の構造の一例を示す平面図、図3は図1に示す半導体装置の組み立てに用いられる半導体チップのパッドレイアウトの一例を示す平面図である。また、図4は図3に示す半導体チップのパッドにバンプ電極を接続した構造の一例を示す平面図、図5は図4に示すA部の構造を示す拡大部分平面図、図6は図5に示すB−B線に沿って切断した断面の構造の一例を示す部分拡大断面図である。さらに、図7は図4に示す半導体チップのパッドの構造の一例を示す平面図、図8は図4に示す半導体チップのパッドの千鳥配列の一例を示す平面図、図9は図4に示す半導体チップにおいてカンチレバー方式のテストを行った際に形成されたプローブ痕の一例を示す平面図、図10は本発明の実施の形態1の半導体装置の組み立てにおいてカンチレバー方式のプローブを用いたテスト状態の一例を示す概念図である。なお、図11は比較例のプローブ上下動方式によるテスト状態を示す概念図、図23は図8に示すパッド配列においてプローブ上下動方式でプローブテストを行った際のプローブ痕の位置を示す平面図である。
図12は本発明の実施の形態2の半導体チップにおける千鳥配列の内側列のパッドの構造の一例を示す平面図、図13は本発明の実施の形態2の半導体チップにおける千鳥配列の外側列のパッドの構造の一例を示す平面図、図14は本発明の実施の形態2の半導体チップのパッドの千鳥配列の一例を示す平面図である。
図15は本発明の実施の形態3の半導体チップにおける千鳥配列の内側列のパッドの構造の一例を示す平面図、図16は本発明の実施の形態3の半導体チップにおける千鳥配列の外側列のパッドの構造の一例を示す平面図、図17は本発明の実施の形態3の半導体チップのパッドの千鳥配列の一例を示す平面図である。
図18は本発明の実施の形態4の半導体チップにおける千鳥配列の内側列のパッドの構造の一例を示す平面図、図19は本発明の実施の形態4の半導体チップにおける千鳥配列の外側列のパッドの構造の一例を示す平面図、図20は本発明の実施の形態4の半導体チップのパッドの千鳥配列の一例を示す平面図である。
1a 主面
1b 裏面
1c パッド(表面電極)
1d 第1の領域
1e 第2の領域
1f 面取り部
1g コア論理領域
1h 配線
1i IOセル領域
1j CPU
1k DSP
1m RAM
1n PLL
1p DLL
1q 保護膜
1r 迫り出し部
1s プローブ痕
1t 拡張部
2 半導体チップ(第2の半導体チップ)
2a 主面
2b 裏面
2c パッド
3 金バンプ(バンプ電極)
4 半田ボール(外部端子)
5 パッケージ基板(配線基板)
5a 主面
5b 裏面
5c 電極
6 ワイヤ
7 SIP(半導体装置)
8 第1の方向
9,10 プローブカード基板
11 半導体ウエハ
12 半導体チップ
12a パッド
12b コア論理領域
12c IOセル領域
12d バンプ領域
12e プローブ領域
12f 金バンプ
12g プローブ痕
13 プローブ針
14 ステージ
15 配列方向
16 プローブ痕
Claims (14)
- それぞれに第1の領域と第2の領域を有し、かつ一部の角部に面取り部が形成され、さらに千鳥配列で設けられた複数の表面電極を有する半導体チップと、
前記表面電極の前記第1の領域にそれぞれ接続された複数のバンプ電極と、
前記複数のバンプ電極を介して前記半導体チップと接続する配線基板と、
前記配線基板に設けられた複数の外部端子とを有し、
前記表面電極はその配列方向に交差する第1の方向に延在するような長方形に形成されているとともに前記第1及び第2の領域は前記第1の方向に沿う方向に隣り合って配置され、かつ前記面取り部は千鳥配列の内側列と外側列の表面電極で対向するように形成され、かつ前記第1の領域は、前記半導体チップが有するコア論理領域側に配置されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、前記第2の領域にプローブ痕が形成されていることを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記表面電極には、前記第1の領域と前記第2の領域を区切る迫り出し部が前記表面電極の外周から内方に向かって形成されていることを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記表面電極の前記第2の領域の前記配列方向の幅は、前記第1の領域の幅より狭いことを特徴とする半導体装置。
- 請求項4記載の半導体装置において、前記第2の領域は、前記千鳥配列の内側列と外側列のうち、前記内側列の表面電極に形成されていることを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記面取り部は、前記千鳥配列の内側列の前記表面電極の前記第2の領域の角部と、外側列の前記表面電極の前記第1の領域の角部とに形成されていることを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記千鳥配列の内側列の前記表面電極の前記第2の領域の前記配列方向の幅は、前記第1の領域の幅より狭く形成され、かつ外側列の前記表面電極の前記第1の領域の面取り部は、2つの角部から中央よりの位置に形成されていることを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記千鳥配列の外側列の前記表面電極に、その配列方向の面積を広げる拡張部が形成されていることを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記複数の表面電極の前記第2の領域に、カンチレバー方式のプローブ針によって形成された凹部が形成されていることを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記複数の表面電極の前記面取り部は、前記複数の表面電極の配列方向に対して45°の角度で形成されていることを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記バンプ電極は、金バンプであることを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記千鳥配列の内側列の前記表面電極の横に、外側列の前記表面電極と電気的に接続する配線が配置されていることを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記千鳥配列の前記複数の表面電極は、その配列方向に対して40〜50μmのピッチで配置されていることを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記半導体チップの上に第2の半導体チップが搭載されていることを特徴とする半導体装置。
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