JP2005259855A - 断面形状検査用パターン及び半導体装置 - Google Patents

Abstract

【課題】 １回の基板の割断により、近接効果又はマイクロローディング効果の影響のないパターン断面形状の検査を確実に行う。
【解決手段】 基板上に形成された断面形状の検査に用いられるパターンであって、複数のラインパターン１１ａからなるＬ／Ｓパターン１１がラインパターン１１ａの長手方向に一定間隔Ｌ１で複数形成された第１パターン列１１０と、第１パターン列１１０と隣接して、Ｌ／Ｓパターン１１と同一のＬ／Ｓパターン１２がラインパターン１２ａの長手方向に一定間隔Ｌ１で複数形成された第２パターン列１２０とを備え、Ｌ／Ｓパターン１１と隣接するＬ／Ｓパターン１２とが長手方向において１μｍ以上重複する。
【選択図】 図１

Description

本発明は、基板を割断して行う断面形状検査用のパターン、及び該パターンを備えた半導体装置に関する。

図９は、一般的なラインパターンの形成方法を説明するための工程断面図である。下地５０上に絶縁膜５１と反射防止膜５２とポジ型レジスト膜５３を順次形成し（図９（ａ）参照）、パターン露光・現像によりレジストパターン５３ａを形成する（図９（ｂ）参照）。続いて、該レジストパターン５３ａをマスクとして反射防止膜５２と絶縁膜５１を順次エッチングすることにより絶縁膜５１内に開口を形成し（図９（ｃ）参照）、アッシング・剥離・洗浄を行うことによりレジストパターン５３ａ及び反射防止膜５２を除去する（図９（ｄ）参照）。その後、絶縁膜５１内の開口にＣｕ等の金属を埋め込むことにより、ラインパターンとしての金属配線５４を形成する。

従来より、パターンの寸法及び断面形状の検査が行われている。
パターン寸法の検査方法として、実パターンに対応するラインパターンを複数平行に配置してなる測長用モニターを用いる方法が提案されている（例えば、特許文献１参照。）。このモニターのほぼ中央部のラインパターンの幅を測長することにより、近接効果やマイクロローディング効果の影響を少なくして、密集配線の配線幅を反映した長さを測定することが可能になった。

また、断面形状の検査方法として、ラインパターンに対して直角に基板を破断し、破断面を電子顕微鏡で観察する方法が提案されている（例えば、特許文献２参照。）

特開平７−３７８３８号公報（第３−４頁、第１図） 特開平４−３６１５４７号公報（第２頁、図３）

しかしながら、近接効果やマイクロローディング効果の影響の少ない部分のパターン断面形状を検査するためには、ラインパターンの端部近傍ではなくほぼ中央部分が精度良く破断されるようにしなければならない。このように精度良く基板を割断することは人手では難しく、所望の位置の破断面が得られるまで基板を何度も割断する必要があり、作業効率が非常に悪いという問題があった。人手ではなく収束イオンビーム（ＦＩＢ：Focused Ion Beam）加工装置を用いて加工（割断）することが可能であるが、収束イオンビーム加工装置は非常に高額であるため多額の設備投資コストが必要であり、また装置の取り扱いが難しいという問題があった。

一方、ラインパターンの長さを０．５〜２ｍｍ程度にまで長くすれば、収束イオンビーム加工装置を用いなくても、人手により基板を容易に割断することができる。しかし、半導体装置の微細化に伴ってパターンの微細化及び高密度化が急激に進んでいる近年においては、露光・現像後のレジストパターンの幅が高さに比べて極めて細くなる傾向にある。それゆえ、ラインパターンの長さを長くすると、レジストパターンの倒壊や剥離等が発生してしまい、基板を割断しても、パターン断面形状の検査を行うことができないという問題があった。

本発明は、上記従来の課題を解決するためになされたもので、１回の基板の割断により、近接効果又はマイクロローディング効果の影響のないパターン断面形状の検査を確実に行うことを目的とする。

本発明に係る断面形状検査用パターンは、基板上に形成された断面形状の検査に用いられるパターンであって、
複数のラインパターンからなるライン・アンド・スペース・パターンが該ラインパターンの長手方向に一定間隔で複数形成された第１パターン列と、
前記第１パターン列と隣接して、前記ライン・アンド・スペース・パターンと同一のライン・アンド・スペースが前記長手方向に前記一定間隔で複数形成された第２パターン列とを備え、
前記第１パターン列のライン・アンド・スペース・パターンと、該ライン・アンド・スペース・パターンと最も近接する前記第２パターン列のライン・アンド・スペース・パターンとが、前記長手方向において１μｍ以上重複することを特徴とするものである。

本発明に係る断面形状検査用パターンにおいて、前記第１パターン列又は前記第２パターン列の長手方向の長さが０．５ｍｍ以上であることが好適である。

本発明に係る半導体装置は、基板上の絶縁膜内に配線パターンとダミー配線パターンとを有する半導体装置であって、
前記ダミー配線パターンは、
複数のラインパターンからなるライン・アンド・スペース・パターンが該ラインパターンの長手方向に一定間隔で複数形成された第１パターン列と、
前記第１パターン列と隣接して、前記ライン・アンド・スペースパターンと同一のライン・アンド・スペースが前記長手方向に前記一定間隔で複数形成された第２パターン列とを備え、
前記第１パターン列のライン・アンド・スペース・パターンと、該ライン・アンド・スペース・パターンと最も近接する前記第２パターン列のライン・アンド・スペース・パターンとが、前記長手方向において１μｍ以上重複することを特徴とするものである。

本発明に係る半導体装置は、基板上の絶縁膜内に電気抵抗測定用パターンを有する半導体装置であって、
前記電気抵抗測定用パターンは、
複数のラインパターンからなるライン・アンド・スペース・パターンが該ラインパターンの長手方向に一定間隔で複数形成された第１パターン列と、
前記第１パターン列と隣接して、前記ライン・アンド・スペースパターンと同一のライン・アンド・スペースが前記長手方向に前記一定間隔で複数形成された第２パターン列とを備え、
前記第１パターン列のライン・アンド・スペース・パターンと、該ライン・アンド・スペース・パターンと最も近接する前記第２パターン列のライン・アンド・スペース・パターンとが、前記長手方向において１μｍ以上重複し、
前記第１又は第２パターン列のライン・アンド・スペース・パターンのラインパターンがパッド部に接続されたことを特徴とするものである。

本発明に係る半導体装置において、前記ライン・アンド・スペース・パターンの複数のラインパターンの端部が交互に接続されて蛇行形状のラインパターンを形成し、該蛇行形状のラインパターンの端部が前記パッド部に接続されることが好適である。

本発明の断面形状検査用パターンを用いることによって、１回の基板の割断により、近接効果又はマイクロローディング効果の影響のないパターン断面形状の検査を確実に行うができる。

以下、図面を参照して本発明の実施の形態について説明する。図中、同一または相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。

実施の形態１．
図１は、本発明の実施の形態１による断面形状検査用パターンを説明するための平面図である。
図１に示すように、基板（図示せず）上に、ラインパターン１１ａとスペース１１ｂとが交互に繰り返されてなるライン・アンド・スペース・パターン（以下「Ｌ／Ｓパターン」という。）１１が、ラインパターン１１ａの長手方向（図中の上下方向、すなわち、ラインパターン１１ａが延びる方向）に所定の間隔Ｌ１を空けて複数設けられることにより第１パターン列１１０が形成されている。
第１パターン列１１０と同様の第２パターン列１２０が、第１パターン列１１０と平行に且つ隣接して形成されている。第２パターン列１２０は、Ｌ／Ｓパターン１１と同一のＬ／Ｓパターン１２がラインパターン１２ａの長手方向に上記間隔Ｌ１を空けて複数設けられたものである。

第１パターン列１１０と第２パターン列１２０とは、ラインパターン１１ａ，１２ａの長手方向において距離Ｌ２だけずらして配置されている。これにより、Ｌ／Ｓパターン１１と、これに隣接するＬ／Ｓパターン１２とが、ラインパターン１１ａ，１２ａの長手方向において距離Ｌ３だけ重複する。重複距離Ｌ３は、１μｍ以上が好適であり、２μｍ以上が更に好適である。本発明では、重複距離Ｌ３がこの長さとなるように、距離Ｌ１，Ｌ２，Ｌ４を決定する。

ラインパターン１１ａ，１２ａの幅Ｗ１は、実デバイスの最小配線寸法に対応させる。また、ラインパターン１１ａ，１２ａの長さＬ４は、ラインパターン１１ａ，１２ａの幅Ｗ１との関係で、該ラインパターン１１ａ，１２ａの倒壊や剥離が発生しないような長さにするのがよい。ラインパターン１１ａ，１２ａの長さＬ４を短くすれば、幅Ｗ１が細い場合でも、パターンの倒壊や剥離に対するマージンを確保することができる。

第１パターン列１１０及び第２パターン列１２０の長さＬ５は、０．５ｍｍ以上であることが望ましい。この値にすることにより、収束イオンビーム加工装置を用いなくても、人手により基板割断を容易に行うことができる。この長さＬ５となるように、Ｌ／Ｓパターン１１ａ，１２ａを配置する個数を決定すればよい。ここで、上述したパターン倒壊や剥離の発生を防止するため、長いラインパターン１１ａ，１２ａを少数設けるよりも、短いラインパターン１１ａ，１２ａを多数設けることが望ましい。従って、図１ではＬ／Ｓパターン１１，１２を２個ずつ設けているが、３個以上それぞれ設けてもよい。

また、Ｌ／Ｓパターン１１，１２の幅Ｗ２は、３μｍ以上であることが望ましい。ラインパターン１１ａ，１２ａの断面形状検査に際し、近接効果やマイクロローディング効果の影響を極力小さくするためである。
なお、基板を割断する前に、何れかのＬ／Ｓパターン１１（１２）のほぼ中央部分のラインパターン１１ａ（１２ａ）の幅Ｗ１を測長することにより、近接効果やマイクロローディング効果の影響を極力小さくして、密集配線の配線幅を反映した長さを測定することができる。

Ｌ／Ｓパターン１１，１２は、露光／現像後のレジストパターン（図９（ｂ）参照）であってもよく、エッチング／アッシング（レジスト除去）後のパターンであってもよい。エッチング／アッシング（レジスト除去）後のパターンは、例えば、絶縁膜からなるパターン（図９（ｄ）参照）や、導電膜からなるパターン（図９（ｅ）参照）である。

図２又は図３に示すマスクを用いてパターン露光を行った後、現像することにより、図１に示すようなレジストパターンが得られる。図２は、実施の形態１において、ポジ型レジストを用いてパターンを形成する場合の第１のマスクを示す平面図である。図３は、ポジ型レジストを用いてパターンを形成する場合の第２のマスクを示す平面図である。

図２に示すポジ型レジスト用マスク１０１では、図１におけるＬ／Ｓパターン１１のラインパターン１１ａに対応する透光パターン１１０ａと、スペース１１ｂに対応する遮光パターン１１０ｂとが交互に繰り返されている。同様に、Ｌ／Ｓパターン１２のラインパターン１２ａに対応する透光パターン１２０ａと、スペース１２ｂに対応する遮光パターン１２０ｂとが交互に繰り返されている。遮光パターン１１０ｂの両端部は、他の遮光パターン１１０ｂ，１２０ｂと繋がっている。

図３に示すポジ型レジスト用マスク１０２では、図１におけるラインパターン１１ａに対応する遮光パターン１１１ａと、スペース１１ｂに対応する透光パターン１１１ｂとが繰り返されている。同様に、ラインパターン１２ａに対応する遮光パターン１２１ａと、スペース１２ｂに対応する透光パターン１２１ｂとが繰り返されている。１つのＬ／Ｓパターンにおいて、遮光パターン１１１ａ，１２１ａの端部が相互に繋がっている。よって、図３に示すマスク１０２を用いた場合、図１に示す１つのＬ／Ｓパターン１１，１２において、ラインパターン１１ａ，１２ａの端部が相互に繋がることとなる。

以上説明したように、本実施の形態１では、第１パターン列１１０のＬ／Ｓパターン１１と、第２パターン列１２０のＬ／Ｓパターン１２とを、ラインパターン１１ａ，１２ａの長手方向で重複させることとした。これにより、ラインパターン１１ａ，１２ａの長手方向に対して垂直方向の断面、すなわち、図１におけるａ−ａ’，ｂ−ｂ’，ｃ−ｃ’断面を切り出した場合に、第１パターン列１１０内のＬ／Ｓパターン１１と第２パターン列１２０内のＬ／Ｓパターン１２の少なくとも一方を横切ることとなる。さらに、Ｌ／Ｓパターン１１，１２の重複距離Ｌ３を１μｍ以上にすることにより、図１におけるｂ−ｂ’断面のように、一方のＬ／Ｓパターン１２が近接効果又はマイクロローディング効果の影響があっても、該断面における他方のＬ／Ｓパターン１１はそれらの影響がない。従って、１回の基板の割断により、近接効果又はマイクロローディング効果の影響のないパターン断面形状の検査を確実に行うことが可能になる。

（実施例）
次に、実施の形態１をさらに具体化した実施例について説明する。
半導体基板としてのシリコン基板上に絶縁膜と反射防止膜を順次形成し、該反射防止膜上にポジ型レジストを膜厚３００ｎｍで塗布した。
次に、図２に示すマスクを用いて露光を行い、その後現像処理を行った。これにより、図１に示すように、ライン／スペース＝１００ｎｍ／１００ｎｍのＬ／Ｓレジストパターン１１，１２が２個ずつ並べられた第１パターン列１１０及び第２パターン列１２０が形成された。Ｌ／Ｓレジストパターン１１，１２の重複距離Ｌ３は１μｍとした。
そして、基板を割断して、レジストパターンの断面形状を検査した。ここで、１回の基板の割断により、近接効果の影響のないレジストパターン断面形状の検査を確実に行うことができた。

また、本発明者は、別の基板について、上記Ｌ／Ｓレジストパターンの形成後に基板の割断をせず、レジストパターンをマスクとして絶縁膜をエッチングした。そして、レジストパターンをアッシング除去した後、基板を割断して絶縁膜パターンの断面形状を検査した。この場合も、１回の基板の割断により、マイクロローディング効果の影響のない絶縁膜パターン断面形状の検査を確実に行うことができた。

（比較例）
次に、上述した実施の形態１に対する比較例について説明する。
図４は、本発明の実施の形態１に対する比較例を説明するための平面図である。
図４に示すように、基板上に、複数のラインパターン１３ａとスペース１３ｂとを交互に有するＬ／Ｓパターン１３を、ラインパターン１３ａの長手方向に複数並べて１つのパターン列１３０を形成している。
図４中のｄ−ｄ’間で基板を割断した場合には特に問題ないが、Ｌ／Ｓパターン１３間のスペースであるｆ−ｆ’間で基板を割断した場合にはパターン断面形状を検査することができない。また、Ｌ／Ｓパターン１３間のスペースに近いｅ−ｅ’間で基板を割断した場合には、近接効果又はマイクロローディング効果の影響により、正確なパターン断面形状の検査を行うことができない。従って、本比較例では、１回の基板の割断により、近接効果又はマイクロローディング効果の影響のないパターン断面形状の検査を確実に行うことができなかった。よって、再度基板を割断しなければならない場合が生じ、パターン断面形状の検査の効率が低下することとなった。

実施の形態２．
本発明の実施の形態２は、上述した実施の形態１によるパターンを、配線間の絶縁膜内にダミー配線パターンとして適用したものである。
図５は、本発明の実施の形態２によるダミー配線パターンを示す平面図である。ダミー配線パターンは、実施の形態１で説明したようにＬ／Ｓパターン１４がラインパターン長手方向に複数配置されてなるパターン列１４０と、このパターン列１４０と同様のパターン列１５０，１６０を有する。パターン列１４０のＬ／Ｓパターン１４と、パターン列１５０のＬ／Ｓパターン１５とは長さＬ３だけ重複している。同様に、パターン列１５０のＬ／Ｓパターン１５と、パターン列１６０のＬ／Ｓパターン１６とは長さＬ３だけ重複している。なお、図５では３つのパターン列１５０，１６０，１７０を図示しているが、少なくとも２つのパターン列により本発明の目的を達成することができる。配線間のスペースに応じて、パターン列の数を決定することができる。

図６は、本実施の形態２において、ダミー配線パターンを有する半導体装置を示す断面図である。図６に示すように、基板２０上には、半導体素子としてＭＩＳトランジスタが形成されている。具体的には、ゲート絶縁膜２１を介してゲート電極２２が形成され、ゲート電極２２側壁にはＬＤＤ構造を得るためのサイドウォール２３が形成されている。ゲート絶縁膜２１直下のチャネル領域を挟んでエクステンション領域２４と、ソース／ドレイン領域２５とが形成されている。トランジスタを覆うように層間絶縁膜２６が形成され、該層間絶縁膜２６内にソース／ドレイン領域２５に接続するプラグ２７が形成されている。
層間絶縁膜２６上に層間絶縁膜２８が形成され、該層間絶縁膜２８内に、プラグ２７と接続する配線２９ａと、配線２９ｂとが形成されている。さらに、配線２９ａ，２９ｂ間の絶縁膜２８内に、ダミー配線３１が形成されている。ダミー配線３１は、複数の配線パターン３０を有するＬ／Ｓパターンである。ここで、配線２９ａ，２９ｂ間には２つのパターン列を有するダミー配線パターンが適用され、該２つのパターン列のうち１つのパターン列内のＬ／Ｓパターン３１が図示されている。

以上説明したように、本実施の形態２では、半導体装置の配線層における配線２９ａ，２９ｂ間に、２つ以上のパターン列を有するダミー配線パターンを配置した。これにより、配線層における導電体材料と絶縁体材料の比率を基板面内でほぼ均一にすることができ、ＣＭＰ時にディッシングやエロージョンを防止することができる。
また、Ｌ／Ｓパターン３１のラインパターン３０の幅は実デバイスの最小配線寸法に対応するため、製造ラインで配線パターンの断面形状がモニタ可能になるという効果が得られる。よって、不良発生時に、基板を割断してＬ／Ｓパターン３１の断面形状を検査することにより、不良の原因遡及を迅速に行うことができる。このとき、実施の形態１で説明したように、１回の基板の割断により、Ｌ／Ｓパターン３１の断面形状の検査を確実に行うことができる。

なお、Ｌ／Ｓパターン３１をスクライブ線領域に形成した場合も、上述したように、製造ラインで配線パターンの断面形状がモニタ可能になるという効果が得られる。

実施の形態３．
本発明の実施の形態３は、上述した実施の形態１によるパターンを、電気抵抗測定用パターンとして適用したものである。
図７は、本発明の実施の形態３による半導体装置を説明するための平面図である。具体的には、電気抵抗測定用パターンを有する半導体装置を示す平面図である。
図７に示すように、基板上の絶縁膜内に形成された電気抵抗測定用パターンは、実施の形態１で説明したようにＬ／Ｓパターン１７がラインパターン１７ａの長手方向に複数配置されてなるパターン列１７０と、このパターン列１７０と同様のパターン列１８０とを有する。パターン列１７０のＬ／Ｓパターン１７と、パターン列１８０のＬ／Ｓパターン１８とは長さＬ３だけ重複している。
任意のＬ／Ｓパターン１７のラインパターン１７ａの一端は、引き出し配線４１ａを介してパッド部４０ａと接続され、該ラインパターン１７ａの他端は、引き出し配線４１ｂを介してパッド部４０ｂと接続されている。パッド部４０ａ，４０ｂ間に電圧を印加することにより、ラインパターン１７ａの電気抵抗を測定する。なお、パッド部４０ａ，４０ｂは、Ｌ／Ｓパターン１７と同一の配線層に形成してもよく、接続ビアを介してＬ／Ｓパターン１７と異なる配線層に形成してもよい。

以上説明したように、本実施の形態３では、ラインパターン１７ａの電気抵抗を測定できると共に、ラインパターンの断面形状を検査することが可能になる。これにより、配線形状と電気抵抗値との対応データを取得することができ、半導体装置の開発効率を向上させることができる。また、実施の形態１で説明したように、１回の基板の割断により、Ｌ／Ｓパターンの断面形状の検査を確実に行うことができる。

次に、本実施の形態３の変形例について説明する。
図８は、本発明の実施の形態３の変形例を説明するための平面図である。
本変形例では、複数の配線パターンの端部が交互に接続されて蛇行形状のパターン１９ａが形成されている。該パターン１９ａの一端は、引き出し配線４３ａを介してパッド部４２ａと接続され、該ラインパターン１９ａの他端は、引き出し配線４３ｂを介してパッド部４２ｂと接続されている。なお、実施の形態３と同様に、パッド部４２ａ，４２ｂは、Ｌ／Ｓパターン１９（ラインパターン１９ａ）と同一の配線層に形成してもよく、接続ビアを介してＬ／Ｓパターン１９と異なる配線層に形成してもよい。
本変形例によっても、実施の形態３と同様の効果が得られる。

本発明の実施の形態１による断面形状検査用パターンを説明するための平面図である。 本発明の実施の形態１において、ポジ型レジストを用いてパターンを形成する場合の第１のマスクを示す平面図である。 本発明の実施の形態１において、ネガ型レジストを用いてパターンを形成する場合の第２のマスクを示す平面図である。 本発明の実施の形態１に対する比較例を説明するための平面図である。 本発明の実施の形態２によるダミー配線パターンを示す平面図である。 本発明の実施の形態２において、ダミー配線パターンを有する半導体装置を示す断面図である。 本発明の実施の形態３による半導体装置を説明するための平面図である。 本発明の実施の形態３の変形例を説明するための平面図である。 一般的なラインパターンの形成方法を説明するための工程断面図である。

符号の説明

１１，１２，１３，１４，１５，１６，１７，１８，１９ Ｌ／Ｓパターン
１１ａ，１２ａ ラインパターン
１１ｂ，１２ｂ スペース
２０ 基板
２１ ゲート絶縁膜
２２ ゲート電極
２３ サイドウォール
２４ エクステンション領域
２５ ソース／ドレイン領域
２６ 層間絶縁膜
２７ プラグ
２８ 層間絶縁膜
２９ａ，２９ｂ 配線
３０ 配線パターン
３１ ダミー配線パターン
４０ａ，４０ｂ，４２ａ，４２ｂ パッド部
４１ａ，４１ｂ，４３ａ，４３ｂ 引き出し配線
１０１，１０２ マスク
１１０ 第１パターン列
１１０ａ，１１１ｂ，１２０ａ，１２１ｂ 透光パターン
１１０ｂ，１１１ａ，１２０ｂ，１２１ａ 遮光パターン
１２０ 第２パターン列
１３０，１４０，１５０，１６０，１７０，１８０，１９０ パターン列

Claims (5)

1. 基板上に形成された断面形状の検査に用いられるパターンであって、
   複数のラインパターンからなるライン・アンド・スペース・パターンが該ラインパターンの長手方向に一定間隔で複数形成された第１パターン列と、
   前記第１パターン列と隣接して、前記ライン・アンド・スペース・パターンと同一のライン・アンド・スペースが前記長手方向に前記一定間隔で複数形成された第２パターン列とを備え、
   前記第１パターン列のライン・アンド・スペース・パターンと、該ライン・アンド・スペース・パターンと最も近接する前記第２パターン列のライン・アンド・スペース・パターンとが、前記長手方向において１μｍ以上重複することを特徴とする断面形状検査用パターン。
2. 請求項１に記載の断面形状検査用パターンにおいて、
   前記第１パターン列又は前記第２パターン列の長手方向の長さが０．５ｍｍ以上であることを特徴とする断面形状検査用パターン。
3. 基板上の絶縁膜内に配線パターンとダミー配線パターンとを有する半導体装置であって、
   前記ダミー配線パターンは、
   複数のラインパターンからなるライン・アンド・スペース・パターンが該ラインパターンの長手方向に一定間隔で複数形成された第１パターン列と、
   前記第１パターン列と隣接して、前記ライン・アンド・スペースパターンと同一のライン・アンド・スペースが前記長手方向に前記一定間隔で複数形成された第２パターン列とを備え、
   前記第１パターン列のライン・アンド・スペース・パターンと、該ライン・アンド・スペース・パターンと最も近接する前記第２パターン列のライン・アンド・スペース・パターンとが、前記長手方向において１μｍ以上重複することを特徴とする半導体装置。
4. 基板上の絶縁膜内に電気抵抗測定用パターンを有する半導体装置であって、
   前記電気抵抗測定用パターンは、
   複数のラインパターンからなるライン・アンド・スペース・パターンが該ラインパターンの長手方向に一定間隔で複数形成された第１パターン列と、
   前記第１パターン列と隣接して、前記ライン・アンド・スペースパターンと同一のライン・アンド・スペースが前記長手方向に前記一定間隔で複数形成された第２パターン列とを備え、
   前記第１パターン列のライン・アンド・スペース・パターンと、該ライン・アンド・スペース・パターンと最も近接する前記第２パターン列のライン・アンド・スペース・パターンとが、前記長手方向において１μｍ以上重複し、
   前記第１又は第２パターン列のライン・アンド・スペース・パターンのラインパターンがパッド部に接続されたことを特徴とする半導体装置。
5. 請求項４に記載の半導体装置において、
   前記ライン・アンド・スペース・パターンの複数のラインパターンの端部が交互に接続されて蛇行形状のラインパターンを形成し、該蛇行形状のラインパターンの端部が前記パッド部に接続されたことを特徴とする半導体装置。

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