CN1870232A - 半导体装置的制造方法及半导体装置 - Google Patents
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Abstract
由湿蚀刻工序产生的基底氧化膜(12)的后退给沟槽(14)中的上部边缘(141)的形状变化带来影响。从而，基底氧化膜(12)的厚度也很重要而谋求最佳化。另外，在使沟槽(14)内的表面氧化之时，通过在超过1000℃的温度下使其氧化，进一步，通过由该氧化工序在高温下实施退火工序，而使应力缓和。另外为了提高面内均一性且在可进行控制的程度下使预氧化膜(16)薄膜化。在完全去除预氧化膜(16)之时，露出沟槽(14)上部边缘(141)的圆弧形状的表面。由此，增大沟槽(14)上边缘部的硅的供给。从而提供一种即使在能动部端部上，也能够确保栅极氧化膜所要的厚度，并得到良好的耐压的半导体装置的制造方法及半导体装置。
Description
技术领域
本发明涉及半导体装置制造，尤其涉及在要求微细化的半导体集成电路中，具有使用了沟槽(trench)元件分离技术的高耐压MOS型元件的半导体装置的制造方法及半导体装置。
背景技术
液晶显示装置等中所使用的驱动器IC，在驱动输出部中构成高耐压MOS晶体管，其具有能以10V以上的电源电压进行工作的厚的栅极绝缘膜和源—漏极间耐压(漏极耐压)。高耐压MOS晶体管为了确保高的漏极耐压而具有偏置栅极结构。偏置栅极结构，具有在混载的逻辑部(CMOS)中所使用的沟槽元件分离膜。即，在栅—漏极电极间形成沟部(沟槽)，并沿着该沟部的表面设置低浓度漂移区域(例如，专利文献1)。
专利文献1：特开2001-15734号公报(4页，图2～图5)
关于高耐压MOS晶体管的偏置栅极结构，在使用了沟槽结构的情况下，能动部端部的栅极绝缘膜的膜厚不充分，而有可能导致可靠性下降。例如，作为沟槽分离膜，将沟槽整体作成以氧化膜埋入的状态。其后，通过氧化工序在硅基板上形成栅极氧化膜，能动部端部由于沟槽分离膜(氧化膜)而阻止了硅的供给，从而容易形成厚度不充分的栅极氧化膜。由此，具有存在达不到所希望的膜厚的栅极氧化膜部分，且变成耐压不足的元件的可能性。
发明内容
本发明是考虑上述问题而做成的发明，其目的在于提供一种即使在能动部端部上，也能够确保栅极氧化膜所希望的厚度，得到良好的耐压的半导体装置的制造方法及半导体装置。
本发明的半导体装置的制造方法，包括：
包含硅半导体基板中的第1导电型的阱区域上而形成基底氧化膜的工序；
在所述基底氧化膜上形成氮化膜的工序；
选择性地蚀刻所述氮化膜及基底氧化膜而形成掩模图案的工序；
根据所述掩模图案蚀刻所述半导体基板，而形成沟槽的工序；
使所述基底氧化膜的边缘部后退的湿蚀刻工序；
通过一千零数十℃的干氧化气氛使所述沟槽内的表面氧化的工序；
以比所述氧化的工序高的温度进行的退火工序；
在所述沟槽内埋入绝缘膜的工序；
使所述绝缘膜平坦化的工序；
去除所述掩模图案的工序；
去除所述基底氧化膜的残膜的工序；
在所述半导体基板上形成预氧化膜的工序；
在所述第1导电型区域上形成跨过所述绝缘膜的深度的第2导电型的杂质区域的工序；
以去除所述预氧化膜并且露出所述沟槽上部的圆弧形状的表面的方式进行蚀刻的工序；
以使边缘部侧从所述第2导电型的杂质区域边缘部上一直配置到所述绝缘膜边缘部上的方式，在所述第1导电型区域上形成栅极绝缘膜的工序；和
在所述栅极绝缘膜上形成栅电极的工序。
根据所述本发明的半导体装置的制造方法，由湿蚀刻工序产生的基底氧化膜的后退给沟槽中的上部边缘的形状变化带来影响。从而，基底氧化膜的厚度也很重要。另外，在使沟槽内的表面氧化之时，通过在超过1000℃的温度下使其氧化，而形成优质的绝缘体。进一步，通过由该氧化工序在高温下实施退火工序，有助于应力缓和。为了提高面内均一性且在可进行控制的程度下使预氧化膜薄膜化。若预氧化膜被设置成与基底氧化膜相同的厚度，则在去除时，可以参照控制而容易进行处理。在完全去除预氧化膜之时，通过过蚀刻使沟槽上部的圆弧形状的表面露出。由此，增大沟槽上边缘部的硅的供给。栅极绝缘膜在其边缘部中的极端的尖儿细被解除，而成为接近中央部的平均的厚度的形态。
在所述本发明的半导体装置的制造方法中，其特征在于，所述阱区域是高耐压装置用的高耐压阱区域，关于所述栅极绝缘膜，其边缘部侧的厚度满足中央附近的平均厚度的70％以上。由于在沟槽上边缘部对氧化所需的硅以平缓的圆弧形状露出，因此大幅地抑制栅极绝缘膜的端部的膜减少。
另外，所述本发明的半导体装置的制造方法，其特征在于，以10nm的膜厚为目标形成所述基底氧化膜。由湿蚀刻工序产生的基底氧化膜的后退给沟槽中的上部边缘的形状变化带来影响。从而，基底氧化膜的厚度也很重要。通过将基底氧化膜作成10nm左右，实现进一步平缓的圆弧形状的沟槽上部边缘的形状。
本发明的更优选的半导体装置的制造方法，包括：
在硅半导体基板上形成第1导电型的第1阱区域的工序；
包含所述第1阱区域上而形成基底氧化膜的工序；
在所述基底氧化膜上形成掩模用的氮化膜的工序；
选择性地蚀刻所述氮化膜及基底氧化膜而形成掩模图案的工序；
根据所述掩模图案蚀刻所述半导体基板，而形成沟槽的工序；
使所述基底氧化膜的边缘部后退的湿蚀刻工序；
通过一千零数十℃的干氧化气氛使所述沟槽内的表面氧化的工序；
以比所述氧化的工序高的温度进行的退火工序；
在所述沟槽内埋入绝缘膜的工序；
通过化学机械研磨使所述绝缘膜平坦化的工序；
去除所述掩模图案的工序；
去除所述基底氧化膜的残膜的工序；
在所述半导体基板上以10nm±0.5nm的厚度形成预氧化膜的工序；
在所述第1导电型区域上形成跨过所述绝缘膜的深度的第2导电型的杂质区域的工序；
以完全去除所述预氧化膜并且露出所述沟槽上部的圆弧形状的表面的方式进行蚀刻的工序；
以至少使边缘部侧从所述第2导电型的杂质区域边缘部上一直配置到所述绝缘膜边缘部上的方式，在所述第1导电型区域上形成第1栅极绝缘膜的工序；
在所述第1阱区域以外的所述半导体基板的规定部形成所述第1导电型或第2导电型的第2阱区域的工序；
在所述第2阱区域中的所述半导体基板上形成膜厚比所述第1栅极绝缘膜小的第2栅极绝缘膜的工序；
在所述第1栅极绝缘膜上及所述第2栅极绝缘膜上分别形成第1栅电极及第2栅电极的工序；和
隔着所述第2栅电极，在两侧的所述半导体基板上形成导电型与所述第2阱区域相反的杂质区域的工序。
根据所述本发明的半导体装置的制造方法，由湿蚀刻工序产生的基底氧化膜的后退给沟槽中的上部边缘的形状变化带来影响。从而，基底氧化膜的厚度也很重要。另外，在使沟槽内的表面氧化之时，通过在超过1000℃的温度下使其氧化，而形成优质的绝缘体。进一步，通过由该氧化工序在高温下实施退火工序，有助于应力缓和。为了提高面内均一性且在可进行控制的程度下使预氧化膜16薄膜化并形成为10nm±0.5nm的厚度。若预氧化膜被设置成与基底氧化膜相同的厚度，则在去除时，可参照控制而容易进行处理。在完全去除预氧化膜之时，通过过蚀刻使沟槽上部的圆弧形状的表面露出。由此，增大沟槽上边缘部的硅的供给。第1栅极绝缘膜在其边缘部中的极端的尖儿细被解除，而成为接近中央部的平均的厚度的形态。第1栅极绝缘膜形成之后，作为另一装置形成第2阱区域、第2栅极绝缘膜。第1栅电极和第2栅电极可以在同一个工序中形成。
此外，本发明的半导体装置的制造方法，通过具有以下的任意特征而能够构成高可靠性的半导体装置。
其特征在于，以10nm的膜厚为目标形成所述基底氧化膜。
其特征在于，所述使沟槽内的表面氧化的工序，需要使所述沟槽内壁变成大致30nm的厚度的氧化膜的氧化处理时间。
其特征在于，所述绝缘膜为等离子硅氧化膜，通过高密度等离子体来进行成膜。
其特征在于，所述第2栅极绝缘膜用于通常耐压，而所述第1栅极绝缘膜用于高耐压，关于所述第1栅极绝缘膜，其边缘部侧的厚度满足中央附近的平均厚度的70％以上。
本发明的半导体装置，具有：
第1、第2绝缘膜，在硅半导体基板中的第1导电型的阱区域，相互分离设置且并埋入到沟槽中；
第2导电型的第1杂质区域，在所述阱区域上以跨过所述第1绝缘膜的深度形成；
第2导电型的第2杂质区域，在所述阱区域上以跨过所述第2绝缘膜的深度形成；
栅极绝缘膜，其包含所述第1、第2杂质区域间的所述阱区域表面的沟道部上面，两端与所述第1绝缘膜的一方边缘部、和所述第2绝缘膜的一方边缘部相连，边缘部侧的厚度满足中央附近的平均厚度的70％以上；
栅电极，在所述栅极绝缘膜上形成；
源极扩散层和漏极扩散层，均是比所述第1、第2杂质区域浓度高的第2导电型，所述源极扩散层在所述第1绝缘膜的另一方边缘部侧附近的所述第1杂质区域上形成，所述漏极扩散层在所述第2绝缘膜的另一方边缘部侧附近的所述第2杂质区域上形成。
根据所述本发明的半导体装置，关于栅极绝缘膜，其两端与第1绝缘膜的一方边缘部、和第2绝缘膜的一方边缘部连接，边缘部侧的厚度相对中央附近的平均厚度满足70％以上。由此，实现抑制栅极绝缘膜的膜减少的具有可靠性的高耐压装置。
附图说明
图1是表示一实施方式的半导体装置的制造方法的主要部分工序的各剖面图。
图2是有关图1(b)的沟道部的放大图。
图3是表示有关图1(f)的能动部端部的栅极绝缘膜的状态的放大图。
图4是表示逻辑部的通常耐压用的薄膜晶体管形成的工序的各剖面图。
图中：11—阱区域；12—基底氧化膜；13—硅氮化膜；14—沟槽；141—沟槽上部边缘；142—沟槽底部边缘；143—热氧化膜；15—绝缘膜；16—预氧化膜；17—杂质区域(高耐压漂移区域)；18、28—栅极绝缘膜；19、29—栅电极；21、31—源极扩散层；22、32—漏极扩散层；MP—掩模图案。
具体实施方式
图1(a)～(g)分别是表示本发明的一实施方式的半导体装置的制造方法的主要部分的剖面图。
如图1(a)所示，在硅半导体基板中形成第1导电性的阱区域11。将该阱区域11作为高耐压阱，作为后述的沟槽分离区域形成工序之前的准备。包括该阱区域11形成基底氧化膜12。基底氧化膜12使用湿氧化法，并以10nm左右来成膜硅氮化膜13。接着，经过光刻工序、蚀刻工序，形成掩模图案MP。其后，按照掩模图案MP来蚀刻半导体基板，形成沟槽14。
接着，如图1(b)所示，经过湿蚀刻工序，使基底氧化膜12的边缘部后退35nm左右。其后，以一千零数十℃、优选1050℃左右的干氧化气氛使沟槽14内的表面氧化(虚线)。并且，为了使应力缓和，而通过上述氧化工序在高温度下、例如在1100℃下进行退火。
图2示出了有关图1(b)的沟道部的放大图。通过上述工序，能够向沟槽14中的上部边缘141及底部边缘142带来更平缓的圆弧形状。特别是，上部边缘141通过使基底氧化膜12的厚度(10nm)最佳化的后退控制，而形成为包括近似于平缓的倾斜的部分的形状(141s)。并且，沟槽14内表面被抑制结晶缺陷的绝缘性高的优质的热氧化膜143所覆盖。
接着，如图1(c)所示，在沟槽14内埋入绝缘膜15。绝缘膜15为利用了高密度等离子体工序的等离子体氧化膜的成膜。接着，利用CMP(化学机械研磨)技术使绝缘膜15平坦化。其后，去除掩模图案MP。考虑由热磷酸实现的硅氮化膜13的去除，或使用了氟酸的从基底氧化膜12的提起(lift off)蚀刻。为了完全地去除基底氧化膜12，而追加使用了氟酸或氟化铵的湿蚀刻。沟槽14内的绝缘膜15的表面也被蚀刻规定量。
接着，如图1(d)所示，在阱区域11的基板上形成预氧化膜(硅氧化膜)16。利用湿氧化法形成为10nm±0.5nm的厚度。更优选作成10.3nm。该厚度是考虑晶片面内均一性而计算出的。接着，在阱区域11上形成未图示的掩模图案，根据掩模图案形成导电型与阱区域11相反的第2导电型的杂质区域17。杂志区域17为高耐压漂移区域，进行离子注入以使其跨过绝缘膜15的深度。
接着，如图1(e)所示，去除预氧化膜16。进行使用了氟化铵的等的弱腐蚀。此时，露出沟槽14上部的圆弧形状的表面。即，露出上述边缘141的平缓的圆弧形状表面。
接着，如图1(f)所示，以使边缘部侧从杂质区域17边缘部上至绝缘膜15边缘部上而配置的方式，在阱区域11上形成栅极绝缘膜18。栅极绝缘膜18是65nm左右的硅氧化膜，通过热氧化法来形成。
图3是表示有关图1(f)的能动部端部的栅极绝缘膜18的状态的放大图。通过沟槽上部边缘14的更平缓的圆弧形状，硅的供给量不会极端地减少。从而，关于栅极绝缘膜18，其边缘部侧的厚度T2相对中央附近的平均的厚度T1满足70％以上。
接着，如图1(g)所示，在栅极绝缘膜18上形成栅电极19。即，利用CVD技术堆积多晶硅层，并经过光刻工序进行图案形成。其后，也可以在与栅电极19隔开的杂质区域17内，分别以比杂质区域17浓度高的第2导电型形成源极扩散层21及漏极扩散层22。
根据上述实施方式的方法、和高耐压元件，由湿蚀刻工序实现的基底氧化膜12的后退，给沟槽14中的上部边缘141的形状变化带来影响。从而，基底氧化膜12的厚度也很重要。在该实施方式中10nm为最佳厚度。另外，在使沟槽14内的表面氧化之时，通过在超过1000℃的温度下使其氧化，而形成优质的绝缘体。进一步，通过由该氧化工序在高温下实施退火工序，有助于缓和应力、和防止结晶缺陷。另外，为了提高面内均一性且在可进行控制的程度下使预氧化膜16薄膜化。在该实施方式中为10nm±0.5nm，更优选为10.3nm。若预氧化膜16被设置成与基底氧化膜相同的厚度，则在去除时，可参照控制，从而容易操作。在完全去除预氧化膜16之时，通过过蚀刻使沟槽14上部边缘141的圆弧形状的表面露出。由此，增大沟槽14上边缘部的硅的供给。栅极绝缘膜18在其边缘部中的极端的尖儿细被解除，而成为接近中央部的平均的厚度的形态。
此外，容易共用集成电路内的逻辑部的工序。薄膜晶体管形成的工序在所述图1(a)～图1(f)为止的工序中只维持沟槽分离结构。即，在阱区域11的高耐压阱形成、杂质区域17的高耐压漂移区域形成、高耐压用的栅极绝缘膜18的形成等、高耐压系统的工序时，不用形成掩模。在形成图1(f)的栅极绝缘膜18时，形成通常耐压用的栅极绝缘膜，其后，在形成图1(g)的栅电极19时，经过光刻工序图案形成通常耐压用的栅电极即可。
图4(a)、(b)是分别表示位于集成电路内的逻辑部中的通常耐压用的薄膜晶体管形成的工序的剖面图。图4(a)与图1(f)共用一部分工序，图4(b)与图1(g)共用一部分工序。
在图4(a)中，完成沟槽分离工序，之后形成有逻辑部中的阱区域(Well)。其后，在图1(f)的栅极绝缘膜18的形成时共用一部分工序，而形成通常耐压用的栅极绝缘膜28。
接着，如图4(b)所示，在形成图1(g)的栅电极19时共用工序，而形成通常耐压用的栅电极29。其后，经过形成侧壁等而形成源/漏极扩散层31、32。
如上所述，根据本发明，随着氮化膜掩模的基底氧化膜厚的最佳化、后退的最佳化是有用的，且给沟槽中的上部边缘的形状变化带来影响。另外，使沟槽内的表面氧化之时，在超过1000℃的温度下使其氧化，并形成优质的绝缘体，进一步，通过在高温下实施退火工序而有助于应力的缓和。为了提高面内均一性且在可进行控制的程度下使预氧化膜薄膜化。在完全去除预氧化膜之时，露出沟槽上部的圆弧形状的表面。由此，增大沟槽上边缘部的硅的供给。从而，高耐压栅极绝缘膜在其边缘部中的极端的尖儿细被解除，而成为接近中央部的平均的厚度的形态。其结果，能够提供即使在能动部端部上，也能够确保栅极氧化膜所希望的厚度，且得到良好的耐压的半导体装置的制造方法及半导体装置。
此外，本发明并不局限于上述的实施方式及方法，在不脱离本发明的主旨的范围内可以实施各种变更、和应用。
Claims (9)
1、一种半导体装置的制造方法，包括：
包含硅半导体基板中的第1导电型的阱区域上而形成基底氧化膜的工序；
在所述基底氧化膜上形成氮化膜的工序；
选择性地蚀刻所述氮化膜及基底氧化膜而形成掩模图案的工序；
根据所述掩模图案蚀刻所述半导体基板，而形成沟槽的工序；
使所述基底氧化膜的边缘部后退的湿蚀刻工序；
通过一千零数十℃的干氧化气氛使所述沟槽内的表面氧化的工序；
以比所述氧化的工序高的温度进行的退火工序；
在所述沟槽内埋入绝缘膜的工序；
使所述绝缘膜平坦化的工序；
去除所述掩模图案的工序；
去除所述基底氧化膜的残膜的工序；
在所述半导体基板上形成预氧化膜的工序；
在所述第1导电型区域上形成跨过所述绝缘膜的深度的第2导电型的杂质区域的工序；
以去除所述预氧化膜并且露出所述沟槽上部的圆弧形状的表面的方式进行蚀刻的工序；
以使边缘部侧从所述第2导电型的杂质区域边缘部上一直配置到所述绝缘膜边缘部上的方式，在所述第1导电型区域上形成栅极绝缘膜的工序；和
在所述栅极绝缘膜上形成栅电极的工序。
2、根据权利要求1所述的半导体装置的制造方法，其特征在于，
所述阱区域是高耐压装置用的高耐压阱区域，
关于所述栅极绝缘膜，其边缘部侧的厚度满足中央附近的平均厚度的70％以上。
3、根据权利要求1或2所述的半导体装置的制造方法，其特征在于，
以10nm的膜厚为目标形成所述基底氧化膜。
4、一种半导体装置的制造方法，包括：
在硅半导体基板上形成第1导电型的第1阱区域的工序；
包含所述第1阱区域上而形成基底氧化膜的工序；
在所述基底氧化膜上形成掩模用的氮化膜的工序；
选择性地蚀刻所述氮化膜及基底氧化膜而形成掩模图案的工序；
根据所述掩模图案蚀刻所述半导体基板，而形成沟槽的工序；
使所述基底氧化膜的边缘部后退的湿蚀刻工序；
通过一千零数十℃的干氧化气氛使所述沟槽内的表面氧化的工序；
以比所述氧化的工序高的温度进行的退火工序；
在所述沟槽内埋入绝缘膜的工序；
通过化学机械研磨使所述绝缘膜平坦化的工序；
去除所述掩模图案的工序；
去除所述基底氧化膜的残膜的工序；
在所述半导体基板上以10nm±0.5nm的厚度形成预氧化膜的工序；
在所述第1导电型区域上形成跨过所述绝缘膜的深度的第2导电型的杂质区域的工序；
以完全去除所述预氧化膜并且露出所述沟槽上部的圆弧形状的表面的方式进行蚀刻的工序；
以至少使边缘部侧从所述第2导电型的杂质区域边缘部上一直配置到所述绝缘膜边缘部上的方式，在所述第1导电型区域上形成第1栅极绝缘膜的工序；
在所述第1阱区域以外的所述半导体基板的规定部形成所述第1导电型或第2导电型的第2阱区域的工序；
在所述第2阱区域中的所述半导体基板上形成膜厚比所述第1栅极绝缘膜小的第2栅极绝缘膜的工序；
在所述第1栅极绝缘膜上及所述第2栅极绝缘膜上分别形成第1栅电极及第2栅电极的工序；和
隔着所述第2栅电极，在两侧的所述半导体基板上形成导电型与所述第2阱区域相反的杂质区域的工序。
5、根据权利要求4所述的半导体装置的制造方法，其特征在于，
以10nm的膜厚为目标形成所述基底氧化膜。
6、根据权利要求4或5所述的半导体装置的制造方法，其特征在于，
所述使沟槽内的表面氧化的工序，需要使所述沟槽内壁变成大致30nm的厚度的氧化膜的氧化处理时间。
7、根据权利要求4～6中任意一项所述的半导体装置的制造方法，其特征在于，
所述绝缘膜为等离子硅氧化膜，通过高密度等离子体来进行成膜。
8、根据权利要求4～7中任意一项所述的半导体装置的制造方法，其特征在于，
所述第2栅极绝缘膜用于通常耐压，而所述第1栅极绝缘膜用于高耐压，
关于所述第1栅极绝缘膜，其边缘部侧的厚度满足中央附近的平均厚度的70％以上。
9、一种半导体装置，具备：
第1、第2绝缘膜，在硅半导体基板中的第1导电型的阱区域，相互分离设置且并埋入到沟槽中；
第2导电型的第1杂质区域，在所述阱区域上以跨过所述第1绝缘膜的深度形成；
第2导电型的第2杂质区域，在所述阱区域上以跨过所述第2绝缘膜的深度形成；
栅极绝缘膜，其包含所述第1、第2杂质区域间的所述阱区域表面的沟道部上面，两端与所述第1绝缘膜的一方边缘部、和所述第2绝缘膜的一方边缘部相连，边缘部侧的厚度满足中央附近的平均厚度的70％以上；
栅电极，在所述栅极绝缘膜上形成；
源极扩散层和漏极扩散层，均是比所述第1、第2杂质区域浓度高的第2导电型，所述源极扩散层在所述第1绝缘膜的另一方边缘部侧附近的所述第1杂质区域上形成，所述漏极扩散层在所述第2绝缘膜的另一方边缘部侧附近的所述第2杂质区域上形成。
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