KR100623633B1 - 고 내압용 반도체 소자의 제조방법 - Google Patents

고 내압용 반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 고 내압용 반도체 소자의 제조방법에 관한 것으로, 본 발명에서는 소자의 전체적인 제조 절차 및 제조 시퀀스(Sequence)를 대폭 개선함과 아울러, 층간 절연막의 일부에 마스크의 역할을 자기 정렬(Self-align)에 의해 대체 수행하여, 소자의 제조를 위한 전체적인 공정절차를 단순화시킬 수 있는 절연 스페이서를 신규 배치하고, 이를 통해, 소자 제조에 필요한 마스크 매수의 자연스러운 감소를 유도함으로써, 생산자 측에서, 마스크 매수 증가에 기인한 각종 문제점들, 예컨대, 제품 제조원가가 상승하는 문제점, 제조기간이 증가하는 문제점, 제고 부담(물류 부담)이 증가하는 문제점, 원가 경쟁력이 취약해지는 문제점, 제품 개발 기간이 증가하는 문제점 등을 손쉽게 피할 수 있도록 가이드 할 수 있다.
또한, 본 발명에서는 마스크의 역할을 자기 정렬에 의해 대체 진행할 수 있는 절연 스페이서의 신규 배치를 통해, 소자 제조에 필요한 마스크 매수의 감소를 유도하고, 이를 통해, 마스크 정렬 오류에 기인한 각 구성요소들의 형태 이상을 최소화시킴으로써, 최종 완성되는 소자의 사이즈를 효과적으로 저감시킬 수 있다.

Description

고 내압용 반도체 소자의 제조방법{Method for manufacturing a semiconductor device of high breakdown voltage}
도 1은 종래의 기술에 따른 고 내압용 반도체 소자를 도시한 예시도.
도 2a 내지 도 2l은 본 발명의 일 실시예에 따른 고 내압용 반도체 소자의 제조방법을 순차적으로 도시한 공정 순서도.
도 3a 내지 도 3h는 본 발명의 다른 실시예에 따른 고 내압용 반도체 소자의 제조방법을 순차적으로 도시한 공정 순서도.
도 4a 내지 도 4c는 본 발명의 또 다른 실시예에 따른 고 내압용 반도체 소자의 제조방법을 순차적으로 도시한 공정 순서도.
본 발명은 고 내압용 반도체 소자를 제조하는 방법에 관한 것으로, 좀더 상세하게는 소자의 전체적인 제조 절차 및 제조 시퀀스(Sequence)를 대폭 개선함과 아울러, 층간 절연막의 일부에 마스크의 역할을 자기 정렬(Self-align)에 의해 대체 수행하여, 소자의 제조를 위한 전체적인 공정절차를 단순화시킬 수 있는 절연 스페이서를 신규 배치하고, 이를 통해, 소자 제조에 필요한 마스크 매수의 자연스 러운 감소를 유도함으로써, 생산자 측에서, 마스크 매수 증가에 기인한 각종 문제점들, 예컨대, 제품 제조원가가 상승하는 문제점, 제조기간이 증가하는 문제점, 제고 부담(물류 부담)이 증가하는 문제점, 원가 경쟁력이 취약해지는 문제점, 제품 개발 기간이 증가하는 문제점 등을 손쉽게 피할 수 있도록 가이드 할 수 있는 고 내압용 반도체 소자의 제조방법에 관한 것이다.
최근, 액정 표시장치, 플라즈마 표시장치 등과 같은 다양한 기종의 전자기기가 개발 보급되면서, 이들 전자기기에 구비된 여러 종류의 주변 디바이스와 접속·동작하여야 하는 고 내압용 반도체 소자에 대한 수요 또한 급격한 증가 추세를 이루고 있다.
도 1에 도시된 바와 같이, 종래의 기술에 따른 고 내압용 반도체 소자(10), 예를 들어, 고 내압용 바이-폴라 트랜지스터(Bi-polar transistor) 체제 하에서, 반도체 기판(1)의 활성 영역에는 인트린직 베이스 확산층(2:Intrinsic base diffusion layer), 에미터 확산층(3:Emitter diffusion layer), 익스트린직 베이스 확산층(4:Extrinsic diffusion layer), 층간 절연막(5), 금속전극(6) 등이 순차적으로 배치된다. 이 경우, 반도체 기판(1)은 예컨대, 고 농도 불순물 레이어(1a) 및 고 내압용 에피텍시얼 레이어(1b)가 조합된 구성을 취한다.
이 상황에서, 앞의 인트린직 베이스 확산층(2)은 예컨대, 저 농도의 P형 불순물로 이루어지며, 에미터 확산층(3)은 고 농도의 N형 불순물로 이루어지고, 익스트린직 베이스 확산층(4)은 고 농도의 P형 불순물로 이루어진다.
통상, 이러한 구조의 고 내압용 반도체 소자(10)를 제조하기 위해서는 상황 에 따라, 적어도 5개~7개 이상의 마스크가 소요된다. 예를 들어, 도 1에 도시된 바와 같은 종래의 고 내압용 반도체 소자(10)를 제조하기 위해서는 인트린직 베이스 확산층(2)을 형성하는 과정에서 1매, 에미터 확산층(3)을 형성하는 과정에서 1매, 익스트린직 베이스 확산층(4)을 형성하는 과정에서 1매, 층간 절연막(5)의 콘택홀(H)을 형성하는 과정에서 1매, 금속전극(6)을 형성하는 과정에서 1매 등 총 5매의 마스크가 소요되는 것이다.
물론, 이러한 각각의 마스크를 운용하는 데에는 막대한 시간과 비용이 추가로 소요될 수밖에 없기 때문에, 종래의 체제 하에서, 만약, 마스크 소요 매수를 획기적으로 줄일 수 있는 특단의 조치가 취해지지 않는 한, 생산자 측에서는 예컨대, 제품 제조원가가 상승하는 문제점, 제조기간이 증가하는 문제점, 제고 부담(물류 부담)이 증가하는 문제점, 원가 경쟁력이 취약해지는 문제점, 제품 개발 기간이 불필요하게 증가하는 문제점 등을 두루 감수할 수밖에 없게 된다.
한편, 상술한 종래의 마스크 운용 체제 하에서, 인트린직 베이스 확산층(2), 에미터 확산층(3), 익스트린직 베이스 확산층(4), 콘택홀(H), 금속전극(6) 등을 정상적으로 형성시키기 위해서는 예컨대, 감광막 패턴, 자외선 등을 이용한 일련의 사진 식각공정이 불가피하게 진행될 수밖에 없게 된다.
물론, 이러한 사진 식각공정을 정상적으로 진행시키기 위해서는 감광막 패턴 및 마스크를 정교하게 정렬시키는 작업이 미리 선행되어야 한다.
그런데, 통상, 이러한 정렬작업은 예를 들어, 스태퍼(Stepper) 등과 같은 여러 기기요소들의 복잡한 연계 동작 하에 이루어지는 것이 일반적이기 때문에, 종래 의 기술 여건 하에, 감광막 패턴 및 마스크를 백 퍼센트 정확하게 정렬시키는 데에는 많은 한계가 따를 수밖에 없게 되며, 결국, 별도의 조치가 취해지지 않는 한, 감광막 패턴 및 마스크 사이에는 미세한 정렬 오류(Miss-align)가 불가피하게 야기될 수밖에 없게 된다.
물론, 이러한 정렬 오류는 앞서 언급한 각종 구성요소들의 정상적인 형성에 심각한 악 영향을 지속적으로 미칠 수밖에 없게 되며, 결국, 최종 완성되는 소자는 예를 들어, 자신의 전체적인 사이즈가 최초 디자인되었던 사이즈보다 더 증가하게 되는 문제점을 피할 수 없게 된다. 당연히, 이러한 소자의 사이즈 증가 문제는 사진 식각공정의 진행 횟수가 증가할수록(즉, 마스크 소요 매수가 증가할수록) 더욱 심각해질 수밖에 없게 된다.
따라서, 본 발명의 목적은 소자의 전체적인 제조 절차 및 제조 시퀀스(Sequence)를 대폭 개선함과 아울러, 층간 절연막의 일부에 마스크의 역할을 자기 정렬(Self-align)에 의해 대체 수행하여, 소자의 제조를 위한 전체적인 공정절차를 단순화시킬 수 있는 절연 스페이서를 신규 배치하고, 이를 통해, 소자 제조에 필요한 마스크 매수의 자연스러운 감소를 유도함으로써, 생산자 측에서, 마스크 매수 증가에 기인한 각종 문제점들, 예컨대, 제품 제조원가가 상승하는 문제점, 제조기간이 증가하는 문제점, 제고 부담(물류 부담)이 증가하는 문제점, 원가 경쟁력이 취약해지는 문제점, 제품 개발 기간이 증가하는 문제점 등을 손쉽게 피할 수 있도록 가이드 하는데 있다.
본 발명의 다른 목적은 마스크의 역할을 자기 정렬에 의해 대체 진행할 수 있는 절연 스페이서의 신규 배치를 통해, 소자 제조에 필요한 마스크 매수의 감소를 유도하고, 이를 통해, 마스크 정렬 오류에 기인한 각 구성요소들의 형태 이상을 최소화시킴으로써, 최종 완성되는 소자의 사이즈를 효과적으로 저감시키는데 있다.
본 발명의 또 다른 목적들은 다음의 상세한 설명과 첨부된 도면으로부터 보다 명확해질 것이다.
상기와 같은 목적을 달성하기 위하여 본 발명에서는 활성 영역이 정의된 반도체 기판의 전면에 활성 영역을 부분적으로 노출시키는 층간 절연막 패턴을 형성하는 단계와, 층간 절연막 패턴에 의해 노출된 활성 영역을 타겟으로, 소정의 제 1 도전형 불순물을 선택적으로 이온 주입하고, 수직 및 측면 확산을 통해, 제 1 도전형 불순물을 전기적으로 연결시켜, 활성 영역을 점유하는 인트린직 베이스 확산층을 형성하는 단계와, 인트린직 베이스 확산층이 커버되도록 층간 절연막 패턴의 상부에 스페이서 원료층을 형성하는 단계와, 인트린직 베이스 확산층이 부분적으로 차단 및 노출되도록 상기 스페이서 원료층을 선택적으로 식각하여, 상기 층간 절연막 패턴의 측벽에 절연 스페이서들을 형성하는 단계와, 상기 절연 스페이서들에 의해 노출된 인트린직 베이스 확산층을 타겟으로, 소정의 제 2 도전형 불순물을 선택적으로 이온 주입하여, 상기 인트린직 베이스 확산층의 일부에 에미터 확산층을 형성하는 단계와, 상기 절연 스페이서들의 차단 영역을 부분적으로 제거하여, 상기 인트린직 베이스 확산층의 다른 일부를 선택적으로 노출시키는 단계와, 상기 절연 스페이서들의 부분적 제거에 의해 노출된 상기 인트린직 베이스 확산층을 타겟으로, 소정의 제 1 도전형 불순물을 선택적으로 이온 주입하여, 상기 인트린직 베이스 확산층의 내부에 위치하면서, 상기 에미터 확산층과 전기적으로 분리된 익스트린직 베이스 확산층을 형성하는 단계의 조합으로 이루어지는 고 내압용 반도체 소자의 제조방법을 개시한다.
이하, 첨부된 도면을 참조하여, 본 발명에 따른 고 내압용 반도체 소자, 예컨대, 고 내압용 바이폴라 트랜지스터의 제조방법을 좀더 상세히 설명하면 다음과 같다.
도 2a에 도시된 바와 같이, 본 발명에서는 우선, 고농도의 P형 불순물 또는 고 농도의 N형 불순물이 주입된 고 농도 불순물 레이어(21a)를 형성한 후, 상부에 고 내압용 에피텍시얼 레이어(21b)를 수 ㎛~수백 ㎛ 정도의 두께로 형성시킨다.
이어, 도 2b에 도시된 바와 같이, 본 발명에서는 일련의 증착공정을 진행시켜, 반도체 기판(21), 예컨대, 고 내압용 에피텍시얼 레이어(21b)의 상부에 예컨대, 10000Å~20000Å 정도의 두께를 갖는 일련의 층간 절연막 원료층(25a)을 형성시킨다. 이 경우, 층간 절연막 원료층(25a)으로는 예컨대, 산화막이 선택될 수 있다.
상황에 따라서, 본 발명에서는 이 층간 절연막 원료층(25a)의 상부에 예를 들어, 5000Å~20000Å 정도의 두께를 갖는 절연성 원료층을 추가 형성하는 공정을 진행함으로써, 전체적인 층간 절연막 원료층(25a)의 두께를 증가시키는 조치를 탄력적으로 취할 수도 있다.
계속해서, 본 발명에서는 일련의 증착공정, 예컨대, 스핀 코팅(Spin- coating) 공정을 진행시켜, 층간 절연막 원료층(25a)의 상부에 감광막을 형성시킨 후, 이 감광막을 사진 식각공정을 통해 패터닝 하여, 해당 층간 절연막 원료층(25a)을 선택적으로 노출시키는 감광막 패턴(PR1)을 형성시킨다.
그 다음에, 본 발명에서는 도 2c에 도시된 바와 같이, 앞의 감광막 패턴(PR1)을 식각 마스크로 하는 일련의 식각공정을 진행시킴으로써, 반도체 기판(21)의 전면에 활성 영역을 부분적으로 노출시키는 층간 절연막 패턴(25)을 형성한다. 결국, 이러한 층간 절연막 패턴(25)의 형성절차 내에서, 1매의 마스크가 소요된다. 그런 다음, 앞의 감광막 패턴(PR1)을 제거한다.
상술한 절차를 통해, 반도체 기판(21)의 상부에 층간 절연막 패턴(25)의 형성이 완료되면, 본 발명에서는 도 2d에 도시된 바와 같이, 일련의 열 산화 공정을 진행시켜, 층간 절연막 패턴(25)이 형성된 영역을 제외한 활성 영역의 상부에 바람직하게, 200Å~1000Å 정도, 좀더 바람직하게, 400Å~1000Å 정도의 두께를 갖는 패드 절연막(27)을 형성시킨다. 이 경우, 패드 절연막(27)은 예컨대, SiO2 재질로 이루어진다.
이어, 본 발명에서는 도 2e에 도시된 바와 같이, 앞의 층간 절연막 패턴(25)에 의해 노출된 활성 영역을 타겟으로 하여, 저 농도의 불순물, 예컨대, 1E12(atoms/cm2)~9E14(atoms/cm2) 정도의 도즈량을 갖는 저 농도의 P형 불순물을 40KeV~120KeV 정도의 에너지로, 선택 이온 주입시킨 후, 이를 1000℃~1250℃의 온도 환경 하에서, 20시간~40시간의 시간 동안 드라이브-인(Drive-in)시켜, 해당 불 순물의 수직 및 측면 확산(Side diffusion)을 유도함으로써, 반도체 기판(21)의 활성 영역을 점유하는 인트린직 베이스 확산층(22)을 형성한다. 이 경우, 각 층간 절연막 패턴(25)들 및 패드 절연막(27)은 인트린직 베이스 확산층(22)의 형성을 위한 마스크로 작용한다.
이처럼, 각 층간 절연막 패턴들(25)은 종래의 층간 절연막 보다 먼저 형성되어, 인트린직 베이스 확산층(22)이 형성될 반도체 기판(21)의 상부를 자기 정렬 방식으로 선택 노출시키는 구조를 취하고 있고, 해당 노출 지역에 이온 주입된 불순물은 일련의 드라이브-인 공정을 통해, 수직 및 측면 확산되어, 자연스럽게 서로 전기 연결되는 메카니즘을 취하기 때문에, 본 발명의 구현 환경 하에서, 생산자 측에서는 인트린직 베이스 확산층(22)의 선택적인 이온 주입을 위한 별도의 마스크를 추가 사용하지 않고서도, 활성 영역을 선택 점유하는 인트린직 베이스 확산층(22)을 정상적으로 형성할 수 있게 되며, 결국, 본 발명이 실시되는 경우, 생산자 측에서는 인트린직 베이스 확산층(22)의 형성에 기인한 마스크 사용 필요성을 효과적으로 제거시킬 수 있게 된다.
한편, 상술한 절차를 통해, 반도체 기판(21)의 활성 영역에 인트린직 베이스 확산층(22)이 형성 완료되면, 본 발명에서는 도 2f에 도시된 바와 같이, 일련의 증착공정을 진행시켜, 앞의 인트린직 베이스 확산층(22)이 커버되도록 층간 절연막 패턴(25)의 상부에 바람직하게, 2000Å~10000Å의 두께를 갖는 스페이서 원료막(28a)을 형성한다. 이 경우, 스페이서 원료막(28a)은 바람직하게, 앞의 층간 절연막 패턴(25)과 동일 재질, 예컨대, 산화막 재질을 갖는다.
이어, 본 발명에서는 도 2g에 도시된 바와 같이, 앞의 스페이서 원료막(28a)을 타겟으로, 일련의 이방성 식각공정을 선택적으로 진행시킴으로써, 인트린직 베이스 확산층(22)을 부분적으로 차단 및 노출시키면서, 층간 절연막 패턴(25)의 측벽에 위치하는 절연 스페이서들(28)을 형성한다.
물론, 이러한 절연 스페이서(28)들은 별도의 마스크를 필요로 하지 않는 절차, 예컨대, 산화막 증착절차 및 해당 산화막의 이방성 식각절차 등에 의해 형성되기 때문에, 이 절연 스페이서(28)들의 사용 환경 하에서, 생산자 측에서는 마스크 사용에 따른 추가 부담을 손쉽게 피할 수 있게 된다.
앞의 절차를 통해, 인트린직 베이스 확산층(22:패드 절연막)의 일부가 선택적으로 노출 완료되면, 본 발명에서는 도 2h에 도시된 바와 같이, 절연 스페이서(28)에 의해 노출된 인트린직 베이스 확산층(22)의 일부를 타겟으로 하여, 고 농도의 불순물, 예컨대, 5.0E14(atoms/cm2)~5.0E16(atoms/cm2) 정도의 도즈량을 갖는 고 농도의 N형 불순물을 30KeV~120KeV 정도의 에너지로, 선택 이온 주입시키고, 이를 통해, 인트린직 베이스 확산층(22)의 내부(일부)에 에미터 확산층(23)을 형성시킨다.
이때, 앞서 언급한 바와 같이, 반도체 기판(21)의 상부에는 에미터 확산층(23)이 형성될 예정 영역을 자기 정렬 방식으로 선택 노출시키는 절연 스페이서들(28)이 미리 형성되어 있었기 때문에, 본 발명이 구현되는 경우, 생산자 측에서는 에미터 확산층(23)의 형성 국면에서도, 별도의 마스크 사용을 손쉽게 탈피 할 수 있게 되며, 그 결과, 마스크 사용에 기인한 각종 어려움을 효과적으로 벗어날 수 있게 된다.
계속해서, 본 발명에서는 도 2i에 도시된 바와 같이, 일련의 증착공정, 예컨대, 스핀 코팅 공정을 진행시켜, 층간 절연막 패턴(25) 및 절연 스페이서들(28)의 상부에 감광막을 형성시킨 후, 이 감광막을 사진 식각공정을 통해 패터닝 하여, 층간 절연막 패턴(25) 및 절연 스페이서들(28)을 선택적으로 노출시키는 감광막 패턴(PR2)을 형성시킨다.
그 다음에, 본 발명에서는 도 2j에 도시된 바와 같이, 앞의 감광막 패턴(PR2)을 식각 마스크로 하는 일련의 식각공정을 진행시켜, 절연 스페이서들(28)의 차단 영역(패드 절연막 포함)을 부분적으로 제거함으로써, 인트린직 베이스 확산층(22)의 다른 일부(즉, 에미터 확산층(23)이 형성되지 않은 인트린직 베이스 확산층(22)의 다른 일부)를 선택적으로 노출시킨다. 결국, 이러한 노출 절차 내에서, 1매의 마스크가 소요된다.
상술한 절차를 통해, 인트린직 베이스 확산층(22)의 다른 일부(즉, 에미터 확산층(23)이 형성되지 않은 인트린직 베이스 확산층(22)의 다른 일부)가 선택적으로 노출 완료되면, 본 발명에서는 도 2k에 도시된 바와 같이, 노출된 인트린직 베이스 확산층(22)의 다른 일부를 타겟으로 하여, 고 농도의 불순물, 예컨대, 5.0E14(atoms/cm2)~5.0E16(atoms/cm2) 정도의 도즈량을 갖는 고 농도의 P형 불순물을 30KeV~120KeV 정도의 에너지로, 선택 이온 주입시키고, 이를 통해, 인트린직 베 이스 확산층(22)의 내부(일부)에 위치하면서, 에미터 확산층(23)과 전기적으로 분리되는 익스트린직 베이스 확산층(24)을 형성시킨다.
상술한 익스트린직 베이스 확산층(24)의 형성이 완료되면, 본 발명에서는 일련의 식각공정을 진행시켜, 반도체 기판(21)의 상부로부터 감광막 패턴(PR2) 및 잔류 패드 절연막(27:즉, 에미터 확산층(23)의 상부에 잔류하는 패드 절연막)을 제거한다.
계속해서, 본 발명에서는 도 2l에 도시된 바와 같이, 일련의 증착공정을 진행시켜, 반도체 기판(21)의 상부에 금속층을 형성시킨 후, 이 금속층을 소정의 리플로우 공정(Re-flow process)을 통해 앞의 절연 스페이서들(28:또는 층간 절연막 패턴)이 노출될 때까지 서서히 리플로우 시킴으로써, 반도체 기판(21)의 상부에 절연 스페이서들(28)에 의해 전기적으로 구획되면서, 에미터 확산층(23) 및 익스트린직 베이스 확산층(24)과 전기적으로 접촉되는 금속전극(26)을 형성시킨다. 이 경우, 필요에 따라, 일련의 금속 에치백 공정이 추가 진행될 수도 있다.
물론, 이러한 금속전극은 상황에 따라, 금속층을 적층함과 동시에 플로우 공정을 진행시키는 소정의 금속 플로우 프로세스(Metal flow process)에 의해 형성될 수도 있다.
이때, 각 절연 스페이서(28)들은 반도체 기판(21)의 상측으로 돌출 형성되어, 금속전극(26)을 마치 개별적인 패턴 구조물과 같이 전기적으로 구획하는 구조를 자연스럽게 취할 수 있기 때문에, 본 발명의 구현 환경 하에서, 생산자 측에서는 금속전극(26)의 패터닝을 위한 별도의 마스크를 추가 사용하지 않고서도, 패턴 화된 형태의 금속전극(26)을 정상적으로 형성할 수 있게 되며, 결국, 본 발명이 실시되는 경우, 생산자 측에서는 금속전극(26)의 패턴화에 기인한 마스크의 사용을 효과적으로 탈피할 수 있게 된다.
추후, 본 발명에서는 금속과 실리콘의 접합을 위한 얼로이 공정, 기판 후면 가공 공정, 후면 금속 증착 및 얼로이 공정 등을 추가 진행하고, 이를 통해, 완성된 형태의 소자 제조를 위한 초기 절차를 마무리한다.
한편, 본 발명의 다른 실시예 체제 하에서, 도 3a에 도시된 바와 같이, 상술한 각 절차와 동일한 절차를 통해, 반도체 기판(21)의 활성 영역에 층간 절연막 패턴(25), 패드 절연막(27) 등이 형성 완료되면, 본 발명의 다른 실시예 에서는 도 3b에 도시된 바와 같이, 앞의 층간 절연막 패턴(25)에 의해 노출된 활성 영역을 타겟으로 하여, 저 농도의 불순물, 예컨대, 1E12(atoms/cm2)~9E14(atoms/cm2) 정도의 도즈량을 갖는 저 농도의 P형 불순물을 40KeV~120KeV 정도의 에너지로, 선택 이온 주입시킨 후, 이를 1000℃~1250℃의 온도 환경 하에서, 20시간~40시간의 시간 동안 드라이브-인시켜, 해당 불순물의 수직 및 측면 확산을 유도함으로써, 반도체 기판(21)의 활성 영역을 점유하는 인트린직 베이스 확산층(22)을 형성한다.
이 경우에도, 각 층간 절연막 패턴(25)들은 인트린직 베이스 확산층(22)이 형성될 반도체 기판(21)의 상부를 자기 정렬 방식으로 선택 노출시키는 구조를 취하고 있고, 해당 노출 지역에 이온 주입된 불순물은 일련의 드라이브-인 공정을 통해, 측면 확산되어, 자연스럽게 서로 전기 연결되는 메카니즘을 취하기 때문에, 본 발명의 구현 환경 하에서, 생산자 측에서는 인트린직 베이스 확산층(22)의 선택적인 이온 주입을 위한 별도의 마스크를 추가 사용하지 않고서도, 활성 영역을 선택 점유하는 인트린직 베이스 확산층(22)을 정상적으로 형성할 수 있게 되며, 결국, 본 발명이 실시되는 경우, 생산자 측에서는 인트린직 베이스 확산층(22)의 형성에 기인한 마스크 사용 필요성을 효과적으로 제거시킬 수 있게 된다.
상술한 절차를 통해, 반도체 기판(21)의 활성 영역에 인트린직 베이스 확산층(22)이 형성 완료되면, 본 발명의 다른 실시예 에서는 도 3c에 도시된 바와 같이, 일련의 증착공정을 진행시켜, 앞의 인트린직 베이스 확산층(22)이 커버되도록 층간 절연막 패턴(25)의 상부에 바람직하게, 4000Å~10000Å의 두께를 갖는 스페이서 원료막(29a)을 형성한다. 이 경우, 스페이서 원료막(29a)은 앞의 실시예와 달리, 층간 절연막 패턴(25)과 상이한 재질, 예컨대, 폴리 실리콘 재질 또는 질화막 재질을 갖게 된다.
이어, 본 발명의 다른 실시예 에서는 도 3d에 도시된 바와 같이, 앞의 스페이서 원료막(29a)을 타겟으로, 일련의 이방성 식각공정을 선택적으로 진행시킴으로써, 인트린직 베이스 확산층(22)을 부분적으로 차단 및 노출시키면서, 층간 절연막 패턴(25)의 측벽에 위치하는 절연 스페이서들(29)을 형성한다.
이때, 상술한 바와 같이, 절연 스페이서들(29)의 전구체를 이루는 스페이서 원료막(29a)은 앞의 실시예와 달리, 층간 절연막 패턴(25)과 상이한 식각 선택비를 갖는 재질로 이루어지기 때문에, 그 여파로, 이방성 식각공정을 통해 최종 완성되는 절연 스페이서들(29)은 앞서 언급한 절연 스페이서들(28)에 비해, 다소 적은 규 모를 유지하게 된다.
물론, 이 경우에도, 절연 스페이서(29)들은 별도의 마스크를 필요로 하지 않는 절차, 예컨대, 산화막 증착절차 및 해당 산화막의 이방성 식각절차 등에 의해 형성되기 때문에, 이 절연 스페이서(29)들의 사용 환경 하에서, 생산자 측에서는 마스크 사용에 따른 추가 부담을 손쉽게 피할 수 있게 된다.
앞의 절차를 통해, 인트린직 베이스 확산층(22:패드 절연막)의 일부가 선택적으로 노출 완료되면, 본 발명의 다른 실시예 에서는 도 3e에 도시된 바와 같이, 절연 스페이서(29)에 의해 노출된 인트린직 베이스 확산층(22)의 일부를 타겟으로 하여, 고 농도의 불순물, 예컨대, 5.0E14(atoms/cm2)~5.0E16(atoms/cm2) 정도의 도즈량을 갖는 고 농도의 N형 불순물을 40KeV~120KeV 정도의 에너지로, 선택 이온 주입시키고, 이를 통해, 인트린직 베이스 확산층(22)의 내부(일부)에 에미터 확산층(23)을 형성시킨다.
이때에도, 앞서 언급한 바와 같이, 반도체 기판(21)의 상부에는 에미터 확산층(23)이 형성될 예정 영역을 자기 정렬 방식으로 선택 노출시키는 절연 스페이서들(29)이 미리 형성되어 있었기 때문에, 본 발명의 다른 실시예가 구현되는 경우, 생산자 측에서는 에미터 확산층(23)의 형성 국면에서도, 별도의 마스크 사용을 손쉽게 탈피할 수 있게 되며, 그 결과, 마스크 사용에 기인한 각종 어려움을 효과적으로 벗어날 수 있게 된다.
계속해서, 본 발명의 다른 실시예 에서는 도 3f에 도시된 바와 같이, 일련의 식각공정을 연속 진행시켜, 반도체 기판(21)의 상부로부터 절연 스페이서들(29) 및 패드 절연막(27)을 모두 제거하고, 이를 통해, 인트린직 베이스 확산층(22)의 일부(즉, 익스트린직 베이스 확산층(30)이 형성될 예정영역) 및 에미터 확산층(23)을 한꺼번에 노출시킨다.
이 상황에서, 앞서 언급한 바와 같이, 절연 스페이서들(29)은 스페이서 원료막(29a)의 영향에 의해, 층간 절연막 패턴(25)과 상이한 식각 선택비를 갖기 때문에, 절연 스페이서들(29)을 제거하기 위한 식각공정이 진행되더라도, 층간 절연막 패턴(25)들은 별다른 영향 없이, 본래의 패턴 형상을 정상적으로 유지할 수 있게 된다.
상술한 절차를 통해, 인트린직 베이스 확산층(22)의 일부(즉, 익스트린직 베이스 확산층(30)이 형성될 예정영역) 및 에미터 확산층(23)이 한꺼번에 노출 완료되면, 본 발명의 다른 실시예 에서는 도 3g에 도시된 바와 같이, 인트린직 베이스 확산층(22)의 일부(즉, 익스트린직 베이스 확산층(30)이 형성될 예정영역)를 타겟으로 하여, 소정의 P형 불순물을 선택 이온 주입시키고, 이를 통해, 인트린직 베이스 확산층(22)의 내부(일부)에 위치하면서, 에미터 확산층(23)과 전기적으로 분리되는 익스트린직 베이스 확산층(30)을 형성시킨다.
물론, 이러한 익스트린직 베이스 확산층(30)의 배치 형태(예컨대, 개수)는 층간 절연막 패턴들(25)의 배치 상황에 따라, 다양한 변형을 이룰 수 있다.
이때, 앞서 언급한 바와 같이, 본 발명의 다른 실시예 에서는 반도체 기판(21)의 상부로부터 절연 스페이서들(29) 및 패드 절연막(27)을 모두 제거하고, 이를 통해, 인트린직 베이스 확산층(22)의 일부(즉, 익스트린직 베이스 확산층(30)이 형성될 예정영역) 뿐만 아니라, 에미터 확산층(23)까지도 한꺼번에 노출시키는 방식을 취하기 때문에, 만약, 별도의 조치 없이, 익스트린직 베이스 확산층(30) 형성공정이 강행되면, 익스트린직 베이스 확산층(30)용 불순물의 영향에 의해 에미터 확산층(23)의 전기적인 특성이 파괴되는 심각한 문제점이 야기될 수 있다.
본 발명의 다른 실시예 에서는 이러한 문제점의 발생을 미리 감안하여, 익스트린직 베이스 확산층(30)을 형성하기 위한 P형 불순물의 농도를 중 농도로 유지시키는 조치를 안정적으로 취함으로써, 익스트린직 베이스 확산층(30) 형성공정이 진행되더라도, 이 익스트린직 베이스 확산층(30)용 불순물의 영향에 의해, 에미터 확산층(23)의 전기적인 특성이 파괴되는 현상을 미리 차단한다.
물론, 이러한 본 발명의 다른 실시예의 하에서는 인트린직 베이스 확산층(22)의 일부(즉, 익스트린직 베이스 확산층(30)이 형성될 예정영역)를 선택적으로 노출시키기 위한 감광막 패터닝 공정(도 2i 및 도 2j에 도시)이 자연스럽게 생략될 수 있게 되며, 결국, 본 발명의 다른 실시예가 구현되는 경우, 생산자 측에서는 마스크의 사용 개수가 상술한 실시예에 비해, 더욱 줄어드는 이점을 좀더 효과적으로 획득할 수 있게 된다.
계속해서, 본 발명에서는 도 3h에 도시된 바와 같이, 일련의 증착공정을 진행시켜, 반도체 기판(21)의 상부에 금속층을 형성시킨 후, 이 금속층을 소정의 리플로우 공정을 통해 앞의 층간 절연막 패턴이 노출될 때까지 서서히 리플로우 시킴으로써, 반도체 기판(21)의 상부에 층간 절연막 패턴(25)에 의해 전기적으로 구획 되면서, 에미터 확산층(23) 및 익스트린직 베이스 확산층(30)과 전기적으로 접촉되는 금속전극(26)을 형성시킨다. 이 경우, 필요에 따라, 일련의 금속 에치백 공정이 추가 진행될 수도 있다.
물론, 이러한 금속전극(26)은 상황에 따라, 금속층을 적층함과 동시에 플로우 공정을 진행시키는 소정의 금속 플로우 프로세스에 의해 형성될 수도 있다.
이 상황에서, 층간 절연막 패턴(25)은 반도체 기판(21)의 상측으로 돌출 형성되어, 금속전극(26)을 마치 개별적인 패턴 구조물과 같이 전기적으로 구획하는 구조를 자연스럽게 취할 수 있기 때문에, 본 발명의 구현 환경 하에서, 생산자 측에서는 금속전극(26)의 패터닝을 위한 별도의 마스크를 추가 사용하지 않고서도, 패턴화된 형태의 금속전극(26)을 정상적으로 형성할 수 있게 되며, 결국, 본 발명이 실시되는 경우, 생산자 측에서는 금속전극(26)의 패턴화에 기인한 마스크의 사용을 효과적으로 탈피할 수 있게 된다.
추후, 본 발명의 다른 실시예 에서는 금속과 실리콘의 접합을 위한 얼로이 공정, 기판 후면 가공 공정, 후면 금속 증착 및 얼로이 공정 등을 추가 진행하고, 이를 통해, 완성된 형태의 소자 제조를 위한 초기 절차를 마무리한다.
한편, 앞서 언급한 본 발명의 다른 실시예는 상황에 따라, 또 다른 형태의 실시예로 다양한 변형을 이룰 수 있다.
예를 들어, 본 발명의 또 다른 실시예 에서는 인트린직 베이스 확산층의 농도가 어느 정도 높아진다는 가정, 또는, 인트린직 베이스 확산층의 농도가 높아지지 않더라도, 앞의 금속전극이 자체적인 오믹 콘택이 가능한 재질, 예컨대, 알루미 늄 재질을 이룬다는 가정 하에서, 상술한 익스트린직 베이스 확산층의 형성 절차를 아예 생략할 수도 있다. 물론, 이 경우, 생산자 측에서는 마스크 수 저감에 따른 본 발명 고유의 각종 이점뿐만 아니라, 익스트린직 베이스 확산층의 형성 생략에 따른 각종 이점 또한 추가로 향유할 수 있게 된다.
우선, 이러한 본 발명의 또 다른 실시예 체제 하에서는 도 4a에 도시된 바와 같이, 상술한 각 절차와 동일한 절차를 통해, 반도체 기판(21)의 활성 영역에 층간 절연막 패턴(25), 패드 절연막(27), 절연 스페이서(29), 인트린직 베이스 확산층(22), 에미터 확산층(23) 등이 형성 완료되면, 도 4b에 도시된 바와 같이, 일련의 식각공정을 연속 진행시켜, 반도체 기판(21)의 상부로부터 절연 스페이서들(29) 및 패드 절연막(27)을 모두 제거하고, 이를 통해, 인트린직 베이스 확산층(22)의 일부 및 에미터 확산층(23)을 한꺼번에 노출시킨다.
물론, 이 상황에서, 앞서 언급한 바와 같이, 절연 스페이서들(29)은 스페이서 원료막(29a)의 영향에 의해, 층간 절연막 패턴(25)과 상이한 식각 선택비를 갖기 때문에, 절연 스페이서들(29)을 제거하기 위한 식각공정이 진행되더라도, 층간 절연막 패턴(25)들은 별다른 영향 없이, 본래의 패턴 형상을 정상적으로 유지할 수 있게 된다.
상술한 절차를 통해, 인트린직 베이스 확산층(22)의 일부 및 에미터 확산층(23)이 한꺼번에 노출 완료되면, 본 발명의 또 다른 실시예 에서는 익스트린직 베이스 확산층을 형성하기 위한 별도의 절차를 스킵(Skip)한 상태로, 도 4c에 도시된 바와 같이, 곧 바로, 일련의 증착공정을 진행시켜, 반도체 기판(21)의 상부 에 금속층, 예컨대, 알루미늄층을 형성시킨 후, 이 금속층을 소정의 리플로우 공정을 통해 앞의 층간 절연막 패턴이 노출될 때까지 서서히 리플로우 시킴으로써, 반도체 기판(21)의 상부에 층간 절연막 패턴(25)에 의해 전기적으로 구획되면서, 에미터 확산층(23) 및 인트린직 베이스 확산층(22)과 전기적으로 접촉되는 금속전극(26)을 형성시킨다.
물론, 이처럼, 익스트린직 베이스 확산층의 형성 절차가 아예 생략되는 경우, 생산자 측에서는 상술한 바와 같이, 마스크 수 저감에 따른 본 발명 고유의 각종 이점뿐만 아니라, 익스트린직 베이스 확산층의 형성 생략에 따른 각종 이점 또한 추가로 향유할 수 있게 된다.
추후, 본 발명의 또 다른 실시예 에서는 금속과 실리콘의 접합을 위한 얼로이 공정, 기판 후면 가공 공정, 후면 금속 증착 및 얼로이 공정 등을 추가 진행하고, 이를 통해, 완성된 형태의 소자 제조를 위한 초기 절차를 마무리한다.
이러한 본 발명은 상황에 따라, 다양한 변형을 이룰 수 있다.
예를 들어, 본 발명에서는 앞의 금속전극을 소정의 콘택 플러그 공정, 예컨대, 텅스텐 플러그 공정의 진행에 의해 형성할 수도 있으며, 다른 예로, 앞의 금속 전극을 텅스텐 플러그 공정 및 금속 리플로우(플로우) 공정의 연속 진행에 의해 형성할 수도 있다.
이상에서 상세히 설명한 바와 같이, 본 발명에서는 소자의 전체적인 제조 절차 및 제조 시퀀스(Sequence)를 대폭 개선함과 아울러, 층간 절연막의 일부에 마스 크의 역할을 자기 정렬(Self-align)에 의해 대체 수행하여, 소자의 제조를 위한 전체적인 공정절차를 단순화시킬 수 있는 절연 스페이서를 신규 배치하고, 이를 통해, 소자 제조에 필요한 마스크 매수의 자연스러운 감소를 유도함으로써, 생산자 측에서, 마스크 매수 증가에 기인한 각종 문제점들, 예컨대, 제품 제조원가가 상승하는 문제점, 제조기간이 증가하는 문제점, 제고 부담(물류 부담)이 증가하는 문제점, 원가 경쟁력이 취약해지는 문제점, 제품 개발 기간이 증가하는 문제점 등을 손쉽게 피할 수 있도록 가이드 할 수 있다.
또한, 본 발명에서는 마스크의 역할을 자기 정렬에 의해 대체 진행할 수 있는 절연 스페이서의 신규 배치를 통해, 소자 제조에 필요한 마스크 매수의 감소를 유도하고, 이를 통해, 마스크 정렬 오류에 기인한 각 구성요소들의 형태 이상을 최소화시킴으로써, 최종 완성되는 소자의 사이즈를 효과적으로 저감시킬 수 있다.
앞에서, 본 발명의 특정한 실시예가 설명되고 도시되었지만 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다.
이와 같은 변형된 실시예들은 본 발명의 기술적사상이나 관점으로부터 개별적으로 이해되어서는 안되며 이와 같은 변형된 실시예들은 본 발명의 첨부된 특허청구의 범위안에 속한다 해야 할 것이다.

Claims (13)

  1. 활성 영역이 정의된 반도체 기판의 전면에 상기 활성 영역을 부분적으로 노출시키는 층간 절연막 패턴을 형성하는 단계와;
    상기 층간 절연막 패턴에 의해 노출된 상기 활성 영역을 타겟으로, 소정의 제 1 도전형 불순물을 선택적으로 이온 주입하고, 수직 및 측면 확산(Side diffusion)을 통해, 상기 제 1 도전형 불순물을 전기적으로 연결시켜, 상기 활성 영역을 점유하는 인트린직 베이스 확산층(Intrinsic base diffusion layer)을 형성하는 단계와;
    상기 인트린직 베이스 확산층이 커버되도록 상기 층간 절연막 패턴의 상부에 스페이서 원료층을 형성하는 단계와;
    상기 인트린직 베이스 확산층이 부분적으로 차단 및 노출되도록 상기 스페이서 원료층을 선택적으로 식각하여, 상기 층간 절연막 패턴의 측벽에 절연 스페이서들을 형성하는 단계와;
    상기 절연 스페이서들에 의해 노출된 인트린직 베이스 확산층을 타겟으로, 소정의 제 2 도전형 불순물을 선택적으로 이온 주입하여, 상기 인트린직 베이스 확산층의 일부에 에미터 확산층(Emitter diffusion layer)을 형성하는 단계와;
    상기 절연 스페이서들의 차단 영역을 부분적으로 제거하여, 상기 인트린직 베이스 확산층의 다른 일부를 선택적으로 노출시키는 단계와;
    상기 절연 스페이서들의 부분적 제거에 의해 노출된 상기 인트린직 베이스 확산층을 타겟으로, 소정의 제 1 도전형 불순물을 선택적으로 이온 주입하여, 상기 인트린직 베이스 확산층의 내부에 위치하면서, 상기 에미터 확산층과 전기적으로 분리된 익스트린직 베이스 확산층(Extrinsic diffusion layer)을 형성하는 단계를 포함하는 것을 특징으로 하는 고 내압용 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 반도체 기판의 상부에 상기 층간 절연막 패턴들 및 절연 스페이서들에 의해 전기적으로 구획되면서, 상기 에미터 확산층 및 익스트린직 베이스 확산층과 전기적으로 접촉되는 금속전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 고 내압용 반도체 소자의 제조방법.
  3. 제 2 항에 있어서, 상기 금속전극은 소정의 플로우 공정(Flow process) 또는 리플로우 공정(Reflow process)에 의해 형성되는 것을 특징으로 하는 고 내압용 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 스페이서 원료막은 상기 층간 절연막과 동일 재질로 이루어지는 것을 특징으로 하는 고 내압용 반도체 소자의 제조방법.
  5. 제 4 항에 있어서, 상기 스페이서 원료막은 산화막 재질로 이루어지는 것을 특징으로 하는 고 내압용 반도체 소자의 제조방법.
  6. 제 1 항에 있어서, 상기 스페이서 원료막은 2000Å~10000Å의 두께를 갖는 것을 특징으로 하는 고 내압용 반도체 소자의 제조방법.
  7. 제 1 항에 있어서, 상기 인트린직 베이스 확산층을 형성하는 단계 이전에, 상기 층간 절연막 패턴에 의해 노출된 상기 활성 영역의 상부에 패드 절연막을 성장시키는 단계를 더 포함하는 것을 특징으로 하는 고 내압용 반도체 소자의 제조방법.
  8. 제 7 항에 있어서, 상기 패드 절연막은 400Å~1000Å의 두께를 갖는 것을 특징으로 하는 고 내압용 반도체 소자의 제조방법.
  9. 활성 영역이 정의된 반도체 기판의 전면에 상기 활성 영역을 부분적으로 노출시키는 층간 절연막 패턴을 형성하는 단계와;
    상기 층간 절연막 패턴에 의해 노출된 상기 활성 영역을 타겟으로, 소정의 제 1 도전형 불순물을 선택적으로 이온 주입하고, 수직 및 측면 확산을 통해, 상기 제 1 도전형 불순물을 전기적으로 연결시켜, 상기 활성 영역을 점유하는 인트린직 베이스 확산층을 형성하는 단계와;
    상기 인트린직 베이스 확산층이 커버되도록 상기 층간 절연막 패턴의 상부에 스페이서 원료층을 형성하는 단계와;
    상기 인트린직 베이스 확산층이 부분적으로 차단 및 노출되도록 상기 스페이서 원료층을 선택적으로 식각하여, 상기 층간 절연막 패턴의 측벽에 절연 스페이서들을 형성하는 단계와;
    상기 절연 스페이서들에 의해 노출된 인트린직 베이스 확산층을 타겟으로, 소정의 제 2 도전형 불순물을 선택적으로 이온 주입하여, 상기 인트린직 베이스 확산층의 일부에 에미터 확산층을 형성하는 단계와;
    상기 인트린직 베이스 확산층 및 에미터 확산층이 노출되도록 상기 절연 스페이서들을 모두 제거하는 단계와;
    상기 절연 스페이서들의 제거에 의해 노출된 상기 인트린직 베이스 확산층을 타겟으로, 소정의 제 1 도전형 불순물을 선택적으로 이온 주입하여, 상기 인트린직 베이스 확산층의 내부에 위치하면서, 상기 에미터 확산층과 전기적으로 분리된 익스트린직 베이스 확산층을 형성하는 단계를 포함하는 것을 특징으로 하는 고 내압용 반도체 소자의 제조방법.
  10. 삭제
  11. 제 9 항에 있어서, 상기 스페이서 원료막은 폴리 실리콘 재질 또는 질화막 재질로 이루어지는 것을 특징으로 하는 고 내압용 반도체 소자의 제조방법.
  12. 제 9 항에 있어서, 상기 스페이서 원료막은 4000Å~10000Å의 두께를 갖는 것을 특징으로 하는 고 내압용 반도체 소자의 제조방법.
  13. 제 9 항에 있어서, 상기 익스트린직 베이스 확산층을 형성하기 위한 상기 제 1 도전형 불순물은 중 농도로 이온 주입되는 것을 특징으로 하는 고 내압용 반도체 소자의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
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CN109300979A (zh) * 2018-09-26 2019-02-01 深圳市心版图科技有限公司 一种三极管的制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5114870A (en) * 1979-05-25 1992-05-19 Hitachi, Ltd. Method for manufacturing field effect transistors
JPH1050721A (ja) * 1996-05-01 1998-02-20 Motorola Inc バイポーラ・トランジスタおよび製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5114870A (en) * 1979-05-25 1992-05-19 Hitachi, Ltd. Method for manufacturing field effect transistors
JPH1050721A (ja) * 1996-05-01 1998-02-20 Motorola Inc バイポーラ・トランジスタおよび製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109300979A (zh) * 2018-09-26 2019-02-01 深圳市心版图科技有限公司 一种三极管的制作方法

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