JPH0870043A

JPH0870043A - 半導体装置の製造方法

Info

Publication number: JPH0870043A
Application number: JP22742294A
Authority: JP
Inventors: Seiki Kakihara; 清貴柿原
Original assignee: NKK Corp; Nippon Kokan Ltd
Current assignee: JFE Engineering Corp
Priority date: 1994-08-30
Filing date: 1994-08-30
Publication date: 1996-03-12

Abstract

(57)【要約】（修正有）【目的】間隔の狭い２つのゲート電極間にリソグラフィ
工程のアラインメント誤差を考慮せずにコンタクトホー
ルを形成でき、また基板表面の拡散層との接触抵抗を低
減できる半導体装置の製造方法を提供する。【構成】表面に拡散層２７を有する半導体基板２１上
に、ゲート酸化膜２２を介して拡散層２７を股ぐように
離れた２つのゲート電極２４を形成し、これらゲート電
極を含む基板上に最下層のＳｉ酸化膜２８、中間層のＳ
ｉ窒化膜２９と最上層のＢＰＳＧ膜３０を順次積層し
た。これら層間絶縁膜の最上層をエッチングする時はＣ
Ｆ_４／ＣＨＦ_３ガスを用い、最上層のエッチング速度を
中間層のそれより大きくし、中間層２９に対してはＳＦ
_６ガスを用いそのエッチング速度を最下層のよれより大
きくし、さらに最下層２８の時は再びＣＦ_４／ＣＨＦ_３
ガスに切換えて、拡散層に対応する層間絶縁膜を選択的
にエッチングしてコンタクトホール３２を形成した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置の製造方法
に関し、特に多層構造の層間絶縁膜を構成する各層のエ
ッチングレートに適宜差をつけてコンタクトホールの形
成に改良を施した半導体装置の製造方法に関する。

【０００２】

【従来の技術】周知の如く、例えばＳＲＡＭ等の半導体
装置においては、半導体基板上にゲート酸化膜を介して
複数のゲート電極が互いに離間するように形成されてい
る。こうした半導体装置においては、素子の高集積化に
伴なってゲート電極の間隔が狭くなる傾向にある。従っ
て、ゲート電極間に位置する層間絶縁膜をエッチングし
てコンタクトホールを形成する際に、フォトリソグラフ
ィ工程のアライメント誤差を考慮しなければならない。
その為、スペース的にマージンを確保する必要があり、
これにより集積化が難しくなってきている。

【０００３】そこで、こうした問題点を回避するため
に、従来自己整合的にコンタクトホールを形成するため
に種々の提案がなされている。以下に、その一例を示
す。図１〜図３は、従来の半導体装置の製造方法を工程
順に示すものである。以下、半導体装置の製造方法を説
明する。

【０００４】（１）まず、Ｓｉ基板１上に厚み１５nmの
ゲート酸化膜２を熱酸化法により形成する。つづいて、
化学気相堆積（ＣＶＤ）法により厚さ３００nmの第１多
結晶シリコン膜を形成する。ひきつづき、気相拡散法に
より前記第１多結晶シリコン膜中にリンを導入する。次
に、前記第１多結晶シリコン膜の表面を酸化した後、こ
の上に厚さ１５０nmの窒化ケイ素膜（又はシリコン酸化
膜）をＣＶＤ法により堆積する。つづいて、フォト・リ
ソグラフィ技術によりレジスト（図示せず）を形成後、
このレジストを用いて反応性イオンエッチング（ＲＩ
Ｅ）法により前記窒化ケイ素膜及び第１多結晶シリコン
膜を選択的にエッチングし、窒化ケイ素膜パターン３、
多結晶シリコンからなるゲート電極４を形成する。次
に、前記レジストを剥離後、前記窒化ケイ素膜パターン
３及びゲート電極４をマスクとして前記基板１にＰ（リ
ン）イオンをイオン注入し、浅い第１不純物層５を形成
する。つづいて、全面にＣＶＤ法により厚さ３５０nmの
酸化膜６を堆積させた後、ＲＩＥ法により前記酸化膜６
をエッチングし、窒化ケイ素膜パターン３及びゲート電
極４の側壁にのみ前記酸化膜（スペーサ−）６を残存さ
せる（図１参照）。

【０００５】（２）次に、前記窒化ケイ素膜パターン３
及びスペーサー５をマスクとして、Ａｓイオンを前記リ
ンイオンより大きなドーズ量，加速エネルギーで基板１
にイオン注入し、深い第２不純物層（図示せず）を形成
する。つづいて、アニール処理を施し、ゲート電極４よ
りの浅い第１拡散層７ａと深い第２拡散層７ｂからなる
拡散層７を形成する。次いで、ＣＶＤ法により全面に第
２シリコン酸化膜８を形成した後、フォト・リソグラフ
ィ技術とＲＩＥ法により前記第２シリコン酸化膜８をそ
の一部が前記窒化ケイ素膜パターン３上にオーバーラッ
プするようにエッチングする。次に、厚さ１００nmの第
２多結晶シリコン膜９をＣＶＤ法により堆積する。つづ
いて、この第２多結晶シリコン膜９にＡｓをイオン注入
して、第２多結晶シリコン膜９中にＡｓを導入する。つ
づいて、Ａｓが導入された第２多結晶シリコン膜９をフ
ォト・リソグラフィ技術とＲＩＥ法により、前記第２シ
リコン酸化膜８上に延出するようにエッチングする。更
に、ＣＶＤ法により、厚さ１５０nmの第３シリコン酸化
膜10，厚さ７００nmのボロンリンガラス膜11を順次形成
する（図２参照）。

【０００６】（３）次に、フォト・リソグラフィ技術と
等方性エッチング及びＲＩＥ法により、前記ボロンリン
ガラス膜11及び第３シリコン酸化膜10を選択的にエッチ
ングし、第２多結晶シリコン膜９が露出するようにコン
タクトホール12を形成する。つづいて、スパッタリング
法により全面にＴｉ（厚み２０nm）／ＴｉＮ（厚み８０
nm）／Ａｌ（厚み４００nm）からなる金属層を形成す
る。つづいて、フォト・リソグラフィ技術及びＲＩＥ法
により前記金属層をパターニングし、前記第２多結晶シ
リコン膜パターン８に接続するＴｉ／ＴｉＮ／Ａｌから
なる配線13を形成し、半導体装置を製造する（図３参
照）。

【０００７】

【発明が解決しようとする課題】しかしながら、従来技
術によれば、層間絶縁膜にコンタクトホール12を形成す
る際、コンタクトホール12を自己整合的に形成するため
のマージンをかせぐためにエッチングストッパーとして
第２多結晶シリコン膜９を形成する必要がある。従っ
て、フォト・リソグラフィ工程やエッチング工程が必要
となり、工程が多くなるという問題点がある。

【０００８】この発明はこうした事情を考慮してなされ
たもので、層間絶縁膜の最上層をエッチングする時は最
上層のエッチングレートを中間層のそれよりも大きく
し、かつ中間層をエッチングする時は中間層のエッチン
グレートを最下層のそれよりも大きくして、前記拡散層
に対応する前記層間絶縁膜を選択的にエッチングしてコ
ンタクトホールを形成することにより、間隔の狭い２つ
ゲート電極間にコンタクトホールを形成する場合でもフ
ォトリソグラフィ工程のアライメント誤差を考慮するこ
となく素子の高集積化を実現できるとともに、基板表面
の拡散層とのコンタクト抵抗を低くすることができる半
導体装置の製造方法を提供することを目的とする。

【０００９】

【課題を解決するための手段】この発明は、表面に拡散
層を有する半導体基板と、この半導体基板上にゲート酸
化膜を介して形成された、前記拡散層をまたぐように互
いに離間した少なくとも２つのゲート電極と、これらの
ゲート電極を含む前記基板上に形成された、最下層、中
間層及び最上層を順次基板側から積層した層間絶縁膜と
を具備する半導体装置を製造する方法において、前記層
間絶縁膜の最上層をエッチングする時は最上層のエッチ
ングレートを中間層のそれよりも大きくし、かつ中間層
をエッチングする時は中間層のエッチングレートを最下
層のそれよりも大きくして、前記拡散層に対応する前記
層間絶縁膜を選択的にエッチングしてコンタクトホール
を形成する工程を具備することを特徴とする半導体装置
の製造方法である。

【００１０】この発明において、前記層間絶縁膜の最上
層，中間層，最下層のエッチング速度選択比は、最上層
のエッチング時は最上層／中間層≧２０／１であり、中
間層のエッチング時は中間層／最下層≧５／１であるこ
とが好ましい。前記層間縁膜の各層の材料の具体例とし
ては、最上層としてボロンリンガラス膜、中間層として
窒化ケイ素膜もしくは多結晶シリコン膜、最下層として
シリコン酸化膜が挙げられる。

【００１１】

【作用】この発明においては、まず基板上にゲート酸化
膜を介してゲート電極，窒化ケイ素膜パターンを形成
し、これらの側壁にスペーサーを形成し、さらにアニー
ル処理により基板表面に拡散層を形成した後、全面に層
間絶縁膜を構成する最下層，中間層及び最上層を順次積
層する。そして、レジストパターンをマスクとしてこれ
らの膜を、上から順次上述したエッチング条件で選択的
にエッチングする。

【００１２】そして、層間絶縁膜の最上層エッチングす
る際は、最上層のエッチング速度を中間層のエッチング
速度より著しく大きくし、かつ中間層をエッチングする
際は中間層のエッチング速度を最下層のエッチング速度
より著しく大きくしてエッチングを行なう。そのため、
最上層，中間層及び最下層を順次選択的にエッチングで
き、もって間隔の狭い２つのゲート電極間の層間絶縁膜
に従来のようにフォトリソグラフィ工程のアライメント
誤差を考慮することなく、コンタクトホールを容易に形
成することができる。

【００１３】また、従来のように配線をパターン化した
多結晶シリコン膜を介して基板表面の拡散層に接続させ
るのではなく、配線を直接基板表面の拡散層に接続する
ため、従来と比べ、基板とのコンタクト抵抗を低く抑え
ることができる。

【００１４】

【実施例】以下、この発明の一実施例を図４〜図８を参
照して工程順に説明する。（１）まず、Ｓｉ基板21上に厚み１５nmのゲート酸化膜
22を熱酸化法により形成した。つづいて、化学気相堆積
（ＣＶＤ）法により厚さ３００nmの第１多結晶シリコン
膜を形成した。ひきつづき、気相拡散法により前記第１
多結晶シリコン膜中にドーズ量１×１０²⁰cm^-3でリンを
導入した。次に、前記第１多結晶シリコン膜の表面を酸
化した後、この上に厚さ１５０nmの窒化ケイ素膜（又は
シリコン酸化膜）をＣＶＤ法により堆積する。つづい
て、フォト・リソグラフィ技術によりレジスト（図示せ
ず）を形成後、このレジストを用いてＳＦ₆／ＨＢｒ，
ＣＦ₄，ＨＢｒ／Ｃｌ₂をエッチングガスとする反応性
イオンエッチング（ＲＩＥ：Ｒeactive Ｉon Ｅtchin
g）法により前記窒化ケイ素膜及び第１多結晶シリコン
膜を選択的にエッチングし、窒化ケイ素膜パターン23、
多結晶シリコンからなるゲート電極24を形成した。

【００１５】次に、前記レジストを剥離後、前記窒化ケ
イ素膜パターン23及びゲート電極24をマスクとして前記
基板21にリンイオンをドーズ量５×１０¹³cm^-3，加速エ
ネルギー４０ＫｅＶの条件でイオン注入し、浅い第１不
純物層25を形成する。つづいて、全面にＣＶＤ法により
厚さ３５０nmの酸化膜26を堆積させた後、エッチングガ
スとしてＣＦ₄／ＣＨＦ₃を用いてＲＩＥ法により前記
酸化膜26をエッチングし、窒化ケイ素膜パターン23及び
ゲート電極24の側壁にのみ前記酸化膜（スペーサ−）26
を残存させた（図４参照）。

【００１６】（２）次に、前記窒化ケイ素膜パターン23
及びスペーサー26をマスクとして、Ａｓイオンをドーズ
量４×１０¹⁵cm^-3，加速エネルギー８０ＫｅＶの条件で
基板21にイオン注入し、深い第２不純物層を形成した。
つづいて、アニール処理を施し、ゲート電極24寄りの浅
い第１拡散層27ａと深い第２拡散層27ｂからなる拡散層
27を形成した。次いで、全面に厚さ１５０nmのシリコン
酸化膜（最下層）28、厚さ５０nmの窒化ケイ素膜（中間
層）29及び厚さ７００nmのボロンリンガラス膜（最上
層）30を順次堆積した。ここで、各膜を総称して層間絶
縁膜と呼ぶ。なお、前記窒化ケイ素膜の代わりに不純物
ノンドープ多結晶シリコン膜を用いても良い。更に、前
記ボロンリンガラス膜30上にレジストを形成した後、フ
ォトリソグラフィ技術でレジストの露光・現像を行な
い、コンタクトホール形成予定部が開口したレジストパ
ターン31を形成した（図５参照）。

【００１７】（３）次に、ＣＦ₄／ＣＨＦ₃をエッチン
グガスとするＲＩＥ法により、最上層である前記ボロン
リンガラス膜30を選択的にエッチングした（図６参
照）。ここで、ボロンリンガラス膜30をエッチングする
際のエッチング条件及び窒化ケイ素膜29に対するエッチ
ング速度選択比は、下記「表１」の通りとした。表１（エッチング条件）ＣＦ₄ ：２５ｓｃｃｍＣＨＦ₃ ：３５ｓｃｃｍＡｒ：２００ｓｃｃｍ圧力：５００ｍＴｏｒｒ出力：１３００Ｗ（エッチング速度選択比）２０／１≦ボロンリンガラス膜／窒化ケイ素膜前記ボロンリンガラス膜30のエッチングに際しては、上
記したようにボロンリンガラス膜30のエッチング速度が
その下層である窒化ケイ素膜29のエッチング速度よりも
著しく大きいため、エッチングは窒化ケイ素膜29で止ま
った。

【００１８】（４）次に、エッチングガスをＳＦ₆に切
り換えてＲＩＥ法により、中間層である前記窒化ケイ素
膜29を選択的にエッチングした（図７参照）。ここで、
窒化ケイ素膜29をエッチングする際のエッチング条件及
びシリコン酸化膜28に対するエッチング速度選択比は、
下記「表２」の通りとした。

【００１９】表２（エッチング条件）ＳＦ₆ ：１５０ｓｃｃｍＨｅ：１３０ｓｃｃｍ圧力：４５０ｍＴｏｒｒ出力：２５０Ｗ（エッチング速度選択比）窒化ケイ素膜／シリコン酸化膜＞５／１つづいて、再度エッチングガスをＣＦ₄／ＣＨＦ₃に切
り換えて、ゲート電極の側壁のスペーサー26の形状は保
ちつつ、ＲＩＥ法によりシリコン酸化膜28を選択的にエ
ッチングし、コンタクトホール32を形成した（図８参
照）。

【００２０】（９）次に、レジストパターン31を剥離し
た後、スパッタリング法により、Ｔｉ（厚さ２０nm）／
ＴｉＮ（厚さ８０nm）／Ａｌ（４００nm）からなる配線
材料を堆積した。つついて、この配線材料をフォトリソ
グラフィ技術とＢＣｌ₃／Ｃｌ₂を用いたＲＩＥ法によ
りパターニングし、コンタクトホール32を介して前記拡
散層27に接続するＴｉ／ＴｉＮ／Ａｌからなる配線33を
形成し、半導体装置を製造した（図９参照）。

【００２１】このように、上記実施例では、基板21上に
ゲート酸化膜22を介してゲート電極24，窒化ケイ素膜パ
ターン23を形成し、これらの側壁にスペーサー26を形成
し、さらにアニール処理により基板21表面に拡散層27を
形成した後、全面にシリコン酸化膜28，窒化ケイ素膜29
及びボロンリンガラス膜30を順次積層する。そして、レ
ジストパターン31をマスクとしてこれらの膜を、上から
順次上述したエッチング条件で選択的にエッチングす
る。即ち、層間絶縁膜の上層であるボロンリンガラス膜
30をエッチングする際はボロンリンガラス膜30のエッチ
ング速度を中間層である窒化ケイ素膜29のエッチング速
度より著しく大きくし、かつ窒化ケイ素膜29をエッチン
グする際は窒化ケイ素膜29のエッチング速度を最下層で
あるシリコン酸化膜28のエッチング速度より著しく大き
くしてエッチングするため、ボロンリンガラス膜30，窒
化ケイ素膜29及びシリコン酸化膜28を順次選択的にエッ
チングでき、もって間隔の狭い２つのゲート電極24，24
間の３層構造の層間絶縁膜に従来のようにフォトリソグ
ラフィ工程のアライメント誤差を考慮することなく、コ
ンタクトホール32を容易に形成することができる。

【００２２】また、従来（図３）のように配線をパター
ン化した多結晶シリコン膜を介して基板表面の拡散層に
接続させるのではなく、配線33を直接基板21表面の拡散
層27に接続しているため、従来と比べ、基板21とのコン
タクト抵抗を低く抑えることができる。

【００２３】なお、上記実施例では、層間絶縁膜の最上
層，中間層，最下層として、夫々ボロンリンガラス膜，
窒化ケイ素膜，シリコン酸化膜を用い、ボロンリンガラ
ス膜及び窒化ケイ素膜エッチング条件を上記表１，表２
のように設定した場合について述べたが、これに限定さ
れない。つまり、最上層，中間層，最下層のエッチング
速度選択比は、最上層のエッチング時は最上層／中間層
≧１０／１の範囲で、中間層のエッチング時は中間層／
最下層≧１０／１の範囲の絶縁材料であればなんでもよ
い。また、前記層間絶縁膜の最上層，中間層，最下層の
形成方法についても、上記実施例に記載した方法に限定
されない。

【００２４】更に、上記実施例では、基板表面に接続す
る配線の材料がＴｉ／ＴｉＮ／Ａｌである場合について
述べたが、これに限定されない。また、この配線の各材
料の厚みについても限定されないことは勿論のことであ
る。

【００２５】（付記的事項）この発明をまとめると、次
のようになる。

【００２６】１．表面に拡散層を有する半導体基板と、
この半導体基板上にゲート酸化膜を介して形成された、
前記拡散層をまたぐように互いに離間した少なくとも２
つのゲート電極と、これらのゲート電極を含む前記基板
上に形成された、最下層、中間層及び最上層を順次基板
側から積層した層間絶縁膜とを具備する半導体装置を製
造する方法において、前記層間絶縁膜の最上層をエッチ
ングする時は最上層のエッチングレートを中間層のそれ
よりも大きくし、かつ中間層をエッチングする時は中間
層のエッチングレートを最下層のそれよりも大きくし
て、前記拡散層に対応する前記層間絶縁膜を選択的にエ
ッチングしてコンタクトホールを形成する工程を具備す
ることを特徴とする半導体装置の製造方法。

【００２７】２．上記１において、前記層間絶縁膜の最
上層，中間層，最下層のエッチング速度選択比が、最上
層のエッチング時は最上層／中間層≧２０／１であり、
中間層のエッチング時は中間層／最下層≧５／１である
ことを特徴とする半導体装置の製造方法。こうした構成
にすることにより、最上層をエッチングするときは最上
層のみを、中間層をエッチングするときは中間層のみを
エッチングでき、もって最上層，中間層及び最下層を順
次確実に選択的にエッチングすることができる。

【００２８】３．上記１において、前記層間絶縁膜の最
上層としてボロンリンガラス膜、中間層として窒化ケイ
素膜もしくは多結晶シリコン膜、最下層としてシリコン
酸化膜を用いることを特徴とする半導体装置の製造方
法。

【００２９】４．表面に拡散層を有する半導体基板と、
この半導体基板上にゲート酸化膜を介して形成された、
前記拡散層をまたぐように互いに離間した少なくとも２
つのゲート電極と、これらのゲート電極を含む前記基板
上に形成された、最下層、中間層及び最上層を順次基板
側から積層した層間絶縁膜とを具備する半導体装置にお
いて、前記拡散層に対応する前記層間絶縁膜にコンタク
トホールが形成され、かつこのコンタクトホールに前記
拡散層に直接配線が接続されている構成の半導体装置。
こうした構成の半導体装置によれば、配線が拡散層に直
接接続されているため、従来（図３）のように多結晶シ
リコン膜を介した半導体装置に比べて、基板とのコンタ
クト抵抗を抑制することができる。

【００３０】

【発明の効果】以上詳述した如くこの発明によれば、層
間絶縁膜の最上層をエッチングする時は最上層のエッチ
ングレートを中間層のそれよりも大きくし、かつ中間層
をエッチングする時は中間層のエッチングレートを最下
層のそれよりも大きくして、前記拡散層に対応する前記
層間絶縁膜を選択的にエッチングしてコンタクトホール
を形成することにより、間隔の狭い２つゲート電極間に
コンタクトホールを形成する場合でもフォトリソグラフ
ィ工程のアライメント誤差を考慮することなく素子の高
集積化を実現できるとともに、基板表面の拡散層とのコ
ンタクト抵抗を低くすることができる半導体装置の製造
方法を提供できる。

【図面の簡単な説明】

【図１】従来の半導体装置の製造方法の一工程の説明図
を示し、具体的には窒化シリコン膜パターン及びスペー
サーをマスクとして基板に第１不純物層を形成した状態
の半導体装置の断面図。

【図２】従来の半導体装置の製造方法の一工程の説明図
を示し、具体的には全面にボロンリンガラス膜を形成し
た状態の半導体装置の断面図。

【図３】従来の半導体装置の製造方法の一工程の説明図
を示し、具体的には拡散層に不純物ドープ多結晶シリコ
ン膜を介して接続した状態の半導体装置の断面図。

【図４】この発明の一実施例に係る半導体装置の製造方
法の一工程の説明図を示し、具体的には窒化シリコン膜
パターン及びスペーサーをマスクとして基板に第１不純
物層を形成した状態の半導体装置の断面図。

【図５】この発明の一実施例に係る半導体装置の製造方
法の一工程の説明図を示し、具体的にはボロンリンガラ
ス膜上にレジストパターンを形成した状態の半導体装置
の断面図。

【図６】この発明の一実施例に係る半導体装置の製造方
法の一工程の説明図を示し、具体的にはレジストパター
ンをマスクとしてボロンリンガラス膜を選択的にエッチ
ングした後の状態の半導体装置の断面図。

【図７】この発明の一実施例に係る半導体装置の製造方
法の一工程の説明図を示し、具体的にはレジストパター
ンをマスクとして窒化ケイ素膜を選択的にエッチングし
た後の状態の半導体装置の断面図。

【図８】この発明の一実施例に係る半導体装置の製造方
法の一工程の説明図を示し、具体的にはレジストパター
ンをマスクとしてシリコン酸化膜を選択的にエッチング
した後の状態の半導体装置の断面図。

【図９】この発明の一実施例に係る半導体装置の製造方
法の一工程の説明図を示し、具体的には基板表面に形成
された拡散層に接続した配線を形成した後の状態の半導
体装置の断面図。

【符号の説明】

21…Ｓｉ基板、 22…ゲート酸化膜、 23…窒
化ケイ素膜パターン、24…ゲート電極、 26…スペ
ーサー、 27…拡散層、28…シリコン酸化膜、 29
…窒化ケイ素膜、 30…ボロンリンガラス膜、31…レ
ジストパターン、32…コンタクトホール、33…配線。

Claims

【特許請求の範囲】

【請求項１】表面に拡散層を有する半導体基板と、こ
の半導体基板上にゲート酸化膜を介して形成された、前
記拡散層をまたぐように互いに離間した少なくとも２つ
のゲート電極と、これらのゲート電極を含む前記基板上
に形成された、最下層、中間層及び最上層を順次基板側
から積層した層間絶縁膜とを具備する半導体装置を製造
する方法において、前記層間絶縁膜の最上層をエッチングする時は最上層の
エッチングレートを中間層のそれよりも大きくし、かつ
中間層をエッチングする時は中間層のエッチングレート
を最下層のそれよりも大きくして、前記拡散層に対応す
る前記層間絶縁膜を選択的にエッチングしてコンタクト
ホールを形成する工程を具備することを特徴とする半導
体装置の製造方法。
【請求項２】前記層間絶縁膜の最上層，中間層，最下
層のエッチング速度選択比が、最上層のエッチング時は
最上層／中間層≧２０／１であり、中間層のエッチング
時は中間層／最下層≧５／１であることを特徴とする請
求項１記載の半導体装置の製造方法。
【請求項３】前記層間絶縁膜の最上層としてボロンリン
ガラス膜、中間層として窒化ケイ素膜もしくは多結晶シ
リコン膜、最下層としてシリコン酸化膜を用いることを
特徴とする請求項１記載の半導体装置の製造方法。