JPH05136163A - 電界効果トランジスタの製法 - Google Patents
電界効果トランジスタの製法Info
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- JPH05136163A JPH05136163A JP32254491A JP32254491A JPH05136163A JP H05136163 A JPH05136163 A JP H05136163A JP 32254491 A JP32254491 A JP 32254491A JP 32254491 A JP32254491 A JP 32254491A JP H05136163 A JPH05136163 A JP H05136163A
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- gate electrode
- forming
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Abstract
(57)【要約】
【目的】 ＭＯＳ型電界効果トランジスタの製法におい
て、ゲート電極層を薄くしてもその側壁に十分な幅のサ
イドスペーサが得られるようにする。 【構成】 半導体基板１０の表面にゲート絶縁膜１２を
介してゲート電極層１４を形成した後、電極層１４をマ
スクとするイオン注入処理で低濃度ドレイン領域１６Ｄ
を形成する。そして、基板上面に高エッチ速度の第１の
絶縁膜と低エッチ速度の第２の絶縁膜とを順次に形成し
てから第２及び第１の絶縁膜をエッチバックすることに
より各々の絶縁膜の残存部分２４ｂ，２２ｂからなるサ
イドスペーサを形成する。必要に応じてサイドスペーサ
をさらにエッチング加工した後、電極層１４及びサイド
スペーサをマスクとするイオン注入処理で高濃度ドレイ
ン領域を形成する。
て、ゲート電極層を薄くしてもその側壁に十分な幅のサ
イドスペーサが得られるようにする。 【構成】 半導体基板１０の表面にゲート絶縁膜１２を
介してゲート電極層１４を形成した後、電極層１４をマ
スクとするイオン注入処理で低濃度ドレイン領域１６Ｄ
を形成する。そして、基板上面に高エッチ速度の第１の
絶縁膜と低エッチ速度の第２の絶縁膜とを順次に形成し
てから第２及び第１の絶縁膜をエッチバックすることに
より各々の絶縁膜の残存部分２４ｂ，２２ｂからなるサ
イドスペーサを形成する。必要に応じてサイドスペーサ
をさらにエッチング加工した後、電極層１４及びサイド
スペーサをマスクとするイオン注入処理で高濃度ドレイ
ン領域を形成する。
Description
【０００１】
【産業上の利用分野】この発明は、ＬＤＤ（Ｌｉｇｈｔ
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造のＭＯＳ型電界効
果トランジスタの製法に関し、特にゲート電極層を覆っ
て高エッチ速度の絶縁膜及び低エッチ速度の絶縁膜を順
次に形成した後これらの絶縁膜をエッチバックすること
により薄いゲート電極層でも十分な幅のサイドスペーサ
が得られるようにしたものである。
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造のＭＯＳ型電界効
果トランジスタの製法に関し、特にゲート電極層を覆っ
て高エッチ速度の絶縁膜及び低エッチ速度の絶縁膜を順
次に形成した後これらの絶縁膜をエッチバックすること
により薄いゲート電極層でも十分な幅のサイドスペーサ
が得られるようにしたものである。
【０００２】
【従来の技術】従来、ＬＤＤ構造のＭＯＳ型トランジス
タの製法としては、図７〜９に示すものが知られてい
る。
タの製法としては、図７〜９に示すものが知られてい
る。
【０００３】図７の工程では、シリコン等からなるＰ型
半導体基板１０の表面を熱酸化するなどしてシリコンオ
キサイドからなるゲート絶縁膜１２を形成した後、この
絶縁膜の上にポリシリコンを堆積してパターニングする
などしてゲート電極層１４を形成する。そして、電極層
１４をマスクとする選択的イオン注入処理により低濃度
のＮ- 型ソース領域１６Ｓ及びＮ- 型ドレイン領域１６
Ｄを形成する。この後、ＣＶＤ（ケミカル・ベーパー・
デポジション）法等により絶縁膜１２及び電極層１４を
覆ってシリコンオキサイド等の絶縁膜１８を形成する。
半導体基板１０の表面を熱酸化するなどしてシリコンオ
キサイドからなるゲート絶縁膜１２を形成した後、この
絶縁膜の上にポリシリコンを堆積してパターニングする
などしてゲート電極層１４を形成する。そして、電極層
１４をマスクとする選択的イオン注入処理により低濃度
のＮ- 型ソース領域１６Ｓ及びＮ- 型ドレイン領域１６
Ｄを形成する。この後、ＣＶＤ（ケミカル・ベーパー・
デポジション）法等により絶縁膜１２及び電極層１４を
覆ってシリコンオキサイド等の絶縁膜１８を形成する。
【０００４】次に、図８の工程では、ドライエッチング
処理により絶縁膜１８をエッチバックして絶縁膜１８の
残存部分からなるサイドスペーサ１８ａ及び１８ｂをゲ
ート電極層１４のソース側及びドレイン側にそれぞれ形
成する。
処理により絶縁膜１８をエッチバックして絶縁膜１８の
残存部分からなるサイドスペーサ１８ａ及び１８ｂをゲ
ート電極層１４のソース側及びドレイン側にそれぞれ形
成する。
【０００５】この後、図９の工程では、電極層１４及び
サイドスペーサ１８ａ，１８ｂをマスクとする選択的イ
オン注入処理により高濃度のＮ+ 型ソース領域２０Ｓ及
びＮ+ 型ドレイン領域２０Ｄをゲート電極層１４のソー
ス側及びドレイン側でＮ- 型ソース領域１６Ｓ及びＮ-
型ドレイン領域１６Ｄとそれぞれ連続するように形成す
る。
サイドスペーサ１８ａ，１８ｂをマスクとする選択的イ
オン注入処理により高濃度のＮ+ 型ソース領域２０Ｓ及
びＮ+ 型ドレイン領域２０Ｄをゲート電極層１４のソー
ス側及びドレイン側でＮ- 型ソース領域１６Ｓ及びＮ-
型ドレイン領域１６Ｄとそれぞれ連続するように形成す
る。
【０００６】図９に示すＭＯＳ型電界効果トランジスタ
にあっては、低濃度ドレイン領域（ＬＤＤ領域）１６Ｄ
を設けたことでドレイン近傍の電界集中が緩和されるた
め、ホットキャリヤに基づく特性劣化を抑制しうる利点
がある。
にあっては、低濃度ドレイン領域（ＬＤＤ領域）１６Ｄ
を設けたことでドレイン近傍の電界集中が緩和されるた
め、ホットキャリヤに基づく特性劣化を抑制しうる利点
がある。
【０００７】
【発明が解決しようとする課題】上記した従来法による
と、ゲート電極層１４の厚さに応じてその側壁につくサ
イドスペーサ１８ａ，１８ｂの幅に限界があり、電極層
１４を薄くした場合にサイドスペーサとして十分な幅の
ものを得るのが困難であった。
と、ゲート電極層１４の厚さに応じてその側壁につくサ
イドスペーサ１８ａ，１８ｂの幅に限界があり、電極層
１４を薄くした場合にサイドスペーサとして十分な幅の
ものを得るのが困難であった。
【０００８】この発明の目的は、ゲート電極層を薄くし
ても十分な幅のサイドスペーサを得ることができる新規
な電界効果トランジスタの製法を提供することにある。
ても十分な幅のサイドスペーサを得ることができる新規
な電界効果トランジスタの製法を提供することにある。
【０００９】
【課題を解決するための手段】この発明による電界効果
トランジスタの製法は、 （ａ）半導体基板の表面にゲート絶縁膜を介してゲート
電極層を形成する工程と、（ｂ）前記ゲート電極層をマ
スクとする選択的不純物導入処理により前記ゲート電極
層の一方側で前記半導体基板の表面に低濃度ドレイン領
域を形成する工程と、（ｃ）前記ゲート絶縁膜及び前記
ゲート電極層を覆って所定のエッチング条件下でエッチ
速度の速い第１の絶縁膜と該エッチング条件下でエッチ
速度の遅い第２の絶縁膜とを順次に形成する工程と、
（ｄ）前記第１及び第２の絶縁膜の積層を前記エッチン
グ条件にてエッチバックすることにより該第１及び第２
の絶縁膜の残存部分からなるサイドスペーサを前記低濃
度ドレイン領域の上方で前記ゲート電極層に隣接して形
成する工程と、（ｅ）前記ゲート電極層及び前記サイド
スペーサをマスクとする選択的不純物導入処理により前
記半導体基板の表面に前記低濃度ドレイン領域に連続し
て高濃度ドレイン領域を形成する工程とを含むものであ
る。
トランジスタの製法は、 （ａ）半導体基板の表面にゲート絶縁膜を介してゲート
電極層を形成する工程と、（ｂ）前記ゲート電極層をマ
スクとする選択的不純物導入処理により前記ゲート電極
層の一方側で前記半導体基板の表面に低濃度ドレイン領
域を形成する工程と、（ｃ）前記ゲート絶縁膜及び前記
ゲート電極層を覆って所定のエッチング条件下でエッチ
速度の速い第１の絶縁膜と該エッチング条件下でエッチ
速度の遅い第２の絶縁膜とを順次に形成する工程と、
（ｄ）前記第１及び第２の絶縁膜の積層を前記エッチン
グ条件にてエッチバックすることにより該第１及び第２
の絶縁膜の残存部分からなるサイドスペーサを前記低濃
度ドレイン領域の上方で前記ゲート電極層に隣接して形
成する工程と、（ｅ）前記ゲート電極層及び前記サイド
スペーサをマスクとする選択的不純物導入処理により前
記半導体基板の表面に前記低濃度ドレイン領域に連続し
て高濃度ドレイン領域を形成する工程とを含むものであ
る。
【００１０】このような製法にあっては、サイドスペー
サを形成した後、サイドスペーサを構成する第２の絶縁
膜の残存部分をエッチングすることにより該残存部分の
一部又は全部を除去し、このようなエッチングを受けた
サイドスペーサをマスクとして高濃度ドレイン形成を行
なうようにしてもよい。
サを形成した後、サイドスペーサを構成する第２の絶縁
膜の残存部分をエッチングすることにより該残存部分の
一部又は全部を除去し、このようなエッチングを受けた
サイドスペーサをマスクとして高濃度ドレイン形成を行
なうようにしてもよい。
【００１１】
【作用】この発明の製法によれば、エッチバックの過程
においてエッチ速度の遅い第２の絶縁膜の一部がエッチ
速度の速い第１の絶縁膜を覆う形でエッチングが進行す
るので、第１の絶縁膜は、第２の絶縁膜の一部で覆われ
た部分が確実に残存するようになり、サイドスペーサと
しては、第１及び第２の絶縁膜の残存部分からなる広い
幅のものが得られる。この場合、第１の絶縁膜の残存幅
は、主として第２の絶縁膜の残存幅に依存し、ゲート電
極層の厚さへの依存度が低い。従って、ゲート電極層を
薄くしても十分な幅のサイドスペーサを得ることができ
る。
においてエッチ速度の遅い第２の絶縁膜の一部がエッチ
速度の速い第１の絶縁膜を覆う形でエッチングが進行す
るので、第１の絶縁膜は、第２の絶縁膜の一部で覆われ
た部分が確実に残存するようになり、サイドスペーサと
しては、第１及び第２の絶縁膜の残存部分からなる広い
幅のものが得られる。この場合、第１の絶縁膜の残存幅
は、主として第２の絶縁膜の残存幅に依存し、ゲート電
極層の厚さへの依存度が低い。従って、ゲート電極層を
薄くしても十分な幅のサイドスペーサを得ることができ
る。
【００１２】また、上記したようにサイドスペーサを構
成する第２の絶縁膜の残存部分の一部又は全部を除去す
ると、ゲート電極層の近傍で段差が軽減され、平坦性が
向上する。
成する第２の絶縁膜の残存部分の一部又は全部を除去す
ると、ゲート電極層の近傍で段差が軽減され、平坦性が
向上する。
【００１３】
【実施例】図１〜６は、この発明の一実施例によるＬＤ
Ｄ構造のＭＯＳ型電界効果トランジスタの製法を示すも
ので、各々の図に対応する工程（１）〜（６）を順次に
説明する。なお、図７〜９と同様の部分には同様の符号
を付して詳細な説明を省略する。
Ｄ構造のＭＯＳ型電界効果トランジスタの製法を示すも
ので、各々の図に対応する工程（１）〜（６）を順次に
説明する。なお、図７〜９と同様の部分には同様の符号
を付して詳細な説明を省略する。
【００１４】（１）半導体基板１０の表面に図７に関し
て前述したと同様にしてゲート絶縁膜１２、ゲート電極
層１４、Ｎ- 型のソース及びドレイン領域１６Ｓ及び１
６Ｄを形成した後、ＣＶＤ法等により絶縁膜１２及び電
極層１４を覆って絶縁膜２２，２４を順次に堆積形成す
る。ここで、絶縁膜２２及び２４は、後述するドライエ
ッチング処理においてそれぞれエッチ速度が速いもの及
び遅いものであり、エッチング条件及び膜２２，２４の
構成材料を例示すると、次の通りである。
て前述したと同様にしてゲート絶縁膜１２、ゲート電極
層１４、Ｎ- 型のソース及びドレイン領域１６Ｓ及び１
６Ｄを形成した後、ＣＶＤ法等により絶縁膜１２及び電
極層１４を覆って絶縁膜２２，２４を順次に堆積形成す
る。ここで、絶縁膜２２及び２４は、後述するドライエ
ッチング処理においてそれぞれエッチ速度が速いもの及
び遅いものであり、エッチング条件及び膜２２，２４の
構成材料を例示すると、次の通りである。
【００１５】エッチング条件：ガスＣＨＦ3 、流量５０
ｓｃｃｍ、圧力７０ｍｔｏｒｒ 膜２２の構成材料：ＳｉＮ 膜２４の構成材料：ＳｉＯ2 （２）次に、上記したエッチング条件で絶縁膜２２，２
４の積層をエッチバックすることによりゲート電極層１
４のソース側には絶縁膜２４，２２の残存部分２４ａ，
２２ａからなる第１のサイドスペーサを形成し且つゲー
ト電極層１４のドレイン側には絶縁膜２４，２２の残存
部分２４ｂ，２２ｂからなる第２のサイドスペーサを形
成する。この場合、ゲート絶縁膜１２及びゲート電極層
１４の上にも絶縁膜２２が薄く残存するようにする。
ｓｃｃｍ、圧力７０ｍｔｏｒｒ 膜２２の構成材料：ＳｉＮ 膜２４の構成材料：ＳｉＯ2 （２）次に、上記したエッチング条件で絶縁膜２２，２
４の積層をエッチバックすることによりゲート電極層１
４のソース側には絶縁膜２４，２２の残存部分２４ａ，
２２ａからなる第１のサイドスペーサを形成し且つゲー
ト電極層１４のドレイン側には絶縁膜２４，２２の残存
部分２４ｂ，２２ｂからなる第２のサイドスペーサを形
成する。この場合、ゲート絶縁膜１２及びゲート電極層
１４の上にも絶縁膜２２が薄く残存するようにする。
【００１６】（３）引き続いてエッチングガスの組成を
変更するなどして残存部分２４ａ，２４ｂが殆どエッチ
されないようなエッチング条件を設定して選択エッチン
グ処理を行なうことにより絶縁膜１２及び電極層１４の
上の薄い絶縁膜２２を除去する。
変更するなどして残存部分２４ａ，２４ｂが殆どエッチ
されないようなエッチング条件を設定して選択エッチン
グ処理を行なうことにより絶縁膜１２及び電極層１４の
上の薄い絶縁膜２２を除去する。
【００１７】（４）次に、基板上面にレジスト層２６を
回転塗布法等により形成する。レジスト層２６は、残存
部分２４ａ，２４ｂの上端が覆われるように十分に厚く
形成する。
回転塗布法等により形成する。レジスト層２６は、残存
部分２４ａ，２４ｂの上端が覆われるように十分に厚く
形成する。
【００１８】（５）次に、レジスト層２６をエッチバッ
クすることにより残存部分２４ａ，２４ｂの上端近傍部
分を除去し、第１及び第２のサイドスペーサの上面を平
坦化する。この後、レジスト層２６を除去する。
クすることにより残存部分２４ａ，２４ｂの上端近傍部
分を除去し、第１及び第２のサイドスペーサの上面を平
坦化する。この後、レジスト層２６を除去する。
【００１９】（６）次に、残存部分２４ａ，２２ａから
なる第１のスペーサと、ゲート電極層１４と、残存部分
２４ｂ，２２ｂからなる第２のスペーサとをマスクとす
る選択的イオン注入処理により基板表面にＮ- 型ソース
及びドレイン領域１６Ｓ及び１６Ｄにそれぞれ連続して
Ｎ+ 型ソース及びドレイン領域２０Ｓ及び２０Ｄを形成
する。そして、基板上面にＣＶＤ法等によりＢＰＳＧ
（ボロンリンケイ酸ガラス）等の層間絶縁膜２７を形成
する。
なる第１のスペーサと、ゲート電極層１４と、残存部分
２４ｂ，２２ｂからなる第２のスペーサとをマスクとす
る選択的イオン注入処理により基板表面にＮ- 型ソース
及びドレイン領域１６Ｓ及び１６Ｄにそれぞれ連続して
Ｎ+ 型ソース及びドレイン領域２０Ｓ及び２０Ｄを形成
する。そして、基板上面にＣＶＤ法等によりＢＰＳＧ
（ボロンリンケイ酸ガラス）等の層間絶縁膜２７を形成
する。
【００２０】この後、ソース領域２０Ｓ、ゲート電極層
１４、ドレイン領域２０Ｄ等にそれぞれ対応した接続孔
を絶縁膜２７に形成する。そして、絶縁膜２７上にＡｌ
又はＡｌ合金等の配線材を被着してパターニングするこ
とによりソース配線層２８Ｓ、ゲート配線層２８Ｇ、ド
レイン配線層２８Ｄ等を形成する。これらの配線層２８
Ｓ、２８Ｇ及び２８Ｄは、それぞれ接続孔を介してソー
ス領域２０Ｓ、ゲート電極層１４及びドレイン領域２０
Ｄに接続される。
１４、ドレイン領域２０Ｄ等にそれぞれ対応した接続孔
を絶縁膜２７に形成する。そして、絶縁膜２７上にＡｌ
又はＡｌ合金等の配線材を被着してパターニングするこ
とによりソース配線層２８Ｓ、ゲート配線層２８Ｇ、ド
レイン配線層２８Ｄ等を形成する。これらの配線層２８
Ｓ、２８Ｇ及び２８Ｄは、それぞれ接続孔を介してソー
ス領域２０Ｓ、ゲート電極層１４及びドレイン領域２０
Ｄに接続される。
【００２１】上記した製法によれば、図９及び図６を対
比すれば明らかなようにゲート電極層１４を薄くしても
十分な幅のサイドスペーサが得られ、ゲート−ドレイン
間の距離を十分にとることができる。また、残存部分２
４ａ，２４ｂの上端近傍部分を除去したので、ゲート電
極層１４を薄くしたことと相俟って平坦性が向上する。
比すれば明らかなようにゲート電極層１４を薄くしても
十分な幅のサイドスペーサが得られ、ゲート−ドレイン
間の距離を十分にとることができる。また、残存部分２
４ａ，２４ｂの上端近傍部分を除去したので、ゲート電
極層１４を薄くしたことと相俟って平坦性が向上する。
【００２２】この発明は、上記実施例にのみ限定される
ものではなく、種々の改変形態で実施可能である。例え
ば、次のような変更が可能である。
ものではなく、種々の改変形態で実施可能である。例え
ば、次のような変更が可能である。
【００２３】（イ）図２のエッチバック処理が終った
後、図３〜５の工程を経ずに図６の工程に移るようにし
てもよい。この場合、絶縁膜１２及び電極層１４の上に
薄く残存した絶縁膜２２はイオン注入処理の後そのまま
残しておいて層間絶縁膜２７の一部として使うことがで
きる。
後、図３〜５の工程を経ずに図６の工程に移るようにし
てもよい。この場合、絶縁膜１２及び電極層１４の上に
薄く残存した絶縁膜２２はイオン注入処理の後そのまま
残しておいて層間絶縁膜２７の一部として使うことがで
きる。
【００２４】（ロ）図２又は図３の工程が終った後、図
４〜５の工程を経ずに図６の工程に移るようにしてもよ
い。この場合、図６の工程では、層間絶縁膜２７を例え
ばＣＶＤ膜−ＳＯＧ（スピンオンガラス）膜−ＣＶＤ膜
等の積層構造として平坦化を図ってもよい。
４〜５の工程を経ずに図６の工程に移るようにしてもよ
い。この場合、図６の工程では、層間絶縁膜２７を例え
ばＣＶＤ膜−ＳＯＧ（スピンオンガラス）膜−ＣＶＤ膜
等の積層構造として平坦化を図ってもよい。
【００２５】（ハ）図２又は図３の工程が終った後、図
４〜５の工程の代りに、残存部分２４ａ，２４ｂをすべ
て除去すべく選択エッチング処理を行ない、この後図６
の工程に移るようにしてもよい。この場合、第１及び第
２のスペーサは、それぞれ残存部分２２ａ及び２２ｂか
ら構成されることになるが、ソース及びドレイン領域２
０Ｓ及び２０Ｄの形成パターンは図６のものと同様であ
る。
４〜５の工程の代りに、残存部分２４ａ，２４ｂをすべ
て除去すべく選択エッチング処理を行ない、この後図６
の工程に移るようにしてもよい。この場合、第１及び第
２のスペーサは、それぞれ残存部分２２ａ及び２２ｂか
ら構成されることになるが、ソース及びドレイン領域２
０Ｓ及び２０Ｄの形成パターンは図６のものと同様であ
る。
【００２６】
【発明の効果】以上のように、この発明によれば、ゲー
ト電極層を覆う高エッチ速度及び低エッチ速度の絶縁膜
の積層をエッチバックすることにより各々の絶縁膜の残
存部分からなるサイドスペーサを形成するようにしたの
で、ゲート電極層を薄くしても十分な幅のサイドスペー
サが得られ、高信頼のＬＤＤ構造を実現可能となる効果
が得られるものである。
ト電極層を覆う高エッチ速度及び低エッチ速度の絶縁膜
の積層をエッチバックすることにより各々の絶縁膜の残
存部分からなるサイドスペーサを形成するようにしたの
で、ゲート電極層を薄くしても十分な幅のサイドスペー
サが得られ、高信頼のＬＤＤ構造を実現可能となる効果
が得られるものである。
【００２７】その上、サイドスペーサを構成する低エッ
チ速度の絶縁膜の残存部分をエッチングすると、基板上
面の平坦性が向上する効果も得られる。
チ速度の絶縁膜の残存部分をエッチングすると、基板上
面の平坦性が向上する効果も得られる。
【図１】〜
【図６】 この発明の一実施例による電界効果トランジ
スタの製法を示す基板断面図である。
スタの製法を示す基板断面図である。
【図７】〜
【図９】 従来の電界効果トランジスタの製法を示す基
板断面図である。
板断面図である。
１０：半導体基板、１２：ゲート絶縁膜、１４：ゲート
電極層、１６Ｓ，１６Ｄ：低濃度ソース，ドレイン領
域、２０Ｓ，２０Ｄ：高濃度ソース，ドレイン領域、２
２：高エッチ速度の絶縁膜、２４：低エッチ速度の絶縁
膜、２２ａ，２２ｂ，２４ａ，２４ｂ：サイドスペーサ
を構成する絶縁膜の残存部分。
電極層、１６Ｓ，１６Ｄ：低濃度ソース，ドレイン領
域、２０Ｓ，２０Ｄ：高濃度ソース，ドレイン領域、２
２：高エッチ速度の絶縁膜、２４：低エッチ速度の絶縁
膜、２２ａ，２２ｂ，２４ａ，２４ｂ：サイドスペーサ
を構成する絶縁膜の残存部分。
Claims (2)
- 【請求項１】（ａ）半導体基板の表面にゲート絶縁膜を
介してゲート電極層を形成する工程と、 （ｂ）前記ゲート電極層をマスクとする選択的不純物導
入処理により前記ゲート電極層の一方側で前記半導体基
板の表面に低濃度ドレイン領域を形成する工程と、 （ｃ）前記ゲート絶縁膜及び前記ゲート電極層を覆って
所定のエッチング条件下でエッチ速度の速い第１の絶縁
膜と該エッチング条件下でエッチ速度の遅い第２の絶縁
膜とを順次に形成する工程と、 （ｄ）前記第１及び第２の絶縁膜の積層を前記エッチン
グ条件にてエッチバックすることにより該第１及び第２
の絶縁膜の残存部分からなるサイドスペーサを前記低濃
度ドレイン領域の上方で前記ゲート電極層に隣接して形
成する工程と、 （ｅ）前記ゲート電極層及び前記サイドスペーサをマス
クとする選択的不純物導入処理により前記半導体基板の
表面に前記低濃度ドレイン領域に連続して高濃度ドレイ
ン領域を形成する工程とを含む電界効果トランジスタの
製法。 - 【請求項２】（ａ）半導体基板の表面にゲート絶縁膜を
介してゲート電極層を形成する工程と、 （ｂ）前記ゲート電極層をマスクとする選択的不純物導
入処理により前記ゲート電極層の一方側で前記半導体基
板の表面に低濃度ドレイン領域を形成する工程と、 （ｃ）前記ゲート絶縁膜及び前記ゲート電極層を覆って
所定のエッチング条件下でエッチ速度の速い第１の絶縁
膜と該エッチング条件下でエッチ速度の遅い第２の絶縁
膜とを順次に形成する工程と、 （ｄ）前記第１及び第２の絶縁膜の積層を前記エッチン
グ条件にてエッチバックすることにより該第１及び第２
の絶縁膜の残存部分からなるサイドスペーサを前記低濃
度ドレイン領域の上方で前記ゲート電極層に隣接して形
成する工程と、 （ｅ）前記サイドスペーサを構成する前記第２の絶縁膜
の残存部分をエッチングすることにより該残存部分の一
部又は全部を除去する工程と、 （ｆ）前記ゲート電極層と前記エッチングを受けたサイ
ドスペーサとをマスクとする選択的不純物導入処理によ
り前記半導体基板の表面に前記低濃度ドレイン領域に連
続して高濃度ドレイン領域を形成する工程とを含む電界
効果トランジスタの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32254491A JPH05136163A (ja) | 1991-11-11 | 1991-11-11 | 電界効果トランジスタの製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32254491A JPH05136163A (ja) | 1991-11-11 | 1991-11-11 | 電界効果トランジスタの製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05136163A true JPH05136163A (ja) | 1993-06-01 |
Family
ID=18144858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32254491A Pending JPH05136163A (ja) | 1991-11-11 | 1991-11-11 | 電界効果トランジスタの製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05136163A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106024713A (zh) * | 2015-04-03 | 2016-10-12 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制备方法、电子装置 |
| JP2018107379A (ja) * | 2016-12-28 | 2018-07-05 | 株式会社日立国際電気 | 半導体装置の製造方法、基板処理装置およびプログラム |
-
1991
- 1991-11-11 JP JP32254491A patent/JPH05136163A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106024713A (zh) * | 2015-04-03 | 2016-10-12 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制备方法、电子装置 |
| JP2018107379A (ja) * | 2016-12-28 | 2018-07-05 | 株式会社日立国際電気 | 半導体装置の製造方法、基板処理装置およびプログラム |
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