KR20050119409A - 소오스-드레인간의 전류가 개선된 전력 디바이스 및 그제조방법 - Google Patents
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Abstract
소오스-드레인 사이의 전류량을 증대시킬 수 있는 전력 소자 및 그 제조방법을 개시한다. 개시된 본 발명의 전력 소자는, 저면에 제 1 도전형의 드레인 영역을 포함하고 있는 제 1 도전형 반도체 기판, 상기 반도체 기판 상에 형성되며, 일정 간격 이격되어진 다수의 게이트 전극, 상기 게이트 전극 사이의 반도체 기판 영역에 제 1 깊이를 가지며 형성되는 제 2 도전형 웰, 상기 게이트 전극 사이의 제 2 도전형 웰 영역에 형성되며, 상기 제 1 깊이보다는 얕은 제 2 깊이를 가지며 형성되는 제 1 도전형 소오스 영역, 및 상기 소오스 영역의 소정 부분에 형성되는 제 2 도전형의 벌크 영역을 포함하며, 상기 소오스 영역의 표면에 소정 깊이의 그루브가 형성되어 있다.
Description
본 발명은 전력 디바이스 및 그 제조방법에 관한 것으로, 보다 구체적으로는 소오스 드레인간의 저항이 감소된 전력 디바이스 및 그 제조방법에 관한 것이다.
전력 디바이스 중 하나인 디모스(DMOS:double diffused MOS) 전계 효과 트랜지스터는 고전압, 중전류 및 빠른 스위칭 특성을 갖고, 전류의 흐름 방향에 따라 수직형 및 수평형으로 나뉜다. 이와같은 디모스 트랜지스터는 폴리실리콘 또는 실리사이드와 같은 내화성 물질로 게이트를 형성하고, 이 게이트 전극을 마스크로 이용한 확산 기술에 의해 접합 영역이 형성된다.
일반적인 수직형 디모스 트랜지스터에 대해 도 1을 참조하여 설명하도록 한다.
도 1에 도시된 바와 같이, 저부에 고농도 n형(n+) 불순물로 구성되는 드레인 영역(1)을 갖는 저농도 n형(n-) 기판(10) 상부에 게이트 절연막(15)을 포함하는 게이트 전극(20)을 형성한다. 게이트 전극(20) 사이의 기판(10)에, 게이트 전극(20)을 마스크로 하여 저농도 P형(p-)으로 된 p웰(25:혹은 바디 영역)을 공지의 이온 주입 공정에 의해 형성한다. 그 다음, 반도체 기판(10) 상부에 p웰(25) 영역이 노출되도록 제 1 마스크 패턴(도시되지 않음)을 형성한다음, 노출된 p웰(25) 영역에 고농도 n형(n+) 불순물을 주입하여 n+ 소오스 영역(30)을 형성한다. 제 1 마스크 패턴을 공지의 방법으로 제거한다음, n+ 소오스 영역(30)의 중앙 부분이 노출되도록 제 2 마스크 패턴(도시되지 않음)을 형성한다. 이어 노출된 n+ 소오스 영역(30)에 고농도 p형(p+) 불순물을 주입하여 p+ 벌크 영역(35)을 형성한다.
그 다음, 반도체 기판(10) 결과물 상부에 층간 절연막(40)을 형성하고, n+ 소오스 영역(30) 및 p+ 벌크 영역(35)이 노출되도록 층간 절연막(40)을 식각한다. 그후 노출된 n+ 소오스 영역(30) 및 p+ 벌크 영역(35)과 콘택되도록 배선(45)을 형성한다.
이러한 수직형 디모스 트랜지스터는 소오스 영역(30) 및 드레인 영역(1)이 상하로 배치됨에 따라 수직 방향으로 전류가 흐른다. 소오스-드레인 영역(30,10)간의 전류는 디모스 트랜지스터의 성능을 좌우하며, 보다 큰 전류가 흐를 수 있는 디모스 트랜지스터가 요구되고 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제를 달성하기 위하여, 소오스-드레인 사이의 전류량을 증대시킬 수 있는 전력 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 상기한 전력 소자의 제조방법을 제공하는 것이다.
본 발명의 목적과 더불어 그의 다른 목적 및 신규한 특징은, 본 명세서의 기재 및 첨부 도면에 의하여 명료해질 것이다. 본원에서 개시된 발명중, 대표적 특징의 개요를 간단하게 설명하면 다음과 같다.
우선, 본 발명에 따른 전력 소자는, 저면에 제 1 도전형의 드레인 영역을 포함하고 있는 제 1 도전형 반도체 기판, 상기 반도체 기판 상에 형성되며, 일정 간격 이격되어진 다수의 게이트 전극, 상기 게이트 전극 사이의 반도체 기판 영역에 제 1 깊이를 가지며 형성되는 제 2 도전형 웰, 상기 게이트 전극 사이의 제 2 도전형 웰 영역에 형성되며, 상기 제 1 깊이보다는 얕은 제 2 깊이를 가지며 형성되는 제 1 도전형 소오스 영역, 및 상기 소오스 영역의 소정 부분에 형성되는 제 2 도전형의 벌크 영역을 포함하며, 상기 소오스 영역의 표면에 소정 깊이의 그루브가 형성되어 있다.
또한, 본 발명의 다른 견지에 따른 전력 디바이스의 제조방법은, 저부에 제 1 도전형의 드레인 영역이 형성된 제 1 도전형 반도체 기판을 제공하는 단계, 상기 반도체 기판 상부에 일정 간격 이격되도록 다수의 게이트 전극 구조물을 형성하는 단계, 상기 게이트 전극을 마스크로 하여, 상기 반도체 기판에 제 2 도전형 웰을 형성하는 단계, 상기 게이트 전극을 마스크로 하여 상기 제 2 도전형 웰에 제 1 도전형의 소오스 영역을 형성하는 단계, 상기 게이트 전극 구조물 측벽에 스페이서를 형성하는 단계, 상기 스페이서를 마스크로 하여 상기 노출된 소오스 영역을 소정 깊이만큼 식각하여 그루브를 형성하는 단계, 상기 그루브가 형성된 소오스 영역에 추가의 제 1 도전형 불순물을 주입하는 단계, 및 상기 소오스 영역의 소정 부분에 제 2 도전형의 벌크 영역을 형성하는 단계를 포함한다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 2a 내지 도 2d는 본 발명에 따른 수직 디모스 트랜지스터의 제조방법을 설명하기 위한 각 공정별 단면도이다. 도 3은 본 발명에 따른 수직 디모스 트랜지스터의 단면도이다.
먼저 도 2a를 참조하여, n+ 드레인 영역(110)을 갖는 n- 반도체 기판(100)이 준비된다. n+ 드레인 영역(110)은 반도체 기판(100) 저면에 위치하며, n+ 드레인 영역(110)의 표면에는 드레인 전극(도시되지 않음)이 형성되어 있다. 이러한 반도체 기판(100) 상부에 게이트 절연막(115), 게이트 전극용 도전층(120) 및 하드 마스크막(125)을 순차적으로 적층한다음, 소정 부분 패터닝하여, 게이트 전극 구조물(130)을 형성한다. 이때, 게이트 전극용 도전층(120)은 도핑된 폴리실리콘막 및/또는 전이 금속 실리사이드막일 수 있고, 하드 마스크막은 PECVD(plasma enhanced chemical vapor deposition) 방식으로 형성된 실리콘 산화막일 수 있다. 이어서, 게이트 전극 구조물(130) 사이의 반도체 기판(100)에 p- 불순물을 주입하여 p웰(135) 혹은 p형 바디 영역을 형성한다. p웰(135)을 구성하는 p형 불순물은 예컨대, 보론(B)일 수 있다.
이어서, 도 2b에 도시된 바와 같이, 게이트 전극 구조물(130)에 의해 노출된 p웰 영역(130) 상부에 n+형 불순물을 이온 주입하여, n+ 소오스 영역(140)을 형성한다. n+형 불순물로는 인(P) 또는 비소(As)가 이용될 수 있다. 이때, 알려진 바와 같이, p형 불순물이 n형 불순물에 비해 확산 특성이 우수하므로, 상기 n+ 소오스 영역(140)은 동일한 마스크(게이트 전극 구조물)를 이용하여 형성된다하더라도, p웰(135) 내측에 위치한다.
다음, p웰(135) 및 소오스 영역(140)이 형성된 반도체 기판 상부에 스페이서용 절연막을 증착하고, 소오스 영역(140) 표면이 노출되도록 도 2c와 같이, 스페이서용 절연막을 에치백하여, 게이트 전극 구조물 양측벽에 스페이서(145)를 형성한다. 그후, 스페이서(145)를 마스크로 하여, 노출된 소오스 영역(140)을 소정 깊이 만큼 식각한다. 이에따라, 소오스 영역(140)내에 그루브(groove:150)가 형성된다. 이때, 그루브(150)는 소오스 영역(140)의 깊이와 같거나 작음이 바람직하다.
그후, 도 2d에 도시된 바와 같이, 게이트 전극 구조물(130) 상부 표면의 하드 마스크막(125)이 제거되도록, 하드 마스크막(125) 에치백을 수행한다. 이 에치백 공정에 의해, 게이트 전극 구조물(130a)은 게이트 전극용 도전층(120) 및 게이트 절연막(115)으로 구성되며, 상기 스페이서(145a)는 소정 두께만큼 제거된다. 그루브(150) 형성으로 인한 소오스 영역(141)의 깊이를 보완하기 위하여, 추가의 n+ 이온 주입 공정을 실시한다. 이때, 상기 n+ 이온 주입은 소오스 영역(141)이 원하는 깊이를 가질 수 있을 정도의 에너지로 주입함이 바람직하다. 상기 p웰을 형성하는 공정 및 소오스 영역을 형성하는 공정은 종래와 달리 마스크 없이 진행된다.
도 3에 도시된 바와 같이, 소오스 영역(141)의 소정 부분, 예를 들어, 소오스 영역(141)의 중앙 부분이 노출되도록 마스크 패턴(도시되지 않음)을 형성한다. 이어서, 노출된 소오스 영역(141)에 p+ 불순물을 이온 주입하여, p+ 벌크 영역(155)을 형성한다. 이때, p+ 벌크 영역(155)은 소오스 영역(141)의 깊이 보다 깊게 형성될 수 있다. 그후, 도면에는 도시되지 않았으나, 반도체 기판(100) 결과물 상부에 층간 절연막을 증착하고, 층간 절연막 상부에 상기 소오스 영역(141) 및 벌크 영역(155)과 콘택되도록 배선(소오스 배선)을 형성할 수 있다.
이와같은 본 발명의 수직형 디모스 트랜지스터는, 도 3에 도시된 바와 같이, 소오스 영역(141)에 소정 깊이의 그루브(150)가 형성되고, 그루브(150)에 의해 소오스 영역(141)의 깊이(면적)가 커짐에 따라, 소오스 영역(141) 및 드레인 영역(110) 사이의 거리가 가까워져서 전류가 증대된다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 소오스 영역(141)에 그루브(150)를 형성함에 따라, 소오스 영역(141)의 깊이(면적)를 증대시킬 수 있다. 이에따라, 소오스 영역(141)과 드레인 영역(110)사이의 커런트 패스(current path)가 증대되어, 전류를 증대시킬 수 있다.
또한, 본 발명의 수직형 디모스 트랜지스터는 P웰, 소오스 영역 및 그루브를 별도의 마스크 없이 게이트 전극 구조물에 의해 형성할 수 있으므로, 종래에 비해 마스크 공정을 감소시킬 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
도 1은 종래의 수직형 디모스 트랜지스터를 나타낸 단면도이다.
도 2a 내지 도 2d는 본 발명에 따른 수직형 디모스 트랜지스터의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 3은 본 발명에 따른 수직형 디모스 트랜지스터의 단면도이다.
Claims (7)
- 저면에 제 1 도전형의 드레인 영역을 포함하고 있는 제 1 도전형 반도체 기판;상기 반도체 기판 상에 형성되며, 일정 간격 이격되어진 다수의 게이트 전극;상기 게이트 전극 사이의 반도체 기판 영역에 제 1 깊이를 가지며 형성되는 제 2 도전형 웰;상기 게이트 전극 사이의 제 2 도전형 웰 영역에 형성되며, 상기 제 1 깊이보다는 얕은 제 2 깊이를 가지며 형성되는 제 1 도전형 소오스 영역; 및상기 소오스 영역의 소정 부분에 형성되는 제 2 도전형의 벌크 영역을 포함하며,상기 소오스 영역의 표면에 소정 깊이의 그루브가 형성되어 있는 것을 특징으로 하는 전력 디바이스.
- 제 1 항에 있어서, 상기 그루브는 상기 소오스 영역의 깊이보다는 얕게 형성되는 것을 특징으로 하는 전력 디바이스.
- 제 1 항에 있어서, 상기 제 2 도전형 벌크 영역은 상기 소오스 영역의 중심에 형성되며, 상기 소오스 영역의 깊이보다 더 큰 깊이를 갖는 것을 특징으로 하는 전력 디바이스.
- 상기 제 1 도전형은 n형이고, 상기 제 2 도전형은 p형인 것을 특징으로 하는 전력 디바이스.
- 저부에 제 1 도전형의 드레인 영역이 형성된 제 1 도전형 반도체 기판을 제공하는 단계;상기 반도체 기판 상부에 일정 간격 이격되도록 다수의 게이트 전극 구조물을 형성하는 단계;상기 게이트 전극을 마스크로 하여, 상기 반도체 기판에 제 2 도전형 웰을 형성하는 단계;상기 게이트 전극을 마스크로 하여 상기 제 2 도전형 웰에 제 1 도전형의 소오스 영역을 형성하는 단계;상기 게이트 전극 구조물 측벽에 스페이서를 형성하는 단계;상기 스페이서를 마스크로 하여 상기 노출된 소오스 영역을 소정 깊이만큼 식각하여 그루브를 형성하는 단계;상기 그루브가 형성된 소오스 영역에 추가의 제 1 도전형 불순물을 주입하는 단계; 및상기 소오스 영역의 소정 부분에 제 2 도전형의 벌크 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 전력 디바이스의 제조방법.
- 제 5 항에 있어서, 상기 게이트 전극 구조물을 형성하는 단계는,상기 반도체 기판상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상부에 게이트 전극용 도전층을 형성하는 단계;상기 도전층 상부에 하드 마스크막을 형성하는 단계; 및상기 하드 마스크막, 도전층 및 게이트 절연막을 소정 부분 식각하는 단계를 포함하는 것을 특징으로 하는 전력 디바이스의 제조방법.
- 제 6 항에 있어서, 상기 그루브를 형성하는 단계와, 상기 추가의 제 1 도전형 불순물을 주입하는 단계 사이에 상기 하드 마스크막을 제거하기 위한 에치백 단계를 더 포함하는 것을 특징으로 하는 전력 디바이스의 제조방법.
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2004
- 2004-06-16 KR KR1020040044491A patent/KR20050119409A/ko not_active Application Discontinuation
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