KR101412999B1 - 핀펫 디바이스들 - Google Patents
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Abstract
FinFET 반도체 디바이스들의 각종 실시예들이 개시되었다. 한 쌍의 정합 캐패시터는 공통 소스, 드레인 및/또는 채널을 공유하도록 형성될 수 있다. 따라서, 각 캐패시터의 캐패시턴스 특성은 상호 유사하도록 제조될 수 있다. FinFET 기술들을 이용하여 제조된 레지스터가 또한 설명된다. 레지스터는 상기 레지스터에 의해 기판을 따라 가로질러진 거리보다 더 긴 유효 길이로써 제조될 수 있다.
Description
본 발명은 핀펫 디바이스들에 관한 것이다.
반도체 디바이스들의 레이아웃 밀도가 증가하고 있다. 반도체 기판 상에 비평면(non-planar) 구조들을 만들기 위해 핀(fin)-타입 제조 기술들이 이용된다. 이러한 기술들에 있어서, 반도체 "핀"이 형성되며, 이는 디바이스의 게이트 형성을 가능하게 한다. 채널, 소스, 및/또는 드레인이 반도체 기판으로부터 외부로 융기(raised out)될 수 있기 때문에 디바이스 밀도가 증가되며, 이는 디바이스로부터 잠재적인 전류 누설을 줄일 수 있다. 따라서, 이러한 기술들에 따라 제조된 디바이스는 흔히 핀 형상의 전계 효과 트랜지스터(fin-shaped field effect transistor; FinFET)로 지칭된다.
본 발명의 일 측면에 따르면, 적어도 하나의 캐패시터를 형성하는 방법은: 반도체 기판에 핀(fin) 구조를 형성하는 단계로서, 상기 핀 구조는 제 1 측면과 제 2 측면을 가지며, 상기 제 1 측면과 상기 제 2 측면은 상기 핀 구조에 대하여 서로 대향하는 것인, 단계; 상기 실리콘 기판에 상기 제 1 측면에 인접한 제 1 트렌치(trench)와 상기 제 2 측면에 인접한 제 2 트렌치를 형성하는 단계; 상기 제 1 트렌치와 상기 제 2 트렌치 내에 절연층을 형성하는 단계; 상기 제 1 측면에 인접한 제 1 절연체 구조와 상기 제 2 측면에 인접한 제 2 절연체 구조를 형성하는 단계; 및 상기 제 1 절연체 구조에 인접한 제 1 도전체 구조와 상기 제 2 절연체 구조에 인접한 제 2 절연체 구조를 형성하는 단계를 포함한다.
바람직하게는, 제 1 전하는 상기 제 1 도전체 구조와 상기 핀 구조 사이에 유지(hold)되고, 제 2 전하는 상기 제 2 도전체 구조와 상기 핀 구조 사이에 유지될 수 있다.
바람직하게는, 상기 방법은: 상기 반도체 기판에서 제 2 핀 구조를 형성하는 단계로서, 상기 제 2 핀 구조는 제 3 측면과 제 4 측면을 가지며, 상기 제 3 측면과 상기 제 4 측면은 상기 제 2 핀 구조에 대하여 서로 대향하고, 상기 제 2 핀 구조는 상기 제 1 트렌치에 인접하는 것인, 단계; 및 상기 제 3 측면에 인접한 제 3 절연체 구조를 형성하는 단계를 더 포함할 수 있다.
바람직하게는, 제 3 전하는 상기 제 1 도전체 구조와 상기 제 2 핀 구조 사이에 유지될 수 있다.
바람직하게는, 상기 방법은 상기 제 2 핀 구조에 인접한 제 3 도전체 구조를 형성하는 단계를 더 포함하며, 상기 제 3 도전체 구조는 상기 제 2 도전체 구조에 기계적으로 연결될 수 있다.
바람직하게는, 상기 반도체 기판에 핀 구조를 형성하는 단계는: 상기 반도체 기판에 하드 마스크층을 증착하는 단계; 상기 핀 구조의 자리(location)에 대응하는 위치에서 상기 하드 마스크층 상에, 상기 핀 구조의 단면적의 표면적을 가지도록 크기가 변경된, 포토레지스트를 증착하는 단계; 및 상기 핀 구조를 형성하기 위하여 상기 하드 마스크층을 에칭하는 단계를 더 포함할 수 있다.
바람직하게는, 상기 제 1 절연체층과 상기 제 2 절연체층을 형성하는 단계는, 상기 핀 구조를 형성하기 위해 상기 하드 마스크층을 에칭한 다음에 절연체 재료를 증착하는 단계를 더 포함하고, 상기 절연체 재료는 상기 핀 구조와 접촉할 수 있다.
바람직하게는, 상기 제 1 도전체 구조와 상기 제 2 도전체 구조는 금속, 실리사이드, 및 폴리실리콘 중 하나를 포함할 수 있다.
바람직하게는, 상기 반도체 기판은 실리콘을 포함할 수 있다.
바람직하게는, 상기 제 1 절연체 구조와 상기 제 2 절연체 구조는 고-k 유전체 재료(high-k dielectric material) 및 산화물 절연체 재료 중 하나를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 정합 캐패시터 쌍(matched capacitor pair)을 포함하는 반도체 디바이스는: 반도체 기판 내 핀 구조로서, 상기 핀 구조는 제 1 측면과 제 2 측면을 가지며, 상기 제 1 측면과 상기 제 2 측면은 상기 핀 구조에 대하여 서로 대향하는 것인, 핀 구조; 상기 실리콘 기판에서 상기 제 1 측면에 인접한 제 1 트렌치와 상기 제 2 측면에 인접한 제 2 트렌치; 상기 제 1 트렌치와 상기 제 2 트렌치 내의 절연층; 상기 제 1 측면에 인접한 제 1 절연체 구조와 상기 제 2 측면에 인접한 제 2 절연체 구조; 및 상기 제 1 절연체 구조에 인접한 제 1 도전체 구조와 상기 제 2 절연체 구조에 인접한 제 2 절연체 구조를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 도전체 구조와 상기 제 2 도전체 구조는 금속, 실리사이드, 및 폴리실리콘 중 적어도 하나를 포함하고, 상기 제 1 절연체 구조와 상기 제 2 절연체 구조는 고-k 유전체 재료와 산화물 절연체 재료 중 적어도 하나를 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 레지스터를 형성하는 방법은: 반도체 기판에 적어도 하나의 핀 구조를 형성하는 단계로서, 상기 적어도 하나의 핀 구조는 제 1 측면, 제 2 측면 및 상면을 가지며, 상기 제 1 측면과 상기 제 2 측면은 상기 적어도 하나의 핀 구조에 대하여 서로 대향하는 것인, 단계; 상기 실리콘 기판에서 상기 제 1 측면과 상기 제 2 측면에 인접한 적어도 하나의 트렌치를 형성하는 단계; 상기 적어도 하나의 트렌치 내에 절연층을 형성하는 단계; 상기 제 1 측면, 상기 제 2 측면 및 상기 상면에 인접한 절연체층을 형성하는 단계; 및 상기 절연체층에 인접한 도전체 구조를 형성하는 단계로서, 상기 도전체 구조는 상기 제 1 측면, 상기 제 2 측면, 및 상기 상면을 가로지르는(traverse) 것인, 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 도전체 구조는 도핑된 폴리실리콘과 금속 중 하나를 더 포함할 수 있다.
바람직하게는, 상기 방법은, 상기 반도체 기판에 n-웰(well)을 형성하는 단계를 더 포함할 수 있다.
바람직하게는, 상기 n-웰은 상기 핀 구조 아래 상기 반도체 기판 내에 위치될 수 있다.
바람직하게는, 상기 방법은, 상기 반도체 기판 상에 제 2 절연체층을 형성하는 단계를 더 포함하고, 상기 제 2 절연체층은 상기 실리콘 기판과 상기 핀 구조 사이에 있을 수 있다.
바람직하게는, 상기 제 2 절연체층은 상기 반도체 기판 상에 증착된 산화물층을 더 포함할 수 있다.
바람직하게는, 상기 적어도 하나의 핀 구조는 복수의 핀 구조들을 더 포함하며, 또한 상기 도전체 구조를 형성하는 단계는 상기 복수의 핀 구조들 각각의 상기 제 1 측면, 상기 제 2 측면, 및 상기 상면을 더 가로지를 수 있다.
바람직하게는, 상기 절연체 구조는 고-k 유전체 재료와 산화물 절연체 재료 중 하나를 포함할 수 있다.
본 발명의 다수 측면들은 다음의 도면들을 참조하여 보다 잘 이해될 수 있다. 도면들에서 구성요소들은 반드시 크기가 조정될 필요는 없으며, 대신에 본 발명의 원리들을 명확하게 설명하기 위해 중점을 둔다. 또한, 도면들 내에서, 동일한 참조 번호들은 몇몇 도면에 걸쳐 대응하는 부분들을 지정한다.
도 1은 본 발명의 실시예에 따른 한 쌍의 정합 캐패시터들을 도시한 도면이다.
도 2는 본 발명의 실시예에 따른 도 1의 한 쌍의 정합 캐패시터들의 대안적인 도면이다.
도 3 내지 도 7은 본 발명의 실시예에 따른 도 1 및 도 2에 도시된 한 쌍의 정합 캐패시터들을 제조하는 방법을 도시한 도면이다.
도 8 및 도 9는 본 발명의 실시예에 따른 핀 구조 및/또는 게이트 구조의 추가 개수를 갖는 한 쌍의 정합 캐패시터들의 대안적인 도면이다.
도 10a 및 도 10b는 본 발명의 실시예에 따른 레지스터를 도시한 도면이다.
도 11 내지 도 17은 본 발명의 실시예에 따른 레지스터의 제조 방법을 도시한 도면이다.
도 1은 본 발명의 실시예에 따른 한 쌍의 정합 캐패시터들을 도시한 도면이다.
도 2는 본 발명의 실시예에 따른 도 1의 한 쌍의 정합 캐패시터들의 대안적인 도면이다.
도 3 내지 도 7은 본 발명의 실시예에 따른 도 1 및 도 2에 도시된 한 쌍의 정합 캐패시터들을 제조하는 방법을 도시한 도면이다.
도 8 및 도 9는 본 발명의 실시예에 따른 핀 구조 및/또는 게이트 구조의 추가 개수를 갖는 한 쌍의 정합 캐패시터들의 대안적인 도면이다.
도 10a 및 도 10b는 본 발명의 실시예에 따른 레지스터를 도시한 도면이다.
도 11 내지 도 17은 본 발명의 실시예에 따른 레지스터의 제조 방법을 도시한 도면이다.
본 발명의 실시예들은 FinFET 기술들을 이용함에 의한 정합 캐패시터들과 레지스터들의 제조에 관한 것이다. 금속-산화물-반도체 캐패시터들(Metal-Oxide-semiconductor capacitors, MOSCaps)이 반도체 디바이스들에 흔히 이용된다. 추가적으로, 당업자들이 이해할 수 있는 바와 같이, 유사 및/또는 동일한 캐패시턴스를 갖는 정합 MOSCap들이 다양한 디바이스들에 대해서 흔히 요구된다. 특히, 아날로그 신호들을 이용하는 반도체 디바이스들은 반도체 기판상에 제조된 두 개 이상의 캐패시터들의 캐패시턴스 정합을 보통 요구한다. 이해될 수 있는 바와 같이, MOSCap의 캐패시턴스 값은 캐패시터의 면적, 실리콘의 도핑, 및/또는 유전체의 두께에 의해 결정될 수 있다. 따라서, 도 1 및 도 2를 참조하면, 실리콘 도핑뿐만 아니라 유사 및/또는 거의 동일한 캐패시터 면적을 갖는 한 쌍의 정합 캐패시터들(100) 또는 MOSCaps의 일 실시예가 도시되어 있다. 다음의 도면들에서 알 수 있듯이, 본 발명의 실시예에 따른 설계에 있어, 절연체 또는 유전체 두께 또한 각각의 캐패시터 사이에서 유사하다.
도 1은 본 발명의 일 실시예에 따른 C1 및 C2로 표기된 한 쌍(100)의 정합 캐패시터들의 동작 이치를 도시한 것이다. 한 쌍의 캐패시터들(C1 및 C2)은 공통 드레인(103) 및 소스(105)를 공유한다. 전하가 각각의 게이트(107, 109) 및 공통 채널을 걸쳐서 유지될 수 있으며, 이는 종래 설계와 관련하여 상호 캐패시터들의 정합 특성을 향상시킬 수 있다. 도 2는 도 1에 도시된 정합 캐패시터들(100)의 대안적인 도면을 도시한다. 도 2는 FinFET 기술들을 이용하여 캐패시터들이 어떤 방식으로 3차원 구조로 형성될 수 있는지를 나타낸다. 따라서, 핀 구조(201)가 반도체 기판(203)상에 형성될 수 있다. 핀 구조(201) 자체뿐만 아니라 반도체 기판은, 예를 들어, 실리콘, 게르마늄, 또는 임의의 다른 반도체 재료와 같은 반도체 재료를 포함할 수 있다. 전하가 각각의 게이트(107, 109)와 핀 구조에 걸쳐서 각각 유지될 수 있도록, 각 캐패시터(C1 및 C2)의 게이트들(107, 109)은 핀 구조(201)와 인접하여 반도체 기판의 맨 위에 도전 재료를 이용하여 또한 형성될 수 있다.
도시된 캐패시터들(C1 및 C2)의 각각이 소스(105)와 드레인(103)뿐만 아니라 공통 반도체 핀 구조(201)를 공유하기 때문에, 각각의 캐패시턴스 속성(properties)은 이러한 특성(characteristics)을 포함하지 않는 설계에 비하여 밀접하게 정합된다. 추가적으로, 각 게이트(107, 109)가 도전 재료의 단일 증착으로 형성될 수 있기 때문에, 각 게이트(107, 109)의 화학적 및 물리적 속성 또한 거의 유사하다. 마찬가지로, 각 게이트(107, 109)와 핀 구조(201) 사이에 형성된 유전체 또는 절연체가 재료의 단일 증착으로 또한 형성되어, 동일한 이익을 가져온다. 다시 말해, 본 발명의 실시예들에 따르면, 2개의 정합 MOSCap들은 동일한 트랜지스터 상에 형성되고, 따라서, 각 캐패시터의 채널 도핑과 캐패시터 크기(capacitor dimensions)가 동일하거나 유사하다.
본 발명의 실시예들에 따라 형성된 예시적인 디바이스의 단면을 나타내고 있는 도 3 내지 도 7을 이하 참조한다. 도 3 내지 도 7에 도시된 정합 캐패시터들은 FinFET 기반 제조 기술을 이용하여 형성된다. 따라서, 반도체 기판(301)이 형성된다. 일부 실시예들에서, 기판(301)은, 예를 들어, 웨이퍼를 포함할 수 있으며, 상기 웨이퍼 상에는 반도체 디바이스들을 형성하는 다양한 다른 층들이 반도체 제조 과정에서 증착된다. 기판(301)은, 예를 들어, 단결정 실리콘, 게르마늄, SiGe, Ga, As 및/또는 당업자에 의해 이해될 수 있는 바와 같이 FinFET 제조 기술들과 호환 가능한 임의의 다른 반도체를 포함할 수 있다.
본 발명의 다양한 실시예들에 따른 정합 캐패시터 디바이스를 형성하기 위하여, 하드 마스크층(hard mask layer)(303)이 반도체 기판(301) 상에 증착될 수 있다. 하드 마스크층은, 예를 들어, 산화물층 또는 질화물층을 포함할 수 있으며, 또한 핀 구조의 형성을 가능하게 하도록 증착된다. 포토레지스트층(photoresist layer)(305)이 하드 마스크층(303) 상에 또한 증착된다. 포토레지스트층(305)은 정합 캐패시터들의 핀 구조의 표면적에 대응하는 영역에 증착될 수 있다. 다시 말해, 포토레지스트층(305)은 도 2의 예시 도면에서 소스(103), 드레인(105), 및 채널을 포함하는 핀 구조(201)에 대응하는 영역 내에 있을 수 있다.
이제 다음의 도면에 도시되는 정합 캐패시터들의 일부를 번갈아 형성하는 반도체 핀 구조(401)의 형성을 나타내고 있는 도 4를 참조한다. 핀 구조(401)는 포토레지스트층(301)이 증착되어 있지 않은 기판(301)의 일부를 에칭하여 형성될 수 있다. 하드 마스크층(303)과 기판(301)의 일부는, 포토레지스트층(305)이 증착되지 않은 반도체 기판(301)의 일부를 선택적으로 에칭하는 종래 임의의 습식 또는 건식 에칭 기술들과 같은, 적당한 에칭 기술을 이용하여 에칭되지 않을 수 있다. 핀 구조(401)를 형성하는 도 4에 도시된 바와 같은 반도체 기판(301)의 에칭은 핀 구조의 제 1 측면과 제 2 측면에 인접한 트렌치(trench)(403, 405)를 형성하기 위해 또한 작용할 수 있다. 핀 구조(401) 옆에 트렌치들을 형성하기 위해 별개의 에칭 프로세스가 이용될 수 있다는 점이 이해되어야 한다.
따라서, 이제 핀 구조와 인접한 각각의 트렌치(403, 405) 내에 절연층(511, 513)의 형성을 나타내고 있는 도 5를 참조하고자 한다. 포토레지스트층(305)은 화학 에칭 기술 또는 포토레지스트층(305)를 제거하는데 적당한 임의의 다른 기술에 의해 제거될 수 있다. 절연층(511, 513)은 그런 후에 반도체 기판상으로 증착될 수 있으며, 그리고 핀 구조(401) 및/또는 다음의 도면들에 도시된 정합 캐패시터들의 임의의 다른 구성요소로의 전류 누설 또는 그들로부터의 전류 누설을 감소 및/또는 방지할 수 있는 임의의 절연 또는 유전 재료 또는 산화물을 포함할 수 있다. 이러한 기술은 얕은 트렌치 격리(STI; shallow trench isolation)로서 당해 기술분야에서 공지되어 있다. 일부 실시예들에서, 얕은 트렌치(shallow trench)들은 핀 구조(401)에 인접하여 형성될 수 있고, 초과 재료(excess material) 또는 트렌치들의 높이 위로 연장하는 트렌치들 내로 증착된 재료로써 얕은 트렌치들에 증착된 절연층은 차후에 에칭되어 제거될 수 있다.
핀 구조(401)상에 절연체층(621)과 도전체층(619)의 증착을 나타내는 도 6을 이하에서 참조한다. 절연체층(621)은 핀 구조(401) 상으로 증착되어 핀 구조(401)의 노출면들을 덮을 수 있다. 다시 말해, 절연체층(621)은 증착되어 핀 구조(201)의 제 1 측면과 제 2 측면뿐만 아니라 핀 구조(201)의 상단을 덮을 수 있다. 절연체층(621)은, 예를 들어, 산화물 재료, 고-k 유전체(high-K dielectric), SiO2, 또는 절연 속성을 가지고 FinFET 디바이스들에 이용될 수 있는 임의의 기타 재료를 포함할 수 있다.
도전체층(conductor layer)(619)이 도시된 바와 같이 또한 증착될 수 있다. 도전층(619)은 도전성 금속, 다결정 실리콘, 폴리실리콘, 또는 이해할 수 있는 바와 같이 반도체 디바이스 내의 도전성 재료로서 작용할 수 있는 임의의 다른 도전성 재료와 같은 임의의 도전성 재료일 수 있지만, 이에 한정되지는 않는다. 절연층들(511, 513)의 상부뿐만 아니라 절연체층(621)에 인접하도록 도전체층(619)이 증착될 수 있다. 제 1 게이트 및 제 2 게이트는 다음의 도면들에서 도시된 바와 같이 도전층(619)으로부터 형성된다.
본 발명의 실시예에 따른 한 쌍의 정합 캐패시터(100)를 나타내고 있는 도 7을 이하 참조한다. 도 7에 도시된 바와 같이, 결과적인 제 1 절연체 구조(731) 및 제 2 절연체 구조(733)가 핀 구조의 제 1 측면과 제 2 측면에 인접하여 각각 형성되도록, 절연체층(621)은 FinFET 제조 공정에 적합한 종래 에칭 기술들을 이용하여 에칭될 수 있다. 추가적으로, 제 1 도전체 구조(741)와 제 2 도전체 구조(743)가 제 1 절연체 구조(731)와 제 2 절연체 구조(733)에 각각 인접하여 형성되도록, FinFET 제조 공정에 적합한 종래 에칭 기술들을 이용하여 선택된 도전성 재료뿐만 아니라 도전층(619) 또한 에칭될 수 있다.
일 실시예에서, 별개의 구조들이 핀 구조(401)의 반대 측면들 상에 형성되도록, 도 6에 도시된 도전층(619)뿐만 아니라 절연체층(621)이 충분한 정도로 에칭되어야 한다는 점을 주목하여야 한다. 추가적으로, 예시된 실시예에서, 핀 구조(401) 위에 증착된 하드 마스크(303)는 제거되도록 에칭되지 않았다. 일부 실시예들에서, 하드 마스크층(303)은 핀 구조(401)의 구조적인 안정성에 도움을 주도록 핀 구조(401) 위에 잔류할 수 있다. 다른 실시예들에서, 절연체층(621)의 증착 전에 제거되도록 하드 마스크층(303)이 에칭될 수 있다. 이러한 경우, 절연체층(621)은 핀 구조(401)의 제 1 측면과 제 2 측면에 인접한 별개의 제 1 절연체 구조(731)와 제 2 절연체 구조(733)를 형성하기 위해 또한 에칭될 수 있다. 묘사된 디바이스에 있어서, 전하가 핀 구조(401)뿐만 아니라 각각의 도전체 구조에 걸쳐서 유지될 수 있어, 결과적으로 한 쌍의 정합 캐패시터는 공통 반도체 핀 구조(401)를 공유하고 그리고 도전성 재료의 공통 증착에 의해 형성된다. 결과적으로, 한 쌍의 캐패시터들의 속성은 매우 유사하고 정합 캐패시터들을 요구하는 응용들에 적합하다.
본 발명에 따른 한 쌍의 정합 캐패시터(200)의 대안적인 실시예를 나타내고 있는 도 8을 이하 참조한다. 도 8에 도시된 일례에서, 핀 구조들(801)뿐만 아니라 도전체 구조들(851, 853)의 교번 어레이(alternating array)가 요망되는 정합 캐패시터 쌍의 캐패시턴스 속성에 따라 형성될 수 있다. 도시된 구조에서, 복수 반도체 핀 구조들의 각각의 측면에 차례로 인접한 절연체 구조들에 복수의 도전체 구조들이 인접하여 형성되도록, 제 1 캐패시터가 형성될 수 있다. 마찬가지로, 복수의 반도체 핀 구조들의 다른 측면에 차례로 인접한 절연체 구조들에 복수의 별개 도전체 구조들이 인접하여 형성되도록, 제 2 캐패시터가 형성될 수 있다. 제 1 캐패시터와 제 2 캐패시터를 포함하는 도전체 구조들(851, 853)은 도 8에 도시된 바와 같이 브리지 구조(871, 873)와 도전적으로뿐만 아니라 기계적으로 링크될 수 있다. 이러한 방식으로, 설계자는 필요에 따라 게이트 도전체 구조들뿐만 아니라 핀 구조의 개수를 증가시켜 큰 캐패시턴스를 갖는 디바이스를 구성할 수 있다.
도 9는 도 8을 참조하여 설명된 디바이스의 단면도를 나타내고 있다. 도 9의 일례에서, 복수의 핀 구조들(801)이 형성되고 마찬가지로 각각의 핀 구조에 인접하여 절연층들(803)이 형성된다. 절연체 구조들(807)이 상술한 바와 같이 각각의 핀 구조의 제 1 측면과 제 2 측면 각각에 인접하여 또한 형성된다. 도전체 구조들(851, 853)이 절연체 구조들(807)에 인접하여 또한 형성된다. 도전체 구조들(851, 853)이 도시된 교번 어레이에서 인접한 핀 구조들 사이에 배치되도록 형성될 수 있다는 점이 주목되어야 한다. 이러한 방식으로, 전하가 도전체 구조들과 2개 인접한 핀 구조들에 걸쳐서 유지될 수 있다.
본 발명의 실시예에 따른 FinFET 기술로 제조된 레지스터(300)의 실시예를 나타내고 있는 도 10a 및 도 10b를 이하 참조한다. 비실리사이드 폴리 레지스터(unsilicided poly resistor)들은 집적회로 설계에 널리 이용된다. 일부 설계에서, 특히 어떤 아날로그 회로에서 큰 저항이 요구된다. 반도체 디바이스 내의 레지스터의 저항은 다음의 식에 따라서 계산될 수 있다. 여기에서, R은 저항의 정도(예를 들어, 오옴)이고, ρ는 레지스터를 형성하기 위해 선택된 재료의 저항률 정도이며, L은 레지스터의 길이이고, 그리고 A는 그의 단면적이다:
R = ρ* L/A
일부 실시예들에서, 레지스터의 저항을 계산하기 위해 사용되는 단면적을 대신하여, 레지스터를 형성하기 위해 선택된 도전체의 폭이 또한 사용될 수 있음이 이해되어야 한다. 따라서, 종래 기술의 특정 설계에 따라 큰 저항을 얻기 위해, 그 저항 값에 비례하는 절대 길이(absolute length)를 갖는 레지스터가 일반적으로 요구된다. 본 발명의 실시예들은 레지스터 설계와 그에 의해 기판 상에 대응하는 추가 공간의 소모 없이 유효 길이가 증가될 수 있는 레지스터의 제조방법에 관한 것이다.
따라서, 도 10a 및 도 10b는 본 발명의 실시예들에 따른 레지스터의 일례를 도시한 것이다. 도 10a는 본 발명에 따른 레지스터의 상부 평면도이다. 도시된 일례에서, 도전체층(1001)은 하나 이상의 반도체 핀 구조들(1003)의 맨 위에 증착된다. 다음의 도면들에서 도시되는 바와 같이, 절연체는 핀 구조들(1003)과 도전체층(1001) 사이에 증착된다.
따라서, 도 10a의 레지스터(300)의 단면도를 나타내고 있는 도 10b를 이하 참조한다. 도 10b에 도시된 바와 같이, 도전체층(1001)은 도전체를 반도체 핀 구조들(1004)로부터 절연하는 절연체층(1005) 위에 증착된다. 도 10b의 비-제한적인 예시적 레지스터는 핀 구조들(1003)에 인접하여 형성된 절연층들(1007)에 의해 보다 더 정의된다. 다시 말해, 제조 공정은, 예를 들어, 도전체층(1001)으로부터 기판까지의 전류 누설을 감소 및/또는 방지하기 위해 얕은 트렌치 격리(STI, shallow trench isolation) 기술들을 이용한다.
기판은, 예를 들어, 도시된 핀 구조들(1003)이 형성될 수 있는 p-형 반도체 기판(1011)을 포함할 수 있다. 레지스터는 핀 구조(1003)의 일부분 아래의 p-형 반도체 기판(1011)에 형성된 n-웰(1009)에 의해 또한 특징지어진다. 확산, 이온 주입, 및/또는 p-형 기판(1011)에 n-웰을 형성하는 임의의 기타 공지 기술들에 의해 n-웰(1009)이 형성될 수 있다. n-웰(1009)은 p-형 기판과 도전체층(1001) 사이의 절연을 돕기 위해 p-형 기판(1011)에 형성된다.
따라서, FinFET 제조 기술들이 도시된 레지스터에서 이용되기 때문에, 도전체층(1001)에 의해 이동하는 직선거리보다 도전체의 유효 길이가 더 길다. 도시된 예에서, 유효 길이는 다음의 방정식에 의해 특징지어질 수 있다. 여기에서, L eff 는 도전체의 유효 길이이고, L은 도전체에 의해 가로질러진 직선거리이며, H는 도전체의 높이이고, 그리고 N은 도전체층(1001)이 형성된 핀 구조들(1003)의 개수이다:
L eff = L + 2 * h * N
상술한 방정식에 따르면, 도전체층(1001)의 유효 길이는 반도체 기판(1011)에 대해 도전체층(1001)에 의해 가로질러진 직선 거리뿐만 아니라 도전체층(1001)이 증착된 핀 구조들(1003)의 높이를 또한 포함한다.
따라서, 본 발명의 실시예에 따른 레지스터의 제조를 나타내는 도 11 내지 도 17을 이하 참조한다. 도 11에 도시된 바와 같이, 하드 마스크층(1013)이 반도체 기판(1011) 상에 증착될 수 있다. 일 실시예에서, 기판(1011)은 p-형 반도체 재료를 포함할 수 있다. 상술한 바와 같이, 하드 마스크층(1013)은 질화물, 산화물, 및/또는 유사한 속성을 갖는 공지된 다른 재료들를 포함할 수 있다. 추가적으로, 포토레지스트층(1015)이 핀 구조가 요망되는 각각의 위치에서 하드 마스크층(1013) 위에 증착될 수 있다.
도 12에 도시된 바와 같이, 핀 영역들(regions)이 규정될 수 있도록 기판(1011)과 하드 마스크층(1013)이 에칭되고, 포토레지스트층(1015)이 제거될 수 있다. 반도체 리소그래피 및/또는 임의의 기타 기술들과 같은 적절한 에칭 기술들이 이용되어 포토레지스트층(1015)이 배치되지 않은 하드 마스크층(1013)을 에칭한다. 상술한 바와 같이, 하드 마스크층(1013)은 구조의 형성 동안 및/또는 구조의 형성 후 핀 구조의 구조적인 안정성을 지원할 뿐만 아니라 핀 영역들을 규정한다. 도 13에 도시된 바와 같이, 반도체 기판(1011)은 핀 구조들(1003)을 형성하기 위해 선택적으로 에칭될 수 있다. 도 13에 도시된 에칭은 얕은 트렌치 격리를 가능하게 하도록 각각의 핀 구조에 인접한 트렌치들을 형성할 수 있다. 추가적으로, n-웰(1009)은 핀 구조(1003) 아래의 기판 영역에 적절한 도펀트들을 부여함으로써 핀 구조(1003)의 밑에 형성될 수 있다. P-형 반도체 재료가 남아있는 핀 구조(1003)뿐만 아니라 n-웰(1009) 아래에 P-형 반도체 기판(1011)의 일부가 남아 있도록 n-웰(1009)이 기판으로부터 형성될 수 있다.
각각의 핀 구조(1003)에 인접한 트렌치들에서 절연층들(1005)의 증착을 나타내는 도 14를 이하 참조한다. 상술한 바와 같이, 이러한 얕은 트렌치 격리 절차에 이용된 절연층들(1005)은 산화물층 또는 얕은 트렌치 격리를 이용하는데 적당한 임의의 다른 재료를 포함할 수 있다. 따라서, 도 15에서, 핀 구조들(1003)이 반도체 기판(1011)과 n-웰(1009) 위에 노출되도록 절연층들(1005)은 에칭될 수 있다.
도 16은 레지스터를 포함하는 도전체로부터 각각의 핀 구조들(1003)을 절연할 수 있는 절연체층(1017)의 증착을 나타내고 있다. 각각의 핀 구조(1003) 위에 증착된 절연체층(1017)은 절연체 재료를 대량으로 증착하고 이어서 증착된 절연체 재료를 에칭함으로써 형성되어, 각각의 핀 구조들(1003) 위에 도시된 절연체층들(1017)을 형성할 수 있다. 절연체층(1017)은, 예를 들어, 산화물 재료, 고-k 유전체(high-K dielectric) 재료, 또는 반도체 디바이스에서 절연체로서 역할을 하기 위한 적당한 임의의 기타 재료를 포함할 수 있다. 도 17은 핀 구조체들(1003) 위에 증착된 도전체층(1020)의 형성을 나타내고 있다. 상술한 바와 같이, 도전체층(1020)은 폴리실리콘, 금속, 또는 반도체 디바이스에서 도전체로서 이용하는데 적당한 임의의 기타 재료를 포함할 수 있다. 도전체층(1020)은 각각의 핀 구조(1003)의 제 1 측면, 상면, 및 제 2 측면을 가로질러 형성된다. 상술한 바와 같이, 핀 구조들(1003)의 개수는 레지스터의 유효 길이 및 그에 따른 요망되는 저항을 얻을 수 있도록 선택될 수 있다.
본 발명의 실시예들은 도면들에 도시되어 상술된 예들에 제한되지 않는다는 점을 당업자는 이해하여야 한다. 도면들의 크기를 반드시 조정할 필요가 없으며 도시된 디바이스들의 여러 층들 사이 경계를 표시하는 선들이 본 발명의 실시예들을 제한하지 않는다는 것을 또한 이해하여야 한다. 예를 들어, 도면들에 도시된 층들과 구조들을 규정하는 선들이 직선 및/또는 직각을 형성하지 않을 수도 있으며, 그 도면들은 단지 본 명세서 내에서 논의된 개념들을 설명하기 위해 제공된다. 추가적으로, 본 발명의 실시예들은 본 명세서 내에서 설명된 특정 제조 단계들에 제한되지 않는다는 점이 또한 이해되어야 한다.
상술한 본 발명의 실시예들은 단지 가능한 구현들 예시들이고, 단지 본 발명의 원칙들을 명확하게 이해하기 위해 제시되었음이 강조되어야 한다. 본 발명의 사상과 원리들에서 실질적으로 벗어나지 않고 상술한 본 발명의 실시예(들)을 다양하게 변형 및 수정할 수 있다. 그러한 모든 변형 및 수정들은 본 명세서 및 본 발명의 범위 내에서 여기에 포함되어 있으며 아래의 청구범위에 의해 보호하기 위함이다.
Claims (15)
- 적어도 하나의 캐패시터(capacitor)를 형성하는 방법으로서,
반도체 기판에 핀(fin) 구조를 형성하는 단계로서, 상기 핀 구조는 제 1 측면과 제 2 측면을 구비하고, 상기 제 1 측면과 상기 제 2 측면은 상기 핀 구조에 대하여 서로 대향하는(opposing) 것인, 단계;
상기 반도체 기판에 상기 제 1 측면에 인접한 제 1 트렌치(trench)와 상기 제 2 측면에 인접한 제 2 트렌치를 형성하는 단계;
상기 제 1 트렌치와 상기 제 2 트렌치 내에 절연층(isolation layer)을 형성하는 단계;
상기 제 1 측면에 인접한 제 1 절연체 구조와 상기 제 2 측면에 인접한 제 2 절연체 구조를 형성하는 단계; 및
상기 제 1 절연체 구조에 인접한 제 1 도전체 구조와 상기 제 2 절연체 구조에 인접한 제 2 도전체 구조를 형성하는 단계로서, 상기 제 1 도전체 구조와 상기 제 2 도전체 구조는 서로 전기적으로 절연된, 상기 단계를 포함하는 것을 특징으로 하는 방법. - 청구항 1에 있어서,
제 1 전하는 상기 제 1 도전체 구조와 상기 핀 구조 사이에 유지되고(held) 제 2 전하는 상기 제 2 도전체 구조와 상기 핀 구조 사이에 유지되는 것을 특징으로 하는 방법. - 청구항 1에 있어서,
상기 방법은,
상기 반도체 기판에 제 2 핀 구조를 형성하는 단계로서, 상기 제 2 핀 구조는 제 3 측면과 제 4 측면을 구비하고, 상기 제 3 측면과 상기 제 4 측면은 상기 제 2 핀 구조에 대하여 서로 대향하며, 상기 제 2 핀 구조는 상기 제 1 트렌치에 더 인접하는 것인, 단계; 및
상기 제 3 측면에 인접한 제 3 절연체 구조를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법. - 청구항 3에 있어서,
제 3 전하는 상기 제 1 도전체 구조와 상기 제 2 핀 구조 사이에 유지되는 것을 특징으로 하는 방법. - 청구항 3에 있어서,
상기 방법은 상기 제 2 핀 구조에 인접한 제 3 도전체 구조를 형성하는 단계를 더 포함하며,
상기 제 3 도전체 구조는 상기 제 2 도전체 구조에 기계적으로 연결되는 것을 특징으로 하는 방법. - 청구항 1에 있어서,
상기 반도체 기판에 핀 구조를 형성하는 단계는,
상기 반도체 기판에 하드 마스크층(hard mask layer)을 증착하는 단계;
상기 핀 구조의 자리(location)에 대응하는 위치에서 상기 하드 마스크층 상에, 상기 핀 구조의 단면적(cross-sectional area)의 표면적(surface area)을 가지도록 사이즈된(sized), 포토레지스트를 증착하는 단계; 및
상기 핀 구조를 형성하기 위하여 상기 하드 마스크층을 에칭하는 단계를 더 포함하는 것을 특징으로 하는 방법. - 청구항 6에 있어서,
상기 제 1 절연체 구조와 상기 제 2 절연체 구조를 형성하는 단계는, 상기 핀 구조를 형성하기 위해 상기 하드 마스크층을 에칭한 다음에 절연체 재료를 증착하는 단계를 더 포함하고,
상기 절연체 재료는 상기 핀 구조와 접촉하는 것을 특징으로 하는 방법. - 청구항 1에 있어서,
상기 제 1 도전체 구조와 상기 제 2 도전체 구조는 금속, 실리사이드, 및 폴리실리콘 중 하나를 포함하는 것을 특징으로 하는 방법. - 청구항 1에 있어서,
상기 반도체 기판은 실리콘을 포함하는 것을 특징으로 하는 방법. - 청구항 1에 있어서,
상기 제 1 절연체 구조와 상기 제 2 절연체 구조는 고-k 유전체 재료(high-k dielectric material)와 산화물 절연체 재료 중 하나를 포함하는 것을 특징으로 하는 방법. - 정합 캐패시터 쌍(matched capacitor pair)을 포함하는 반도체 디바이스로서,
반도체 기판 내의 핀 구조로서, 상기 핀 구조는 제 1 측면과 제 2 측면을 구비하고, 상기 제 1 측면과 상기 제 2 측면은 상기 핀 구조에 대하여 서로 대향하는 것인, 핀 구조;
상기 반도체 기판 내의 상기 제 1 측면에 인접한 제 1 트렌치와 상기 제 2 측면에 인접한 제 2 트렌치;
상기 제 1 트렌치와 상기 제 2 트렌치 내의 절연층(isolation layer);
상기 제 1 측면에 인접한 제 1 절연체 구조와 상기 제 2 측면에 인접한 제 2 절연체 구조; 및
상기 제 1 절연체 구조에 인접한 제 1 도전체 구조와 상기 제 2 절연체 구조에 인접한 제 2 도전체 구조를 포함하되,
상기 제 1 도전체 구조와 상기 제 2 도전체 구조는 서로 전기적으로 절연된 것을 특징으로 하는 반도체 디바이스. - 청구항 11에 있어서,
상기 제 1 도전체 구조와 상기 제 2 도전체 구조는 금속, 실리사이드, 및 폴리실리콘 중 적어도 하나를 포함하고,
상기 제 1 절연체 구조와 상기 제 2 절연체 구조는 고-k 유전체 재료와 산화물 절연체 재료 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 디바이스. - 레지스터(resistor)를 형성하는 방법으로서,
반도체 기판에 적어도 하나의 핀 구조를 형성하는 단계로서, 상기 적어도 하나의 핀 구조는 제 1 측면, 제 2 측면 및 상면을 구비하며, 상기 제 1 측면과 상기 제 2 측면은 상기 적어도 하나의 핀 구조에 대하여 서로 대향하는 것인, 단계;
상기 반도체 기판에 상기 제 1 측면과 상기 제 2 측면에 인접한 적어도 하나의 트렌치를 형성하는 단계;
상기 적어도 하나의 트렌치 내에 절연층을 형성하는 단계;
상기 제 1 측면, 상기 제 2 측면 및 상기 상면에 인접한 절연체층을 형성하는 단계; 및
상기 절연체층에 인접한 도전체 구조를 형성하는 단계로서, 상기 도전체 구조는 상기 제 1 측면, 상기 제 2 측면, 및 상기 상면을 가로지르는 것인, 단계를 포함하는 것을 특징으로 하는 방법. - 청구항 13에 있어서,
상기 도전체 구조는 도핑된 폴리실리콘과 금속 중 하나를 더 포함하는 것을 특징으로 하는 방법. - 청구항 13에 있어서,
상기 반도체 기판에 n-웰(well)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
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