JP2005525703A - トレンチ二重拡散金属酸化膜半導体構造 - Google Patents

トレンチ二重拡散金属酸化膜半導体構造 Download PDF

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Abstract

上面に設けられているドレインコンタクトへの低抵抗パスを有するトレンチＤＭＯＳトランジスタ構造及びその製造方法を提供する。トランジスタ構造は、（１）第１の伝導性の半導体材料からなる第１の領域と、（２）第１の領域内に形成されたゲートトレンチと、（３）ゲートトレンチ内に形成されたゲート誘電体層と、（４）ゲートトレンチ内において、ゲート誘電体層に隣接して形成されたゲート電極と、（５）第１の領域内に形成されたドレインアクセストレンチと、（６）ドレインアクセストレンチ内に形成された導電材料からなるドレインアクセス領域と、（７）第１の領域内において、第１の領域の上面に又は上面の近傍に、ゲートトレンチに隣接して形成された、第１の伝導性のソース領域と、（８）第１の領域内において、ソース領域の下位にゲートトレンチに隣接して形成された第１の伝導性とは異なる第２の伝導性を有するボディ領域と、（９）第１の領域内において、ボディ領域の下位に形成され、ゲートトレンチからドレインアクセストレンチに延びゲートトレンチとドレインアクセストレンチの両方に自己整合し、第１の領域より高い不純物濃度を有する第１の伝導性の半導体材料からなる第２の領域とを備える。

Description

関連出願
この出願は、２０００年３月１日に出願された米国特許第０９／５１６，２８５号、発明の名称「上面に位置しているドレインコンタクトへの低抵抗パスを有するトレンチＤＭＯＳトランジスタ構造（TRENCH DMOS TRANSISTOR STRUCTURE HAVING A LOW RESISTANCE PATH TO A DRAIN CONTACT LOCATED ON AN UPPER SURFACE）」の一部継続出願である。
本発明は、ＭＯＳＦＥＴトランジスタに関し、特に、トレンチ構造を有するＤＭＯＳトランジスタに関する。
二重拡散金属酸化膜半導体（Doubled diffused metal-oxide-semiconductor transistor：以下、ＤＭＯＳという。）トランジスタは、連続する２回の拡散工程を同じエッジに対して適用することによってトランジスタ領域を形成した金属酸化膜半導体電界効果トランジスタ（Metal On Semiconductor Field Effect Transistor：以下、ＭＯＳＦＥＴという。）の一種である。ＤＭＯＳトランジスタは、多くの場合、ディスクリートトランジスタとして又はパワー集積回路の一部として用いられる高電圧、高電流デバイスである。ＤＭＯＳトランジスタは、単位面積当たりの電流値は大きいが、順方向電圧降下を低くすることが要求される。
代表的なディスクリートＤＭＯＳトランジスタ構造は、並列して製造された２つ以上の個々のＤＭＯＳトランジスタセルを備える。個々のＤＭＯＳトランジスタセルは、共通ドレインコンタクト（基板）を有するが、それらの全てのソースは、互いに金属によって短絡され、それらのゲートは、互いにポリシリコンによって短絡されている。したがって、複数の小さなトランジスタのマトリクスから構成されたディスクリートＤＭＯＳ回路であっても、単一の大きなトランジスタであるように動作する。ディスクリートＤＭＯＳ回路においては、トランジスタマトリクスがゲートによってオンになったとき、単位面積当たりの導電率を最大にすることが好ましい。
特別な種類のＤＭＯＳトランジスタとして、所謂トレンチＤＭＯＳトランジスタがあり、トレンチＤＭＯＳトランジスタでは、チャネルが縦方向に形成され、ゲートは、ソースとドレイン間に延びるトレンチ内に形成されている。トレンチは、内壁が薄い酸化物層で覆われ、ポリシリコンで埋められており、これにより電流の流れが制限されず、固有のオン抵抗値をより小さくすることができる。ＤＭＯＳトランジスタの具体例は、米国特許第５，０７２，２６６号、第５，５４１，４２５号、第５，８６６，９３１号に開示されている。
従来の低電圧トレンチＤＭＯＳトランジスタの断面を図１に示す。図１に示すように、トレンチＤＭＯＳトランジスタ１０は、高濃度にドープされた基板１１と、基板１１上に形成されたエピタキシャル層１２を備える。エピタキシャル層１２は、基板１１より低濃度にドープされている。基板１１の底面には、金属層１３が形成されており、これにより、基板１１に電極１４が形成されている。当業者間で周知のように、ＤＭＯＳトランジスタ１０は、ソース領域１６ａ、１６ｂ、１６ｃ、１６ｄ及びボディ領域１５ａ、１５ｂを備える。エピタキシャル層１２は、ドレインとして機能する。基板１１には、ｎ型不純物が比較的高濃度にドープされており、エピタキシャル層１２には、ｎ型不純物が比較的低濃度にドープされている。ソース領域１６ａ、１６ｂ、１６ｃ、１６ｄには、ｎ型不純物が比較的高濃度にドープされており、ボディ領域１５ａ、１５ｂには、ｐ型不純物が比較的高濃度にドープされている。トレンチ内には、ドープされた多結晶シリコンゲート電極１８が形成されており、このゲート電極１８は、ゲート電極１８が形成されたトレンチの底面及び側面に形成されたゲート誘電体層１７によって、他の領域から電気的に絶縁されている。トレンチは、高濃度にドープされた基板１１内に侵入し、これにより低濃度にドープされたエピタキシャル層１２を通る電流に対する抵抗を下げている。しかしながら、このような構造は、トランジスタのドレイン−ソース降伏電圧を制限してしまう。ドレイン電極１４は、基板１１の底面に接続されており、ソース電極２２は、ソース領域１６及びボディ領域１５に接続されており、ゲート電極１９は、トレンチに埋め込まれているポリシリコン１８に接続されている。
米国特許第４，８９３，１６０号に開示されているトレンチＤＭＯＳデバイスの他の構成例の断面を図２に示す。図２に示すように、部分的に完成したトレンチＤＭＯＳデバイス３０は、基板１１と、エピタキシャルな領域１２と、ボディ領域１５ａ、１５ｂと、ソース領域１６ａ、１６ｂ、１６ｃ、１６ｄとを備えている。但し、ここでは、図１に示すデバイスと異なり、トレンチ３６の下側と底部に沿って、又はトレンチ３６の底部のみに沿ってｎ＋領域３９が設けられている。製造工程におけるこの段階では、シリコンの表面には、酸化物層３５が存在している。この構造は、トレンチの底部における高濃度にドーピングされた領域にキャリヤを流し、局所的な抵抗を低下させることによってデバイス性能を改善する。
トレンチＤＭＯＳデバイスの構造を更に改善することが望まれている。例えば、低いオン抵抗を実現し、比較的簡単且つ安価に製造できるトレンチＤＭＯＳデバイスの実現が望まれている。
本発明の第１の側面として、本発明は、トレンチ金属酸化膜半導体電界効果トランジスタを提供する。この半導体デバイスは、（１）第１の伝導性の半導体材料からなる第１の領域と、（２）第１の領域内に形成されたゲートトレンチと、（３）ゲートトレンチ内に形成されたゲート誘電体層と、（４）ゲートトレンチ内において、ゲート誘電体層に隣接して形成されたゲート電極と、（５）第１の領域内に形成されたドレインアクセストレンチと、（６）ドレインアクセストレンチ内に形成された導電材料からなるドレインアクセス領域と、（７）第１の領域内において、第１の領域の上面に又は上面の近傍に、ゲートトレンチに隣接して形成された、第１の伝導性のソース領域と、（８）第１の領域内において、ソース領域の下位にゲートトレンチに隣接して形成された第１の伝導性とは異なる第２の伝導性を有するボディ領域と、（９）第１の領域内において、ボディ領域の下位に形成され、ゲートトレンチからドレインアクセストレンチに延びゲートトレンチとドレインアクセストレンチの両方に自己整合し、第１の領域より高い不純物濃度を有する第１の伝導性の半導体材料からなる第２の領域とを備える。
ゲート電極は、様々な導電材料から形成することができ、このような導電材料としては、アルミ、アルミ合金、高融点金属、ドーピングされた多結晶シリコン、シリサイド、及び多結晶シリコンと高融点金属の組合わせ等がある。
第１の領域は、半導体基板の上に成長されたエピタキシャル層（第１の伝導性にドーピングすることが望ましい。）であってもよいが本発明では、エピタキシャル層は、必ずしも必要ではない。したがって、第１の領域は、望ましい場合、半導体基板であってもよい。
ゲートトレンチは、様々な形状を呈することができる。幾つかの好適な実施例では、ゲートトレンチは、上面から見て、八角形、六角形、円形、正方形又は長方形のメッシュ又は格子状の形状を有する。
幾つかの実施例では、ドレインアクセストレンチは、ゲートトレンチより広い幅を有する。他の実施例では、ドレインアクセストレンチは、ゲートトレンチに等しい又はゲートトレンチより狭い幅を有する。
ドレインアクセス領域の導電材料としては、例えば、ドーピングされた多結晶シリコン、シリサイド及び／又は金属（例えば、アルミ、高融点金属及びこれらの合金）を用いることができる。
幾つかの実施例では、ドレインアクセストレンチの側壁に隣接して、酸化物層を設ける。
本発明の他の側面として、本発明は、半導体デバイスの製造方法を提供する。本発明に係る半導体デバイスの製造方法は、（ａ）第１の伝導性の半導体材料からなる第１の領域を準備する工程と、（ｂ）第１の領域内にゲートトレンチ及びドレインアクセストレンチをエッチングする工程と、（ｃ）第１の領域内において、（１）ゲートトレンチからドレインアクセストレンチに延び、（２）ゲートトレンチとドレインアクセストレンチの両方に自己整合し、（３）第１の領域より高い不純物濃度を有する（４）第１の伝導性の半導体材料からなる第２の領域を形成する工程と、（ｄ）ゲートトレンチ内にゲート誘電体層を形成する工程と、（ｅ）ゲートトレンチ内において、ゲート誘電体層に隣接してゲート電極を堆積させる工程と、（ｆ）ドレインアクセストレンチ内に導電材料からなるドレインアクセス領域を堆積させる工程と、（ｇ）第１の領域内において、第２の領域上にゲートトレンチに隣接して、第１の伝導性とは異なる第２の伝導性を有するボディ領域を形成する工程と、（ｈ）ボディ領域上にゲートトレンチに隣接して、第１の伝導性のソース領域を形成する工程とを有する。
幾つかの実施例では、ゲートトレンチとドレインアクセストレンチは、同時に形成される。この場合、第２の半導体領域は、好ましくは、単一の打込み工程を用いて形成される。
他の実施例では、ゲートトレンチは、ドレインアクセストレンチとは異なるエッチング工程によって形成される。この場合、ゲートトレンチは、ドレインアクセストレンチより先に形成してもよく、逆にゲートトレンチをドレインアクセストレンチより後に形成してもよい。更に、ゲートトレンチの形成の後に第１の打込み工程を実行し、ドレインアクセストレンチの形成の後に第２の打込み工程を実行してもよい。ドレインアクセス領域は、金属領域及び／又はポリシリコン領域を含んでいてもよい。
幾つかの実施例においては、ゲートトレンチ及びドレインアクセストレンチは、ボディ領域及びソース領域の形成の前に形成される。他の実施例においては、ゲートトレンチ及びドレインアクセストレンチは、ボディ領域及びソース領域の形成の後に形成される。
幾つかの実施例では、ドレインアクセストレンチの側壁に隣接して誘電体層を形成する。この場合、誘電体層は、ゲート誘電体層と同じ工程で形成できる。
幾つかの実施例においては、ゲート電極は、ドーピングされたポリシリコン又はシリサイド電極であり、ドレインアクセス領域は、金属領域である。
他の実施例においては、ゲート電極は、ドーピングされたポリシリコン又はシリサイド電極であり、ドレインアクセス領域は、少なくとも部分的に、ドーピングされたポリシリコン又はシリサイド領域を含む。これらの実施例では、ドレインアクセス領域は、ドーピングされたポリシリコン又はシリサイドのみから形成してもよく、ゲート電極及び上記ドレインアクセス領域は、異なるポリシリコン又はシリサイド形成工程において形成してもよい。これに代えて、ドレインアクセス領域は、部分的に、ゲート電極の形成と同じポリシリコン又はシリサイド形成工程によって形成されたドーピングされたポリシリコン又はシリサイド領域を含んでいてもよい。この場合、（ａ）ドレインアクセス領域は、後続するポリシリコン又はシリサイド形成工程によって形成された更なるドーピングされたポリシリコン又はシリサイド領域を更に有していてもよく、（ｂ）ドレインアクセス領域は、金属蒸着工程によって導入された金属領域を更に有していてもよい。
図３は、従来の技術によって製造されたトレンチＤＭＯＳトランジスタ１００の構成を示している。この構造の主な利点は、この構造が自己分離（self-isolated）されているため、この構造は、ディスクリートコンポーネント内だけではなく、集積回路内でも用いることができるという点である。しかしながら、この構造では、埋込層（buried layer）の形成と、エピタキシャル層の成長が必要である。図３に示すようにトレンチＤＭＯＳトランジスタ１００は、基板２５と、高濃度にドーピングされている埋込領域１１と、埋込領域１１より低濃度に軽くドーピングされているエピタキシャルな領域１２とを備える。基板２５は、ｎ型であってもｐ型であってもよいが、この構造を集積回路に組み込む場合、接合が分離されたデバイス（junction isolated devices）を容易に作成できるため、多くの場合、ｐ型基板を用いることが好ましい。また、ＤＭＯＳトランジスタ１００は、ソース領域１６ａ、１６ｂと、ボディ領域１５ａ、１５ｂとを備えている。当分野において周知のように、ボディ領域１５ａ、１５ｂは、より深い、高濃度にドーピングされた領域と、より浅い、低濃度にドーピングされた領域とを含んでいてもよい。図３に示す実施例では、埋込領域１１には、ｎ型ドーパントが比較的高濃度にドーピングされ、エピタキシャルな領域１２には、ｎ型ドーパントが比較的低濃度にドーピングされ、ソース領域１６ａ、１６ｂには、ｎ型ドーパントが比較的高濃度にドーピングされ、ボディ領域１５ａ、１５Ｂは、ｐ型ドーパントが比較的高濃度にドーピングされた部分と、ｐ型ドーパントが比較的低濃度にドーピングされた部分とを含んでいる。
トレンチ内に形成される多結晶シリコンゲート電極１８は、多結晶シリコンゲート電極１８を含むトレンチの底部と側面に形成されたゲート誘電体層１７によって他の領域から電気的に隔離されている。トレンチは、高濃度にドーピングされた埋込領域１１に延びている。図１及び図２に示す構造と異なり、このデバイスにおいては、ドレイン電極は、構造体の背面ではなく、上面に設けられている。詳しくは、ドレインアクセス領域２６は、デバイスの上面から高濃度にドーピングされた埋込領域１１に延びている。ドレインアクセス領域２６には、埋込領域１１と同じ伝導性のドーパントが高濃度にドーピングされている。ドレインアクセス領域は、高濃度にドーピングされた埋込領域１１からドレイン電極１４への低抵抗パスを提供する。
そして、図１及び図２に示すデバイスと同様に、ソース及びボディ電極２２は、ソース及びボディ金属層２３を介して、ソース領域１６とボディ領域１５に接続され、ゲート電極１９は、トレンチを満たすポリシリコン１８に接続される。
図３に示すデバイス構造では、生来的に作成が高価なエピタキシャル層、すなわち領域１２１を成長させる必要があり、製造コストが高くなるという問題がある。
図４に示す本発明の実施例では、エピタキシャルな領域１２をなくすことにより、デバイスの製造を大幅に容易にしている。図４に示すようにトレンチＤＭＯＳトランジスタ１００は、デバイスが形成される基板２５を備える。先に示した構造と同様、図４に示すＤＭＯＳトランジスタ１００は、ソース領域１６ａ、１６ｂ、１６ｃ、１６ｄと、ボディ領域１５ａ、１５ｂとを備える。多くの場合と同様に、図４に示す実施例では、基板２５には、ｎ型ドーパントをドーピングし（代わりにｐ型ドーパントを用いてもよい）、ソース領域１６ａ、１６ｂ、１６ｃ、１６ｄには、ｎ型ドーパントを比較的高濃度にドーピングし、ボディ領域１５ａ、１５ｂには、ｐ型ドーパントを比較的高濃度にドーピングした領域と、比較的低濃度にドーピングした領域とを設けている。各ゲートトレンチ内には、それぞれ多結晶シリコンゲート電極１８ａ、１８ｂ、１８ｃ、１８ｄを配設している。ゲート電極１８ａ、１８ｂ、１８ｃ、１８ｄは、それぞれのゲートトレンチの底部及び側面に形成されたゲート誘電体層１７ａ、１７ｂ、１７ｃ、１７ｄによって他の領域から電気的に絶縁されている。ドレインアクセス領域２６ａ、２６ｂ、２６ｃを画定する更なるトレンチもデバイスの上面からデバイス内部に延びている。
ゲートトレンチとドレインアクセストレンチの下側と底部に沿って又はこれに代えてゲートトレンチとドレインアクセストレンチの底部のみに沿って高濃度にドーピングされた領域を加えることによってドレインへの低抵抗パスが提供される。高濃度にドーピングされた領域は、横方向に連結され、これにより各ゲートトレンチの底部から関連するドレインアクセストレンチに延びる、連続した、高濃度にドーピングされた領域３９ａ、３９ｂ、３９ｃが形成される。ドレインアクセス領域２６ａ、２６ｂ、２６ｃは、高濃度ドーピングされた領域３９ａ、３９ｂ、３９ｃと同じ伝導性のドーパントにより、好ましくは、高濃度にドーピングする。ドレインアクセス領域２６ａ、２６ｂ、２６ｃは、高濃度にドーピングされた領域３９ａ、３９ｂ、３９ｃから、好ましくは、デバイスの上面に設けられているドレイン電極への低抵抗パスを提供する。
図５ａ〜図５ｄを用いて後に詳細に説明するように、高濃度にドーピングされた領域３９ａ、３９ｂ、３９ｃは、好ましくは、ゲート及びアクセストレンチにポリシリコンを埋め込む前に、ゲート及びアクセストレンチを介してリン及び／又はヒ素等の物質を拡散させることによって形成される。ゲート及びドレインアクセストレンチは、これらを介して拡散するドーパントが連結し、一体となって、トレンチの間に連続した低抵抗パスを形成することが確実となるように、互いに十分に近接している必要がある。これらの高濃度にドーピングされた領域は、ゲート及びドレインアクセストレンチの底部に自己整合（self-aligned）する。
上述したように、図４に示す構造では、図３に示すエピタキシャル層１２のみではなく、エピタキシャル層１２の下位に形成される領域１１等の領域を設ける必要がないという利点がある。
図４に示す本発明に基づくＤＭＯＳデバイスは、蒸着及びエッチング工程を含む従来のトレンチＤＭＯＳプロセス技術を適切に変更することによって製造することができる。例えば、図４デバイスの製造においては、まず、拡散工程によってボディ１５ａ、１５ｂ及びソース領域１６ａ〜１６ｄを形成し、次に、エッチング工程によってゲート及びドレインアクセストレンチを形成する。このような工程に関する詳細については、例えば、上述した米国特許第４，８９３，１６０号に開示されている。次に、トレンチ内に二酸化シリコン層等の誘電体層１７を堆積させ、これに続いて、イオン打込み等の技術を用いて、例えばリンやヒ素であるｎ型材料等の拡散材料をトレンチの底部に打ち込む。続いて、拡散材料が拡散し、連続する、高濃度にドーピングされた領域３９が形成される。図５ａは、これらの工程を経て、トレンチの底部に自己整合（self-aligned）する高濃度にドーピングされた領域３９が形成された構造体を示している。
次に、図５ｂに示すように、ドーピングされたポリシリコン１８によって、ゲートトレンチが埋め込まれ、及びドレインアクセストレンチが部分的に埋め込まれる。当分野において周知のように、ポリシリコンは、実質的に均質な層を形成するように堆積するので、所定の深さの狭いトレンチは、同じ深さの広いトレンチより速く埋め込まれる。したがって、ここに示す本発明の幾つかの実施例では、ドレインアクセストレンチの幅は、ゲートトレンチの幅よりも広く形成することが望ましい。これにより、図５ｂに示すようにゲートトレンチがポリシリコン（多結晶シリコン）で満たされたとき、ドレインアクセストレンチには、ポリシリコンが部分的に埋め込まれている。
いずれの場合も、ゲートトレンチがポリシリコンで満たされた後に、等方性エッチングを実行し、ゲートトレンチにおけるポリシリコンを残したまま、ドレインアクセストレンチ内のポリシリコンを取り除く。これに続いて、エッチプロセスを行い、ドレインアクセストレンチの内壁を覆う酸化シリコン層を取り除き、図５ｃに示すデバイスが形成される。次に、化学蒸着法（chemical vapor deposition：ＣＶＤ）を用いて、図５ｄに示すように、ドレインアクセストレンチにｎ型にドーピングされたポリシリコンを埋め込む。このポリシリコンは、ウェハの表面も覆う。続いて、等方性エッチングにより、ドレインアクセス領域２６を形成する。ここでは、ドーピングされたポリシリコン以外の導体、例えば、金属導体を用いてトレンチを埋め込んでもよい。
図６〜８は、本発明に基づくＤＭＯＳトランジスタを構成できる様々な表面構成の平面図を示している。この構成は、ドレインアクセスセル４０とトランジスタセル５０を含んでいる。ドレインアクセスセル４０は、ドレインアクセストレンチと周囲のトランジスタセルの底部における低抵抗パスによって相互接続されるドレインアクセストレンチ及び隣接するゲートトレンチによって画定される構造を示している。トランジスタセル５０は、ゲートトレンチ、ソース領域及びボディ領域を備える従来のＤＭＯＳトランジスタ構造によって画定される構造を示している。これらの又は他の如何なる構成を採用してもよいが、図６に示す八角形の構成は、トランジスタセル及びドレインアクセスセルによって占められる面積を互いに個別に調整でき、したがって、最小のデバイスオン抵抗を達成できるという利点がある。
図５ａ〜図５ｄに示し、先に説明した処理手順に加えて、様々な処理手順を用いて本発明に基づくデバイスを製造することができる。
例えば、図９ａ〜図９ｄに示すように、図５ｂと同様の構造体上にシリコン酸化物、好ましくは二酸化シリコンの層を堆積させ、構造体を覆い、多結晶シリコンによって部分的にのみ埋められているトレンチを埋め込む。次に、当分野で周知の技術、例えばプラズマエッチング法を用いて、二酸化シリコン層をエッチングし、二酸化シリコン領域２４を形成する。この時点で、トレンチは、好ましくは、二酸化シリコン領域２４によって満たされ、プレーナ化された構造が形成され、これにより、後続するマスキング工程の性能が高まる。
次に、この構造に対し、プラズマシリコンエッチング工程を行い、構造の上面において露出した多結晶シリコンを取り除き、ポリシリコン領域１８を形成する。次に、例えば、ウェット酸化工程又はドライ酸化工程を用いて、露出したまま残っている多結晶シリコンを酸化させ、図９ａに示すように、薄膜酸化物層２７を形成する。
次に、例えば窒化シリコン層等のマスク層を図９ａの構造上に堆積させる。次に、当分野で周知の手法によってこの層をマスキング及びエッチングし、パターン化されたマスク層２８を形成する。続いて、パターン化されたマスク層２８の開口を介して、非等方性プラズマ二酸化シリコンエッチング工程を用いて、図９ａに示す二酸化シリコン領域２４をエッチングする（これに代えて、薄膜酸化物層２７を形成せず、窒化物層２８をマスキング及びエッチングすることにより、非等方性酸化層エッチングを不要とすることもできる）。この後トレンチ下部のポリシリコンに対し、同様の非等方性エッチングを施す。そして、トレンチ下部の二酸化シリコン層に対し、非等方性エッチングを施し、図９ｂに示すトレンチ２１が完成する。
次に、ドーピングされた多結晶シリコンの層を堆積させ、構造を覆い、トレンチ２１を満たす。この多結晶シリコン層は、プラズマエッチング工程によってエッチングされ、これにより、構造全体がプレーナ化され、ポリシリコン領域１８’が形成される。そして、ウェット酸化工程又はドライ酸化工程を用いて露出した多結晶シリコンを酸化させ、図９ｃに示すように、新たに露出した多結晶シリコン領域１８’上に薄膜酸化物層２７’を形成する。図９ｄを用いて後述するように、この薄膜酸化物層２７’は、後のコンタクトエッチング工程によって取り除かれる。したがって、薄膜酸化物層２７’を形成する上述の工程は、任意の工程であることが明らかである。但し、多結晶シリコン領域１８’上に薄膜酸化物層２７’を形成することによって、ポリシリコンにホトレジストが付着するという、当分野におけるよく知られている問題を効果的に回避できる。
図９ｃに示す構造は、図５ｄに示す構造と同様であるが、これらの構造を形成するために行われた製造工程が異なる。図９ｃの構造を形成するまでの工程は、図５での構造を形成するまでの工程に比べて、ドレインアクセストレンチの側壁に沿ってポリシリコン層が維持されるので、プロセスに問題が生じる可能性が低く、プロセスの歩留りを向上させることができる。
次に、図９ｄに示す構造において、好ましくは、当分野で知られている技術を用いてマスク層（図示せず）を形成し、パターン化する。次に、例えば、プラズマエッチング技術又は緩衝酸化物及び燐酸等を用いたウェットエッチング技術によってパターン化されたマスク層の開口を介して、二酸化シリコン領域、及び幾つかの領域においては、窒化シリコン領域をエッチングし、コンタクト開口を形成する。そして、例えば、アルミ、アルミ−銅又はアルミ−銅−シリコン等の金属層である導電層を構造上に堆積させ、当分野で知られている技術を用いて、これをマスキング及びエッチングし、図９ｄに示すように、ドレインコンタクト領域２９ａ及びソース／ボディコンタクト領域２９ｂと、ゲートコンタクト（図示せず）を形成し、デバイスを完成させる。
次に、図１０ａ及び図１０ｂを用いて、更なるデバイス設計と製造工程を説明する。ここでは、図９ａに示す構造と同様の構造に対し、窒化シリコン層等のマスク層を堆積させ、当分野で知られている技術を用いて、マスキング及びエッチングを行い、パターン化されたマスク層２８を形成する。次に、非等方性二酸化シリコンエッチング工程を用いて、パターン化されたマスク層２８の開口を介して、熱成長酸化物よりかなり速いエッチング速度を有する二酸化シリコン領域２４（図９ａ参照）をエッチングする。これに続いて、トレンチ下部のポリシリコンに対し、同様の非等方性エッチングを施す。そして、トレンチ下部の二酸化シリコン層をエッチングし、トレンチ２１を完成させ、図１０ａの構造が完成する（図９における製造工程と同様、薄膜酸化物層の成長を行わなくてもよく、これにより、非等方性エッチングが不要となる）。
ソース／ボディ領域の上の二酸化シリコン領域は、更なるマスクを設けることなく、例えば、緩衝酸化層エッチング工程を用いてエッチングされる。そして、例えば、アルミ、アルミ−銅又はアルミ−銅−シリコン等の金属層である導電層を構造上に堆積させ、構造を覆い、トレンチ２１を埋め込む。次に、当分野で知られている技術を用いて、金属層をマスキング及びエッチングし、図１０ｂに示すように、ドレイン接触領域２９ａ及びソース／ボディコンタクト領域２９ｂを作成する。図１０ｂの構造は、図９ｄの構造に比べて、例えば、ドレインコンタクトの抵抗が小さいという利点がある（変形例として、タングステン等の金属を用いて適切なライナ層を形成し、チタン／窒化チタン（Ｔｉ／ＴｉＮ）等によりトレンチを埋め込み、第２の金属又は金属の組を用いて、表面の金属層を形成してもよい）。
図１１ａ〜図１１ｆを用いて、更に別のデバイス設計及び製造工程を説明する。ここでは、図５ａに示す構造と同様、まず、打込み／拡散工程によりボディ１５及びソース領域１６を形成し、エッチング工程により、ゲートトレンチ２１ｇを形成する。次に、トレンチ内及び構造表面に二酸化シリコン層等の誘電体層１７を堆積させ、これに続いて、イオン打込み等の技術を用いて、例えばリンｎ型材料等の拡散材料をトレンチの底部に打ち込む。続いて、拡散材料が拡散し、連続する、高濃度にドーピングされた領域３９が形成される。図５ａは、これらの工程を経て形成された構造体を示している。この構造は、製造工程におけるこの段階では、図５ａに示すような広いドレインアクセストレンチが形成されない点が、図５ａの構造と異なっている。
次に、ドーピングされたポリシリコンを構造体上に堆積させ、ゲートトレンチ２１ｇを埋め込む。次に、プラズマエッチプロセスにより、ドーピングされたポリシリコン層をエッチングし、ドーピングされたポリシリコン領域１８を作成する。次に、例えば、ウェット酸化工程又はドライ酸化工程を用いて露出したまま残っている多結晶シリコンを酸化させ、図１ｌｂに示すように、多結晶シリコン領域１８上に薄膜酸化物層２７を形成する。
次に、図１１ｂに示す構造上に、第１の窒化シリコン層の等の第１のマスク層を堆積させ、二酸化シリコン等の第２のマスク層を窒化シリコン層上に堆積させる。次に、当分野で周知の技術を用いて、この第２のマスク層をマスキングし、エッチングし、パターン化されたマスク層２８ｂを形成する。続いて、フォトマスキング工程及びエッチング工程を繰り返し、パターン化されたマスク層２８ａを形成する。次に、ホトレジストのマスク層を残したまま二酸化シリコンエッチング工程により、パターン化されたマスク層２８ａ、２８ｂの共通の開口を介して、露出した二酸化シリコン領域１７をエッチングする。これにより得られる構造を図１１ｃに示す。
このエッチング工程の後、非等方性シリコンエッチング工程を用いてパターン化されたマスク層２８ａ、２８ｂの共通の開口及び二酸化シリコン１７を介して、露出したシリコンにおいて、ドレインアクセストレンチ２１ｄをエッチングする。なお、ドレインアクセストレンチ２１ｄは、先に形成されるゲートトレンチ２１ｇとは別個の工程によって形成されるので、必ずしもゲートトレンチ２１ｇと同じ深さを有する必要はない。次に、イオン打込みや拡散等の技術によって、トレンチ２１ｄの底部にリン等のｎ型材料を導入し、高濃度にドーピングされた領域３９ｂを形成する。これにより得られる構造を図１１ｄに示す。領域３９ｂは、領域３９ａに重なる。領域の３９ａと３９ｂは、共に、それぞれのゲートトレンチの底部から関連するドレインアクセストレンチに延びる高濃度にドーピングされた領域を構成する。
次に、部分的な窒化シリコンエッチング工程を実行し、パターン化されたマスク層２８ａにおいて、パターン化されたマスク層２８ｂによって覆われていない部分を除去する。そして、パターン化されたマスク層の２８ｂ、２８ａの残りの部分を後続するコンタクトエッチング工程のためのマスクとして用いて、二酸化シリコン層の１７、２８Ｂの露出部分を除去する。これにより得られる構造を図１１ｅに示す。
そして、当分野で知られている技術を用いて、例えば、金属又は上述したような金属層の組合わせによって構成される導電層を構造上に堆積させ、構造表面を覆い、ドレインアクセストレンチ２１Ｄを埋め込み、図１１ｆに示すように、ドレインコンタクト領域２９ａ及びソース／ボディコンタクト領域２９ｂと、ゲートコンタクト（図示せず）を形成し、デバイスを完成させる。
以上、本発明の特定の具体例を例示的に説明したが、ここに開示された具体例を様々に変形若しくは変更することができ、これらの変形若しくは変更は、本発明の思想及び意図された範囲から逸脱することなく、添付の請求の範囲に包含される。
従来のトレンチＤＭＯＳトランジスタの断面図である。 従来のトレンチＤＭＯＳトランジスタの断面図である。 従来の技術に基づいて製造されたトレンチＤＭＯＳトランジスタの断面図である。 本発明に従って製造されたトレンチＤＭＯＳトランジスタの断面図である。 図４に示すトレンチＤＭＯＳトランジスタを製造するための製造手順を説明する図である。 図４に示すトレンチＤＭＯＳトランジスタを製造するための製造手順を説明する図である。 図４に示すトレンチＤＭＯＳトランジスタを製造するための製造手順を説明する図である。 図４に示すトレンチＤＭＯＳトランジスタを製造するための製造手順を説明する図である。 本発明に基づいて製造された複数のトレンチＤＭＯＳトランジスタの配置の一具体例を示す平面図。 本発明に基づいて製造された複数のトレンチＤＭＯＳトランジスタの配置の一具体例を示す平面図。 本発明に基づいて製造された複数のトレンチＤＭＯＳトランジスタの配置の一具体例を示す平面図。 本発明の一実施例に基づくトレンチＤＭＯＳトランジスタの製造方法の手順を説明する図である。 本発明の一実施例に基づくトレンチＤＭＯＳトランジスタの製造方法の手順を説明する図である。 本発明の一実施例に基づくトレンチＤＭＯＳトランジスタの製造方法の手順を説明する図である。 本発明の一実施例に基づくトレンチＤＭＯＳトランジスタの製造方法の手順を説明する図である。 本発明の他の実施例に基づくトレンチＤＭＯＳトランジスタの製造方法の手順を説明する図である。 本発明の他の実施例に基づくトレンチＤＭＯＳトランジスタの製造方法の手順を説明する図である。 本発明の他の実施例に基づくトレンチＤＭＯＳトランジスタの製造方法の手順を説明する図である。 本発明の他の実施例に基づくトレンチＤＭＯＳトランジスタの製造方法の手順を説明する図である。 本発明の他の実施例に基づくトレンチＤＭＯＳトランジスタの製造方法の手順を説明する図である。 本発明の他の実施例に基づくトレンチＤＭＯＳトランジスタの製造方法の手順を説明する図である。 本発明の他の実施例に基づくトレンチＤＭＯＳトランジスタの製造方法の手順を説明する図である。 本発明の他の実施例に基づくトレンチＤＭＯＳトランジスタの製造方法の手順を説明する図である。

Claims (32)

  1. 第１の伝導性の半導体材料からなる第１の領域と、
    上記第１の領域内に形成されたゲートトレンチと、
    上記ゲートトレンチ内に形成されたゲート誘電体層と、
    上記ゲートトレンチ内において、上記ゲート誘電体層に隣接して形成されたゲート電極と、
    上記第１の領域内に形成されたドレインアクセストレンチと、
    上記ドレインアクセストレンチ内に形成された導電材料からなるドレインアクセス領域と、
    上記第１の領域内において、上記第１の領域の上面に又は上面の近傍に、上記ゲートトレンチに隣接して形成された、上記第１の伝導性のソース領域と、
    上記第１の領域内において、上記ソース領域の下位に上記ゲートトレンチに隣接して形成された上記第１の伝導性とは異なる第２の伝導性を有するボディ領域と、
    上記第１の領域内において、上記ボディ領域の下位に形成され、上記ゲートトレンチから上記ドレインアクセストレンチに延び、上記ゲートトレンチと上記ドレインアクセストレンチの両方に自己整合し、上記第１の領域より高い不純物濃度を有する上記第１の伝導性の半導体材料からなる第２の領域とを備える半導体デバイス。
  2. 上記ゲート電極は、アルミ、アルミ合金、高融点金属、ドーピングされた多結晶シリコン、シリサイド、及び多結晶シリコンと高融点金属の組合わせから選択される導電材料により形成されることを特徴とする請求項１記載の半導体デバイス。
  3. 上記第１の領域は、該半導体基板の上に成長されたエピタキシャル層であることを特徴とする請求項１記載の半導体デバイス。
  4. 上記半導体基板は、上記第１の伝導性にドーピングされていることを特徴とする請求項３記載の半導体デバイス。
  5. 上記第１の領域は、半導体基板であることを特徴とする請求項１記載の半導体デバイス。
  6. 上記ゲートトレンチは、上面から見て八角形のメッシュ形状を有することを特徴とする請求項１記載の半導体デバイス。
  7. 上記ドレインアクセストレンチは、上記ゲートトレンチより広い幅を有することを特徴とする請求項１記載の半導体デバイス。
  8. 上記ドレインアクセストレンチは、上記ゲートトレンチに等しい又は該ゲートトレンチより狭い幅を有することを特徴とする請求項１記載の半導体デバイス。
  9. 上記ドレインアクセス領域は、ドーピングされた多結晶シリコンを含むことを特徴とする請求項１記載の半導体デバイス。
  10. 上記ドレインアクセス領域は、金属を含むことを特徴とする請求項１記載の半導体デバイス。
  11. 上記金属は、アルミ、高融点金属及びこれらの合金又は珪化物であることを特徴とする請求項１０記載の半導体デバイス。
  12. 上記ドレインアクセス領域は、ドーピングされた多結晶シリコンと金属の両方を含むことを特徴とする請求項１記載の半導体デバイス。
  13. 上記ドレインアクセストレンチの側壁に隣接した酸化物層を更に備える請求項１記載の半導体デバイス。
  14. （ａ）第１の伝導性の半導体材料からなる第１の領域を準備する工程と、
    （ｂ）上記第１の領域内にゲートトレンチ及びドレインアクセストレンチをエッチングする工程と、
    （ｃ）上記第１の領域内において、上記ゲートトレンチから上記ドレインアクセストレンチに延び、上記ゲートトレンチと上記ドレインアクセストレンチの両方に自己整合し、上記第１の領域より高い不純物濃度を有する上記第１の伝導性の半導体材料からなる第２の領域を形成する工程と、
    （ｄ）上記ゲートトレンチ内にゲート誘電体層を形成する工程と、
    （ｅ）上記ゲートトレンチ内において、上記ゲート誘電体層に隣接してゲート電極を堆積させる工程と、
    （ｆ）上記ドレインアクセストレンチ内に導電材料からなるドレインアクセス領域を堆積させる工程と、
    （ｇ）上記第１の領域内において、上記第２の領域上に上記ゲートトレンチに隣接して、上記第１の伝導性とは異なる第２の伝導性を有するボディ領域を形成する工程と、
    （ｈ）上記ボディ領域上に上記ゲートトレンチに隣接して、上記第１の伝導性のソース領域を形成する工程とを有する半導体デバイスの製造方法。
  15. 上記ゲートトレンチと上記ドレインアクセストレンチは、同時に形成されることを特徴とする請求項１４記載の半導体デバイスの製造方法。
  16. 上記第２の半導体領域は、単一の打込み工程を用いて形成されることを特徴とする請求項１５記載の半導体デバイスの製造方法。
  17. 上記ゲートトレンチは、上記ドレインアクセストレンチとは異なるエッチング工程によって形成されることを特徴とする請求項１４記載の半導体デバイスの製造方法。
  18. 上記ゲートトレンチは、上記ドレインアクセストレンチより先に形成されることを特徴とする請求項１７記載の半導体デバイスの製造方法。
  19. 上記第２の半導体領域は、２回の打込み工程を用いて形成され、上記２回の打込み工程の一方は、上記ゲートトレンチの形成の後に実行され、上記２回の打込み工程の他方は、上記ドレインアクセストレンチの形成の後に実行されることを特徴とする請求項１７記載の半導体デバイスの製造方法。
  20. 上記ドレインアクセス領域は、金属領域を含むことを特徴とする請求項１７記載の半導体デバイスの製造方法。
  21. 上記ドレインアクセス領域は、ポリシリコン領域を含むことを特徴とする請求項１７記載の半導体デバイスの製造方法。
  22. 上記ゲートトレンチ及び上記ドレインアクセストレンチは、上記ボディ領域及び上記ソース領域の形成の前に形成されることを特徴とする請求項１４記載の半導体デバイスの製造方法。
  23. 上記ゲートトレンチ及び上記ドレインアクセストレンチは、上記ボディ領域及び上記ソース領域の形成の後に形成されることを特徴とする請求項１４記載の半導体デバイスの製造方法。
  24. 上記ドレインアクセストレンチの側壁に隣接して誘電体層を形成する工程を更に有する請求項１４記載の半導体デバイスの製造方法。
  25. 上記誘電体層は、上記ゲート誘電体層と同じ工程で形成されることを特徴とする請求項２４記載の半導体デバイスの製造方法。
  26. 上記ゲート電極は、ドーピングされたポリシリコン又はシリサイド電極であり、上記ドレインアクセス領域は、少なくとも部分的に、ドーピングされたポリシリコン又はシリサイド領域を含むことを特徴とする請求項１４記載の半導体デバイスの製造方法。
  27. 上記ドレインアクセス領域は、ドーピングされたポリシリコン又はシリサイド領域であり、上記ゲート電極及び上記ドレインアクセス領域は、異なるポリシリコン又はシリサイド形成工程において形成されることを特徴とする請求項２６記載の半導体デバイスの製造方法。
  28. 上記ドレインアクセス領域は、部分的に、上記ゲート電極の形成と同じポリシリコン又はシリサイド形成工程によって形成されたドーピングされたポリシリコン又はシリサイド領域を含むことを特徴とする請求項２６記載の半導体デバイスの製造方法。
  29. 上記ドレインアクセス領域は、後続するポリシリコン又はシリサイド形成工程によって形成された更なるドーピングされたポリシリコン又はシリサイド領域を更に有する請求項２８記載の半導体デバイスの製造方法。
  30. 上記ドレインアクセス領域は、金属蒸着工程によって導入された金属領域を更に有することを特徴とする請求項２８記載の半導体デバイスの製造方法。
  31. 上記ゲート電極は、ドーピングされたポリシリコン又はシリサイド電極であり、上記ドレインアクセス領域は、金属領域であることを特徴とする請求項１４記載の半導体デバイスの製造方法。
  32. 上記ゲートトレンチは、上面から見て、六角形、円形、正方形又は長方形のメッシュ形状を有することを特徴とする請求項１記載の半導体デバイス。
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