TWI270985B - Trench DMOS transistor structure having a low resistance path to a drain contact located on an upper surface - Google Patents

Trench DMOS transistor structure having a low resistance path to a drain contact located on an upper surface Download PDF

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Description

1270985 (1) 玖、發明說明 本案係西元2000年3月1日提出申請而名稱爲 “TRENCH DMOS TRANSISTOR STRUCTURE HAVING A LOW RESISTANCE PATH TO A DRAIN CONTACT LOCATED ON AN UPPER SURFACE” 之美國專利申請案 第09/5 1 6,285號的部份接續案。 【發明所屬之技術領域】 本發明基本上係有關於一種金氧半導體場效電晶體 (MOSFET )，更詳細地說，係有關於具有溝槽結構的雙 擴散金氧半導體（DMOS )電晶體。 【先前技術】 DMOS (雙擴散金氧半導體）電晶體是MOSFET (金 氧半導體場效電晶體）的一種，其使用二個連續的擴散步 驟，對齊於同一邊緣，以形成電晶體中的通道區域 (-Channel Region) 。DMOS電晶體一般是高電壓高電流 元件，用以做爲分立電晶體或是做爲功率積體電路中的組 件θ DMOS電晶體可以在低的正向電壓降（Forward Voltage Drop )的情形下，提供高的單位面積電流。 典型的分立DMOS電晶體結構包含有二個或多個以並 聯方式製做的個別D Μ Ο S電晶體單元。這些個別的D Μ 0 S 電晶體單元共用一個共有的汲極接點（基體），而他們的 源極則以金屬加以短路連接在一起，他們的閘極則以聚矽 -5- !27〇985 (2) 材料（P ο 1 y s i 1 i c ο η )加以短路連接在一起。因此，即使分 立式DMOS電路是由較小之電晶體的矩陣所構成的，其特 性卻如同其等爲一個單一較大的電晶體。對於分立式 D Μ 0 S電路而言，在此電晶體矩陣由閘極加以開啓時，其 需要能將單位面積的導電性最大化。 有一種特殊型式之DMOS電晶體稱爲溝槽DMOS電 晶體，其中其通道係存在於一個自源極延伸至汲極的溝槽 的側壁上，而閘極則形成在該溝槽內。該溝槽係對齊於一 層薄的氧化物層，其內塡充以聚矽材料，可供較垂直式 DMOS電晶體結構者爲小的集中（Constricted)電流通 過，因之而提供較低的導通電阻係數（Specific On-Resistance)値。溝槽DMOS雩晶體的例子可參見美國專 利第 5,072,266 號、第 5,541，425 號和第 5,866,931 號。 習用之低電壓溝槽DMO S電晶體之一例顯示在第i圖 之截面圖中。如第1圖所示，溝槽DMOS電晶體10包含 有重度摻雜的基體1 1，其上形成有晶膜層1 2，係相較於 基體1 1爲較輕度摻雜者。金屬層1 3形成在基體1 1的底 部，以供在基體1 1上製做電接點1 4。如具有此技藝一般 技術者所知悉的，DMOS電晶體亦包含有源極區域16a、 1 6 b、1 6 c和1 6 d，以及本體區域1 5 a和1 5 b。晶膜層1 2 係做爲汲極。在第1圖所示的例子中，基體1 1係高度摻 雜以N型摻雜劑，晶膜層1 2是輕度摻雜以N型摻雜劑， 源極區域1 6a、1 6b、1 6c和1 6d是高度摻雜以N型摻雜 劑，而本體區域1 5 a和1 5b則是高度摻雜以P型摻雜劑。 -6 - (3) 1270985 在溝槽內形成有一個摻雜過的多晶矽（Polycrystalline S i 1 i c ο η )閘極電極1 8，係由形成在內含有閘極電極1 8之 溝槽的底部及側壁上的閘極電介質層1 7加以與其它區域 電絕緣隔離開。此溝槽係延伸至重度摻雜的基體Π內， 以減低流經輕度摻雜晶膜層1 2之載子流的任何阻抗，但 此結構亦會限制電晶體的汲極至源極崩潰電壓。汲極電極 1 4係連接至基體1 1的背側表面上，源極電極2 2係由源 極/本體金屬層2 3加以連接至源極區域1 6和本體區域 1 5，而閘極電極1 9則連接至充塡於構成閘極的溝槽內之 聚矽材料1 8上。 美國專利第4,8 93,1 60號揭露溝槽DM0S元件的另一 例，其係顯示在第2圖的截面圖內。如第2圖所示，部份 完成之溝槽DM0S元件30包含有基體11、晶膜層12、本 體區域 1 5 a和 1 5 b，以及源極區域 1 6 a、1 6 b、1 6 c和 1 6 d。但是和第1圖中所示的元件相比較下，其沿著溝槽 3 6的下方側及底部加設N +區域3 9，或者是僅沿著溝槽 3 6的底部設置。在製程中的此一步驟時，在矽表面上存 在著一層氧化物3 5。此種結構可使載子能流經過溝槽底 部之重度摻雜區域，因而減低局部阻抗，進而可改善元件 的性能。 其有需要能對溝槽DM0S元件做進一步的改善。例如 說，其需要有一種溝槽DM0S元件，其可提供低阻抗，且 其在製造上相當的簡易及便宜。 【發明內容】 -7- 1270985 (4) 根據本發明的第一觀點，其提供一種溝槽金氧半導體 場效電晶體元件。此元件包含有：（1 )第一區域’係由 第一種導電型態的半導體材料所構成；（2 )閘極溝槽， 形成在該第一區域內；（3 ) —層閘極電介質’設在該閘 極溝槽內；（4 )閘極電極，設置在該閘極溝槽內而鄰接 於該層閘極電介質材料；（5 )汲極連通溝槽，形成在該 > * 第一區域內；（6 )由導電材料構成的汲極連通區域，位 在該汲極連通溝槽內；（7 )具該第一導電型態之源極區 域，位在該第一區域內，該源極區域係位在或靠近於該第 一區域的頂側表面，並鄰接於該閘極溝槽；（8 )本體區 域，位在該第一區域內而在該源極區域下方，並鄰接於該 ! 閘極溝槽，該本體區域具有和第一導電型態相反的第二導 電型態；以及（9 )由半導體材料構成的第二區域，位在 該第一區域內而在該本體區域下方。該第二區域具有該第 一導電型態，並具有較該第一半導體區域爲高的摻雜劑濃 度。此外’該第二區域係自該閘極溝槽延伸至該汲極連通 溝槽’且係自我對齊於該等閘極溝槽和汲極連通溝槽二 者。 該閘極電極可由多種不同的導電材料所構成，例如 鋁、鋁合金、耐火金屬、摻雜之多晶矽、砂化物、以及多 晶矽和耐火金屬之組合。 雖然該弟一'區域可以是一層沉積在該半導體基體（宜 係有利地摻雜成第一導電型態）上的晶膜層，但本發明並 不 疋Μ女日日0吴層。因此’如有需要，該第一區域可對應 -8 - (5) 1270985 於一半導體基體。 該閘極溝槽可具有多種的形狀。在某些較佳實施例 中’該閘極電極在自上方視之時，可爲八角形、六角形、 圓形、正方形或矩形網孔或格子組。 在某些實施例中，該汲極連通溝槽在寬度係較該閘極 溝槽爲大。在其它的實施例中，該汲極連通溝槽具有^等於 或較閘極溝槽爲小的寬度。 該汲極連通區域的導電材料可以包含有例如摻雜的多 晶矽、矽化物或金屬（例如鋁、耐火金屬，以及其合 金）。 在某些實施例中，在鄰接於該汲極連通溝槽的側壁處 設有一氧化物層。 根據本發明的另一觀點，其提供一種製造半導體元件 的方法。此方法包含有下列步驟：（a )提供一個由第一 種導電型態半導體材料所構成的第一區域；（b )在該第 一區域內蝕刻出閘極溝槽和汲極連通溝槽；（c )在該第 一區域內形成一第二半導體區域，該第二區域係：（i ) 自該閘極溝槽延伸至該汲極連通溝槽，（i i )自我對齊於 該等閘極溝槽和汲極連通溝槽二者，（iii )具有該第一導 電型態，（iv )具有較該第一區域爲高的摻雜劑濃度； (d )在該閘極溝槽內形成一層閘極電介質材料；（❾）在 該閘極溝槽內鄰接於該層閘極電介質材料處沉積出— 1270985 (6) 域的上方且鄰接於該閘極溝槽之處形成一本體區域’該本 體區域具有和第一導電型態相反的第二導電型態；以及 (h )在該本體區域上方且鄰接於該閘極溝槽之處形成具 有該第一導電型態之源極區域。 在某些實施例中’該閘極溝槽和該汲極連通溝槽係同 時形成的。在此狀況下’該第二半導體區域最好是使用單 一植入步驟來加以形成。 在其它的實施例中，該閘極溝槽是由與該汲極連通溝 槽不同的鈾刻步驟所形成的。在此狀況下，該閘極溝槽可 以夸該汲極連通溝槽之前形成，或是顛倒過來。此外，第 一植入步驟可以在該閘極溝槽形成後進行，而第二植入步 驟則可在該汲極連通溝槽形成後進行。該汲極'連通區域可 以包含有一'金屬區域或聚砂材料區域。 在某些實施例中，該閘極溝槽和該汲極連通溝槽係在 本體區域和該源極1域形成之前形成的。而在其它的實施 例中，該閘極溝槽和該汲極連通溝槽係在本體區域和該源 極區域形成之後才形成的。 在某些實施例中’在與該汲極連通溝槽之側壁相鄰接 處形成一層電介質材料層，在此狀況下，該電介質材料層 可以在例如和該閘極電介質材料同一加工步驟內形成。 在某些實施例中，該閘極電極係一種摻雜的聚矽材料 或矽化物電極，而該汲極連通區域則是一金屬區域。 在其匕的貝S也例中，該閘極電極是一種摻雜的聚砂材 料或矽化物電極，而該汲極連通區域則是至少部份地包含 -10- 1270985 (7) 有摻雜的聚矽材料或矽化物區域。在這些實施例中，該汲 極連通區域可以整個由摻雜的聚矽材料或矽化物所構成， 而該閘極電極和該汲極連通區域可在不同的聚矽材料或矽 化物形成步驟中製成。另一種方式是，該汲極連通區域係 部份包含有一 ί爹雜的聚矽材料或矽化物區域，其係在和該 閘極電極同一聚矽或矽化物形成步驟中加入的，在此狀況 下，（a )該汲極連通區域可以進一步包含有一個額外的 ί爹雜的聚砂材料或矽化物區域，其係在後續的聚矽或矽化 物形成步驟中加入的，或者（b )該汲極連通區域可進一 步包含有一金屬區域，其係在金屬沉積步驟中加入的。 【實施方式】 第3圖中顯示出係習用技藝製做的溝槽〇 μ 〇 S電晶體 1 〇〇 °此種結構的一項顯著優點在於其係自我隔離（Self-isolated )， 因此不 僅可以 做爲分 立組件 ，亦 可使 用在積 體電路上。但是，其必須要形成一層埋層及沉積出晶膜 層。如第3圖所示，溝槽DM0S電晶體100包含有基體 2 5、重度摻雜的埋層區域1丨，以及晶膜區域1 2，其係相 較於埋層區域1 1爲較輕度摻雜者。雖然基體2 5可以是N 型或P型，但一般而言，在基體要結合於積體電路上時， 爲能輕易製做接面隔離元件，p型基體會較佳。D Μ 0 S電 晶體亦包含有源極區域1 6 a和1 6 b，以及本體區域1 5 a和 1 5 b。如具有此技藝一般技術者所熟知者，本體區域 1 5 a、1 5 b可包含有一個較深而較重度摻雜之區域和一個 -11 - 1270985 (8) 較淺而較輕度摻雜的區域。在第3圖所示的例子中’埋層 區域U係高度摻雜以N型摻雜劑，晶膜區域12是輕度 摻雜以N型摻雜劑，源極區域1 6 a和1 6 b係高度摻雜以N 型摻雜劑，而本體區域1 5 a和1 5 b則包含有高度摻雜及輕 度摻雜以P型摻雜劑的部位。 形成在溝槽內的多晶矽閘極電極1 8係由形成在內含 有閘極電極1 8之溝槽的底部及側壁上的閘極電介質層17 加以與其它區域電絕緣隔離開的。此溝槽係延伸至重度摻 雜的埋層區域1 1內。不同於第1圖和第2圖中所示的結 構，在此元件中，汲極係位在頂側表面上，而非此結構體 的背側表面上。更詳細地說，自此元件的頂側表面延伸出 一個汲極連通區域2 6至重度摻雜的埋層區域1 1。此汲極 連通區域2 6係重度摻雜者，且具有與埋層區域1 1相同的 導電型態。此汲極連通區域可提供一道自重度摻雜埋層區 域1 1至汲極電極1 4的低電阻路徑。 最後，類似於第1圖和第2圖中所示的元件，源極與 本體電極22經由源極與本體金屬層23連接至源極區域 1 6和本體區域1 5，閘極電極1 9則連接至塡充於溝槽內的 聚矽材料1 8上。 第3圖中所示之元件結構的一項困擾在於其在製丨故上 ί系相當昂貴，因爲其需要沉積出本身在製做上即相當昂貴 的晶膜層，亦即區域1 2。 根據本發明的一實施例，顯示在第4圖中，其可免除 晶膜區域1 2，因之而使此元件的製做大幅度地簡化。如 -12- 1270985 (9) 第4圖所示，溝槽DMOS電晶體100包含有基體25，其 內即可形成此元件。類似於先前顯示的結構’第4圖中所 示的DMOS電晶體100包含有源極區域16a、16b、16c和 1 6 d，以及本體區域 1 5 a和 1 5 b。如一般常見的情形，在 第4圖中所示的例子內，基體25摻雜以N型的摻雜劑 (但是也可以更換使用 P型摻雜劑），源極區域1 6a、 16b、16c和16d係高度摻雜以N型摻雜劑，而本體區域 1 5 a和1 5 b則係同時具有高度摻雜及輕度摻雜以P型摻雜 劑者。多晶矽閘極電極1 8 a、1 8 b、1 8 c和1 8 d每一者均形 成在一閘極溝槽內。此等閘極電極18a、18b、18c和18d 係由形成在各自之閘極溝槽底部和側壁上的閘極電介質層 1 7 a、1 7 b、1 7 c和1 7 d等加以與其它區域電絕緣隔離開。 用以構成汲極連通區域26a、26b和26c的額外溝槽亦係 自元件的頂側表面延伸出的。 藉著沿閘極溝槽與汲極連通溝槽的下方側及底部，或 者僅沿著閘極溝槽或汲極連通溝槽的底部，加設重度摻雜 區域，其可形成汲極的低電阻路徑。這些重度摻雜的區域 會沿橫側向擴大合倂，而形成自每一閘極溝槽底部延伸至 其相關汲極連通溝槽的連續而重度摻雜的區域39a、39b 和3 9c。這些汲極連通區域26a、26b和26c最好是重度 摻雜以和重度摻雜區域39a、39b和39c相同導電型態的 摻雜劑。這些汲極連通區域26a、26b和26c可提供自重 度摻雜區域39a、39b和39c至汲極電極的低電阻路徑， 其最好是位在此元件的頂側表面上。 -13- 1270985 (10) 如將配合第5 a圖至第5 d圖加以詳細討論的，這些重 度摻雜區域39a、39b和39c最好是藉由將諸如磷或砷的 元素在閘極和連通溝槽未塡充以聚矽材料之前經由之擴散 進入而形成的。這些閘極及連通溝槽必須要足夠地靠在一 起，以確保經由之擴散進入的摻雜劑會合倂在一起而形成 該等連續的低電阻路徑。這些重度摻雜的區域係自我對齊 於閘極和連通溝槽底部者。 如前面所提到的，第4圖中所示的結構可以有利地去 除掉必須使用晶膜層1 2的必要性，以及在該晶膜層下形 成一層材料，例如第·3圖中所示的區域1〗，的必要性。 第4圖中所示的本發明DMOS元件可以將習用溝槽 DMO S處理技術在沉積及蝕刻步驟上加以做適當修改而製 / 造之。例如說，第4圖中的元件可以在擴散步驟中形成本 體15a和15b與源極16a-16d，並在鈾刻步驟中形成閘極 和汲極連通溝槽而開始之。有關於這些步驟的其它細節可 以在例如先前提到的美國專利第4 5 8 9 3，1 6 0號內找到。其 次’在該等溝槽內長出諸如二氧化矽層之類的電介質層 1 7 ’再接著利用諸如離子植入技術來將擴散元素，例如磷 或砷之類的η型元素，注入至溝槽的底部、。這些擴散元素 接著會擴散開而形成連續而重度摻雜的區域3 9。第5 a圖 中顯示出此製造階段結束時的結構，其中重度摻雜區域 3 9係自我對齊於溝槽的底部。 、 其次’如第5 b圖中所示，閘極溝槽內與汲極連通溝 槽的一部份內係塡充以摻雜的聚矽材料！ 8。如此技藝中 -14- 1270985 (11) 具有一般技術者所知悉者，相較於具有相同深度而較寬之 溝槽而言，聚矽材料可較快速地塡滿具有給定深度而較狹 窄的溝槽，因爲其係以大致上均勻層的方式沉積的。因 此，在本發明的某些實施例中，例如圖式中所示者，其係 希望將汲極連通溝槽的寬度做成較閘極溝槽的寬度爲大。 以此方式，如第5 b圖中所示，當閘極溝槽內充滿聚矽材 料（多晶矽）時，汲極連通溝槽內僅會部份塡滿。 在任一種情形中，在閘極溝槽內塡滿聚矽材料後，其 會進行等向性蝕刻，其可將汲極連通溝槽內的聚矽材料移 除’但卻能將此材料留存在閘極溝槽內。再接著使用後續 蝕刻程序以將襯在汲極連通溝槽內的二氧化矽層加以去除 掉，而形成第5 c圖中的元件。其次，如第5 d圖中所示， 使用C V D技術將汲極連通溝槽內塡充以N型摻雜的聚石夕 材料，其同時亦覆蓋住晶圓的表面。再進行等向性蝕刻作 業，以形成汲極連通區域2 6。亦可使用不同於摻雜之聚 矽材料的導體，例如金屬導體，來塡充該溝槽。 第6圖至第8圖顯示出各種可供多個本發明DMOS電 晶體排置之不同表面幾何形狀的頂視圖。這些排置中包括 有汲極連通單元40和電晶體單元50。汲極連通單元4〇 代表由汲極連通溝槽和相鄰之閘極溝槽所構成之結構，其 等係由位在汲極連通溝槽底部之低電阻路徑和圍繞四周之 電晶體單元加以連接起來的。電晶體單元5 0代表由習用 之D Μ Ο S電晶體結構所構成的結構，其係包含有閘極溝 槽、源極區域和本體區域。雖然這些或其它的幾何配置均 -15- 1270985 (12) 可加以使用，但是第6圖中所示的八角形配置是特別有利 的，因爲它可使得由電晶體單元和汲極連通單元所佔有的 相對面積能單獨調整，因之而可得到最小的元件導通電阻 (Device On- Resistance ) 〇 除了前述第5 a圖至第5 d圖中所述的加工模式外，亦 有多種的加工模式已開發出來，用以製做本發明的各種元 件。 例如說，現在請參閱第9a圖至第9d圖，一層氧化矽 層，最好是二氧化矽層，沉積在一個類似第5 b圖中所示 的結構上，以覆蓋住此結構，並塡充於該等僅部份塡充以 多晶矽的溝槽內。接著使用此技藝中所知悉之技術，例如 電漿蝕刻，來蝕刻該二氧化矽層，而形成二氧化矽區域 24。在此時，該等溝槽內最好塡滿以二氧化矽區域24， 以形成一種平面化的結構，此可有助於改善後續的罩遮 (Masking)步驟。 此結構接著進行電漿矽蝕刻步驟，以將外露於此結構 頂側表面上的多晶矽加以移除，而形成聚矽材料區域 1 8。接著，將仍然留下的外露出多晶矽加以氧化，例如使 用濕式或乾式氧化步驟爲之，而在該多晶矽區域1 8上形 成一層薄的氧化物層27，如第9a圖中所示。 在第9 a圖的結構上接者丨几積出一層罩遮層，例如氮 化砂層。此層接著做罩遮及触刻處理，如此技藝中所知悉 者，以形成紋路罩遮層2 8。第9 a圖中的二氧化矽區域2 4 接著利用異向性電漿二氧化矽蝕刻步驟經由紋路罩遮層 -16- 1270985 (13) 2 8內的孔洞進行蝕刻作業。（另一種方式是不形成薄的 氧化矽層2 7 ’而將氮化矽層2 8加以做罩遮及蝕刻處理， 以避免異向性氧化物蝕刻作業之需求。）在此之後，將位 在溝槽底部的聚矽材料同樣做異向性蝕刻處理。最後將位 在溝槽底部之二氧化矽層加以做異向性蝕刻處理，而完成 溝槽2 1的形成作業，如第9b圖中所示。 接著沉積出一層摻雜的多晶矽，覆蓋住該結構並塡滿 溝槽2 1。此多晶矽層再以電漿蝕刻步驟加以蝕刻，以使 整個結構平面化，並形成聚矽材料區域1 8 ’。最後將外露 出的多晶矽加以氧化，例如使用濕式或乾式氧化步驟爲 之，以在新的外露出多晶矽區域1 8 ’上形成薄的氧化物層 27’，如第9c圖中所示。如下文中將配合第9d圖加以討 論的，薄氧化物層2 7 ’將在後續的接觸蝕刻步驟中加以移 除。因此，上述之形成薄氧化物層2 7 ’的步驟很明顯的是 選用性的。但是，藉著在多晶矽區域1 8 ’形成該薄氧化物 層2 7 ’，抗蝕劑附著至聚矽材料上的困擾，其係此技藝中 所熟知之問題，將可以克服。 雖然第9c圖中的結構是類似於第5 d圖中所示者，但 在它們的製做上卻是使用大不相同的加工步驟。用以製成 第9 c圖中之結構的製程相對於製成第5 d圖中之結構者而 言是較爲相利的，因爲能將沿著汲極連通溝槽側壁設置的 多晶矽加以固定住，減少會減低產量之加工問題發生的可 能性。 現在參閱第9d圖’其最好能以此技藝中所知悉的技 -17- 1270985 (14) 術施用並形成罩遮層（未顯示）的紋路。接著使用例如電 漿蝕刻技術或諸如緩衝氧化物和磷酸之類的濕式蝕刻，經 由該紋路罩遮層上的孔洞，對二氧化矽區域，以及在某些 區域內的氮化矽區域，進行鈾刻作業而形成接點開口。最 後’在此結構上沉積出一層導電層，例如金屬層，如鋁、 鋁一銅或鋁一銅-矽，並使用此技藝中所知悉之技術來進 行罩遮及蝕刻處理，而形成汲極接點區域29a和源極/本 體接點區域29b，如第9d圖中所示，以及閘極接點（未 顯示），進而完成此結構。 現在配合第10a圖和第10b圖討論另一種的元件設計 及加工模式。其係自類似於上述第9a圖之結構開始，沉 積出一層罩遮層，如氮化矽層，並如此技藝中所知悉般進 行罩遮及蝕刻處理，以形成紋路罩遮層2 8。接著使用異 向性二氧化矽蝕刻步驟經由該紋路罩遮層2 8上的孔洞， 對具有遠高於熱成長氧化物之蝕刻率的二氧化矽區域24 (見第9a圖）進行鈾刻處理。在此之後，將位在溝槽底 部之聚矽材料同樣做異向性蝕刻處理。最後，對溝槽底部 之二氧化矽層進行蝕刻，而完成溝槽2 1之形成作業，以 製做出第1 0 a圖中的結構。（如同第9圖中的處理程序一 樣，其可消除薄氧化物層之成長而避免異向性蝕刻作業的 需求。） 使用緩衝氧化物蝕刻步驟來對源極/本體區域上的二 氧化矽區域加以蝕刻而不需使用另外的罩遮。最後，在此 結構上沉積出一層導電層，例如金屬層，如鋁、鋁-銅或 -18- 1270985 (15) •鋁一銅-矽或鎢，覆蓋住該結構並塡注入該等溝槽2 1 內。接著使用此技藝中所知悉之技術，對該金屬層進行罩 遮及飩刻處理，而形成汲極接點區域29a和源極/本體接 點區域29b，如第1 〇b圖中所示。第1 Ob圖中之結構係較 第9d圖中者爲佳，其係在於例如可形成較低電阻汲極^妾 點。（另一種不同的例子是可使用單一金屬，例如鎢，並 配合適當的襯料，例如Ti/ TiN /來塡充該溝槽，再使用 第二種金屬或一組金屬材料來做爲表面上的金屬材料。） 現在將配合第1 1 a圖至第1 1 f圖來討論再另一種的元 件設計和加工模式。如同第5 a圖一樣，其係先藉由植入 /擴散步驟而先形成本體1 5和源極1 6，並以蝕刻步驟來 形成閘極溝槽2 1。其次，在溝槽內及上表面上形成一層 電介質層1 7，例如二氧化矽層，再接著以諸如植入等技 術將擴散族元素，例如η型族元素，如磷，注入至溝槽底 部。這些擴散族兀素接著會擴散開而形成重度摻雜的區域 3 9 a。第1 1 a圖顯示此製造階段結束時的結構。此結構不 同於第5 a圖之處在於第5 a圖中的寬的汲極連通溝槽在此 元件製程的此階段中並未形成。 其次’在該結構上設置摻雜的聚矽材料，並塡注入溝 槽2 1 g內。接著以電漿蝕刻方法將該摻雜的聚矽材料層加 以蝕刻處理，而形成摻雜的聚矽材料區域1 8。接著，將 其餘外露出的多晶矽加以氧化掉，例如使用濕式或乾式氧 化步驟爲之’以在該多晶砂區域1 8上形成一層薄的氧化 物層2 7，如第1 1 b圖中所示。 -19- 1270985 (16) 接著在第1 1 b圖的結構上沉積出一層第一罩 如第一氮化砂層，並在該氮化砂上沉積出一層 層，例如二氧化矽。接著將此第二罩遮層如此技 般做罩遮及蝕刻處理，而形成紋路罩遮層2 8 b。 光罩遮及蝕刻程序，以形成紋路罩遮層2 8 a。接 層之抗蝕劑仍然存在的情形下，使用二氧化矽鈾 經由該等紋路罩遮層28a和28b間相互的孔洞來 的二氧化矽區域1 7加以蝕刻。所得到的結構即 1 1 c圖內。 在此蝕刻步驟後，接著使用異向性矽蝕刻步 紋路罩遮層2 8 a、2 8 b和二氧化矽1 7間相互的孔 露出的矽內鈾刻出汲極連通溝槽2 1 d。請注意， 連通溝槽2 1 d並不需要具有和先前形成之閘極溝 深度，因爲它們是在不同的加工步驟中形成的。 諸如離子植入和擴散等技術，將η型元素，例如 至溝槽21d的底部，而形成重度摻雜區域39b。 構顯示在第lid圖內。區域39b係與區域39a疊 3 9 a和3 9 b共同形成自每一閘極溝槽底部延伸至 連通溝槽的重度摻雜區域。 接著進行部份的氮化矽蝕刻作業，以移除，紋 2 8a中未被紋路罩遮層28b所遮蓋住的部位。紋 28b和28a的其餘部位則接著做爲後續接點蝕刻 罩遮使用，在此步驟中二氧化矽層1 7和2 8b中 部位會被移除掉。所得的結構顯示在第1 1 e圖中 遮層，例 第二罩遮 藝中所知 接著重覆 著在罩遮 刻步驟， 對外露出 顯示在第 驟，經由 洞，在外 此等汲極 槽相同的 接著利用 磷，設置 所得的結 合。區域 相關汲極 路罩遮層 路罩遮層 步驟中的 外露出的 1270985 (17) 最後’使用此技藝中所知悉之技術，在此結構上沉積 出一層導電層，例如金屬層或是諸如前述討論之各種金屬 層的組合，而覆蓋住該表面，並塡注於汲極連通溝槽2 1 d 內，而形成汲極接點區域2 9 a和源極/本體區域2 9 b，如 第1 1 f圖中所示，以及閘極接點（未顯示），以完成此結 構。 雖然本文中詳細地顯示並說明多種實施例，但可以瞭 解到本發明的變化及改良均係涵蓋於上述技術內，並屬於 下文所附申請專利範圍的範疇內，而不會脫離本發明的範 疇及精神。 【圖式簡單說明】 第1圖和第2圖分別顯示習用溝槽DMOS電晶體的剖 面圖。 第3圖顯示根據習用技藝製做之溝槽DMOS電晶體的 剖面圖。 第4圖顯示根據本發明製做之溝槽DMOS電晶體的一 實施例。 第5a圖至第5d圖顯示出用以製做第4圖所示之溝槽 DMOS電晶體的加工步驟序列。 第6圖至第8圖顯示各種不同的幾何形狀，可供多個 根據本發明製做之溝槽DMOS電晶體排置其上。 第9a圖至第9d圖中顯示出用以製成根據本發明之~ 實施例的溝槽DMOS電晶體之加工步驟序列。 1270985 (18) 第10a圖至第l〇b圖中顯示出用以製成根據本發明另 一實施例的溝槽D Μ Ο S電晶體之加工步驟序列。 第1 1 a圖至第1 1 f圖中顯示出用以製成根據本發明另 一實施例的溝槽DMOS電晶體之加工步驟序列。 元件 符 表 : 11 埋 層 域 12 晶 膜 Ts 域 14 汲 極 電 極 15 本 體 域 15a 本 體 區 域 15b 本 體 域 16 源 極 區 域 16a 源 極 區 域 16b 源 極 區 域 16c 源 極 區 域 1 6d 源 極 區 域 17 閘 極 電 介 質 層 17a 閘 極 電 介 質 層 17b 閘 極 電 介 質 層 17c 閘 極 電 介 質 層 1 7d 閘 極 電 介 質 層 18 多 晶 矽 閘 極 電 1 8 ? 聚 矽 材 料 區 域
-22- 1270985 (19) 18a 多 晶 矽 閘 極 電 極 1 8b 多 晶 矽 閘 極 電 極 18c 多 晶 矽 閘 極 電 極 1 8d 多 晶 矽 閘 極 電 極 19 閘 極 電 極 2 1 溝 槽 2 1 d 汲 極 連 通 溝 槽 21g 溝 槽 22 源 極 與 本 體 電 極 23 源 極 與 本 體 金 屬 層 24 二 氧 化 矽 丨品 域 25 基 體 26 汲 極 連 通 域 26a 汲 極 連 通 域 26b 汲 極 連 通 域 26c 汲 極 連 通 區 域 27 氧 化 物 層 27? 氧 化 物 層 28 紋 路 罩 遮 層 28a 紋 路 罩 遮 層 28b 紋 路 罩 層 29a 汲 極 接 點 域 29b 源 極 / 本 體 接 點 區 39 重 度 摻 雜 is 域
-23- 1270985 (20) 3 9 a重度摻雜區域 39b重度摻雜區域 3 9c重度摻雜區域 40 汲極連通單元 50 電晶體單元 100溝槽雙擴散金氧半導體電晶體
•24-

Claims (1)

1270985 (1) 拾、申請專利範圍 ,1·一種半導體元件，包含有： 第一區域，係由第一種導電型態的半導體材料所構 成； ”極溝槽，形成在該第一區域內； 一®閘極電介質，設在該閘極溝槽內； 闊極電極，設置在該閘極溝槽內而鄰接於該層w g電 介質材料； 汲極連通溝槽，形成在該第一區域內； 由導電材料構成的汲極連通區域，位在該汲極連通溝 槽內； 具該第一導電型態之源極區域，位在該第一區域內， 該源極區域係位在或靠近於該第一區域的頂側表面，並鄰 接於該閘極溝槽； 本體區域，位在該第一區域內而在該源極區域下方， 並鄰接於該閘極溝槽，該本體區域具有和第一導電型態相 反的第二導電型態；以及 由半導體材料構成的第二區域，位在該第一區域內而 在該本體區域下方，該第二區域係自該閘極溝槽延伸至該 汲極連通溝槽，且係自我對齊於該等閘極溝槽和汲極連通 溝槽二者’該第二區域具有該第一導電型態，並具有較該 第一區域爲高的摻雜劑濃度。 2 ·根據申請專利範圍第1項之半導體元件，其中該閘 極電極是由選自於鋁、鋁合金、耐火金屬、摻雜之多晶 >25- 1270985 (2) 矽、矽化物、以及多晶矽和耐火金屬之組合中的一種導電 材料所構成的。 3 .根據申請專利範圍第1項之半導體元件，進一步包 含有一半導體基體，其中該第一區域是一層沉積在該半導 體基體上的晶膜層。 4.根據申請專利範圍第3項之半導體元件，其中該半 導體基體係摻雜成該第一導電型態。 5 .根據申請專利範圍第1項之半導體元件，其中該第 一區域係一半導體基體。 6. 根據申請專利範圍第1項之半導體元件，其中該閘 極溝槽自上方視之時具有八角形網孔形狀。 7. 根據申請專利範圍第1項之半導體元件，其中該汲 極連通溝槽在寬度係較該閘極溝槽爲大。 8. 根據申請專利範圍第1項之半導體元件，其中該汲 極連通溝槽具有等於或較閘極溝槽爲小的寬度。 9. 根據申請專利範圍第1項之半導體元件，其中該汲 極連通區域包含有摻雜的多晶矽。 I 〇 .根據申請專利範圍第1項之半導體元件，其中該 汲極連通區域包含有金屬。 II .根據申請專利範圍第1 〇項之半導體元件，其中 該金屬係自鋁、耐火金屬，以及其合金或矽化物中選出 的。 1 2 .根據申請專利範圍第1項之半導體元件，其中該 汲極連通區域包含有摻雜的多晶矽和金屬二者。 -26- j27〇985 (3) 13 ·根據申請專利範圍第1項之半導體元件，進一步 L 3有〜氧化物層，鄰接於該汲極連通溝槽的側壁。 14 ·—種製造半導體元件的方法，包含有下列步驟： (a)提供一 ·個由第一種導電型態半導體材料所構成 的第一區域； (b )在該第一區域內蝕刻出閘極溝槽和汲極連通溝 槽； (C)在該第一區域內形成一第二半導體區域，該第 有該第一導電型態，並具有較該第一半導體區域 胃胃@ ί參雜劑濃度，且該第二區域係自該閘極溝槽延伸至 € $ ®連通溝槽，且係自我對齊於該等閘極溝槽和汲極連 通溝槽二者； (e )在該閘極溝槽內形成一層閘極電介質材料； (f )在該閘極溝槽內鄰接於該層閘極電介質材料處 沉積出一閘極電極； (g )在該汲極連通溝槽內沉積出由導電材料所構成 的汲極連通區域； (h )在該第一區域內而在該第二區域的上方且鄰接 於該閘極溝槽之處形成一本體區域，該本體區域具有和第 一導電型態相反的第二導電型態；以及 (i )在該本體區域上方且鄰接於該閛極溝槽之處形 成具有該第一導電型態之源極區域。 1 5 ·根據申請專利範圍第1 4項之方法，其中該閘極溝 槽和該汲極連通溝槽係同時形成的。 -27- 1270985 (4) 1 6 ·根據申請專利範圍第l 5項之方法，其中該第二半 導體區域係使用單一植入步驟所形成的。 1 7 .根據申請專利範圍第1 4項之方法，其中該閘極溝 槽是由與該汲極連通溝槽不同的餓刻步驟所形成的。 1 8 ·根據申請專利範圍第1 7項之方法，其中該閘極溝 槽是在該汲極連通溝槽之前形成的。 1 9 ·根據申請專利範圍第1 7項之方法，其中該第二半 導體區域係使用二個植入步驟來加以形成的，其中該二植 入步驟之一係在該閘極溝槽形成後進行的，且其中該二植 入步驟之另一者係在該汲極連通溝槽形成後進行的。 2 0 ·根據申請專利範圍第1 7項之方法，其中該汲極連 通區域包含有一金屬區域。 2 1 .根據申請專利範圍第1 7項之方法，其中該汲極連 通區域包含有一聚矽材料區域。 22·根據申請專利範圍第14項之方法，其中該閘極溝 槽和該汲極連通溝槽係在本體區域和該源極區域形成之前 形成的。 2 3 ·根據申請專利範圍第1 4項之方法，其中該閘極溝 槽和該汲極連通溝槽係在本體區域和該源極區域形成之f戔 形成的。 24·根據申請專利範圍第14項之方法，進一步包含有 在與該汲極連通溝槽之側壁相鄰接處形成一層電介質材半斗 層的步驟。 25·根據申請專利範圍第24項之方法，其中該電介臂 1270985 (5) 材料層在和該閘極電介質材料同一加工步驟內形成的。 26·根據申請專利範圍第14垣之方法 ^ ^ 一 ^力法’其中該閘極電 極係一種摻雜的聚矽材料或矽化物電極， 〜 ϋ具甲g亥汲極運 通區域至少部份包含有-個摻雜的聚矽材料或矽化物區 域。 27·根據申請專利範圍第26項之方法，其中該汲極連 通區域係一摻雜的聚矽材料或矽化物區域，且其中該閘極
電極和該汲極連通區域係在不同的聚矽材料或矽化物形成 步驟中製成的。 28·根據申請專利範圍第2“頁之方法，其中該汲極連 通區域係部份包含有一摻雜的聚矽材料或矽化物區域，其 係在和該閘極電極相同的聚矽或矽化物形成步驟中加入 的。 29.根據申請專利範圍第28項之方法，其中該汲極連 通區域進一步包含有〜個額外的摻雜的聚矽材料或矽化物
區域其係在個後繪的聚矽或矽化物形成步驟中加入 的。 3〇·根據申請專利範圍第28項之方法，其中該汲極連 通區域進一步包含有〜金屬區域，其係在金屬沉積步驟中 加入的。 3 1 ·根據申μ專利範圍第1 4項之方法，其中該閘極電 極係種摻雑之聚⑪材料或砂化物電極，且其中該汲極連 通區域係一金屬區域。 ^ 2 .根據申請專利範圍第1項之半導體元件，其中該 -29- 1270985 (6) 閘極溝槽自上方視之時具有六角形、圓形、正方形或矩形 網孔形狀。
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