JP2760515B2 - 縦型ｍｏｓｆｅｔ - Google Patents
縦型ｍｏｓｆｅｔInfo
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- JP2760515B2 JP2760515B2 JP63192552A JP19255288A JP2760515B2 JP 2760515 B2 JP2760515 B2 JP 2760515B2 JP 63192552 A JP63192552 A JP 63192552A JP 19255288 A JP19255288 A JP 19255288A JP 2760515 B2 JP2760515 B2 JP 2760515B2
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- Japan
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- resistance
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- cell
- gate electrode
- mosfet
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、主に電力制御に使用される二重拡散型の
縦型MOSFETに関する。
縦型MOSFETに関する。
（従来の技術） 一般に電力制御用のMOSFETとして、二重拡散型の縦型
MOSFETが使用されている。この縦型MOSFETは複数個の単
位FETセルを並列接続した構成にされている。
MOSFETが使用されている。この縦型MOSFETは複数個の単
位FETセルを並列接続した構成にされている。
第４図（ａ）は各単位FETセルが四角形状をなした従
来の代表的な縦型MOSFETのパターン平面図であり、第４
図（ｂ）は同図（ａ）のＣ−Ｃ′線に沿った断面図であ
る。N+型の高濃度シリコン基板10上にはＮ型の低濃度エ
ピタキシャル領域11が形成されており、この基板10とエ
ピタキシャル領域11とは各単位FETセルの共通ドレイン
を構成している。上記エピタキシャル領域11の表面の複
数箇所にはP+型のチャネル部ベース領域12がそれぞれ形
成されている。さらに各チャネル部ベース領域12の表面
にはN+型からなる四角リング状のソース領域13が形成さ
ている。また、各チャネル部ベース領域12の周辺部で
は、チャネル部ベース領域12の表面を覆うように多結晶
シリコンによるゲート電極15が設けられている。このゲ
ート電極15は、第４図（ａ）に示すように四角形状の開
口部16が複数設けられた形状にパターニングされてお
り、各開口部16付近には単位FETセルがそれぞれ構成さ
れている。また、ゲート電極15上には層間絶縁膜17が堆
積されており、さらにその上には各単位FETセルのソー
ス領域13に共通に接続されたアルミニウムによるソース
電極18が設けられている。
来の代表的な縦型MOSFETのパターン平面図であり、第４
図（ｂ）は同図（ａ）のＣ−Ｃ′線に沿った断面図であ
る。N+型の高濃度シリコン基板10上にはＮ型の低濃度エ
ピタキシャル領域11が形成されており、この基板10とエ
ピタキシャル領域11とは各単位FETセルの共通ドレイン
を構成している。上記エピタキシャル領域11の表面の複
数箇所にはP+型のチャネル部ベース領域12がそれぞれ形
成されている。さらに各チャネル部ベース領域12の表面
にはN+型からなる四角リング状のソース領域13が形成さ
ている。また、各チャネル部ベース領域12の周辺部で
は、チャネル部ベース領域12の表面を覆うように多結晶
シリコンによるゲート電極15が設けられている。このゲ
ート電極15は、第４図（ａ）に示すように四角形状の開
口部16が複数設けられた形状にパターニングされてお
り、各開口部16付近には単位FETセルがそれぞれ構成さ
れている。また、ゲート電極15上には層間絶縁膜17が堆
積されており、さらにその上には各単位FETセルのソー
ス領域13に共通に接続されたアルミニウムによるソース
電極18が設けられている。
このような縦型MOSFETにおいて、ゲート電極15は半導
体チップの周辺でアルミニウムからなる電極と接続され
る。第５図はこのアルミニウムによる電極31と多結晶シ
リコンによるゲート電極15との接続部分の構成を示すパ
ターン平面図である。同図において、アルミニウムによ
る電極31に近い位置に配置されている一つの単位FETセ
ル32と、この電極31からより離れた位置に配置されてい
る一つの単位FETセル33とを比較すると、多結晶シリコ
ンによるゲート電極15の配線の長さが異なるため、両単
位FETセルでは配線抵抗の差によってゲート抵抗の値が
異なってしまう。例えば、一方の単位FETセル32のゲー
ト抵抗の値をRga、他方の単位FETセル33のゲート抵抗の
値をRgbとすると、両者にはRga＜Rgbなる関係が成立す
る。この２個の単位FETセル32,33の等価回路を第６図に
示す。なお、図中のS,D,Gはそれぞれソース、ドレイ
ン、ゲートである。
体チップの周辺でアルミニウムからなる電極と接続され
る。第５図はこのアルミニウムによる電極31と多結晶シ
リコンによるゲート電極15との接続部分の構成を示すパ
ターン平面図である。同図において、アルミニウムによ
る電極31に近い位置に配置されている一つの単位FETセ
ル32と、この電極31からより離れた位置に配置されてい
る一つの単位FETセル33とを比較すると、多結晶シリコ
ンによるゲート電極15の配線の長さが異なるため、両単
位FETセルでは配線抵抗の差によってゲート抵抗の値が
異なってしまう。例えば、一方の単位FETセル32のゲー
ト抵抗の値をRga、他方の単位FETセル33のゲート抵抗の
値をRgbとすると、両者にはRga＜Rgbなる関係が成立す
る。この２個の単位FETセル32,33の等価回路を第６図に
示す。なお、図中のS,D,Gはそれぞれソース、ドレイ
ン、ゲートである。
ところで、MOSFETにおけるスイッチング・スピード
は、ゲート・ソース間容量CGSとゲート抵抗Rgとによっ
て決定される時定数が小さな程、速くなる。一般に縦型
MOSFETを設計する際には、各単位FETセルのセルサイズ
が全て同じになるように設計される。このため、各単位
FETセルではゲート・ソース間容量CGSが同値となる。従
って、第６図において、ゲート抵抗の値が大きな方の単
位FETセル33のスイッチング・スピードは遅く、ゲート
抵抗の値が小さな方の単位FETセル32のスイッチング・
スピードは速くなる。上記した２個の単位FETセルに限
らず、数百個ないし数万個のセルが設けられている電力
用の縦型MOSFETの内部では、上記した理由により個々の
セルでスイッチング・スピードに差が生じている。各セ
ルのスイッチング・スピードに差が生じると、誘導性の
負荷をスイッチング制御する場合に問題が発生する。
は、ゲート・ソース間容量CGSとゲート抵抗Rgとによっ
て決定される時定数が小さな程、速くなる。一般に縦型
MOSFETを設計する際には、各単位FETセルのセルサイズ
が全て同じになるように設計される。このため、各単位
FETセルではゲート・ソース間容量CGSが同値となる。従
って、第６図において、ゲート抵抗の値が大きな方の単
位FETセル33のスイッチング・スピードは遅く、ゲート
抵抗の値が小さな方の単位FETセル32のスイッチング・
スピードは速くなる。上記した２個の単位FETセルに限
らず、数百個ないし数万個のセルが設けられている電力
用の縦型MOSFETの内部では、上記した理由により個々の
セルでスイッチング・スピードに差が生じている。各セ
ルのスイッチング・スピードに差が生じると、誘導性の
負荷をスイッチング制御する場合に問題が発生する。
第７図はMOSFET35でインダクタンス36をスイッチング
制御する際の等価回路図であり、図中、VDDは電源電圧
である。
制御する際の等価回路図であり、図中、VDDは電源電圧
である。
いま、第８図の波形図に示すように、MOSFET35のゲー
ト電圧VGが低下し、MOSFET35がオン状態からオフ状態に
スイッチすると、このMOSFET35のドレイン電流IDが減少
する際に、インダクタンス36に貯えられているエネルギ
ーのため、MOSFET35のドレイン電圧VDは電源電圧VDDよ
りも大きなVDHまで上昇する。この高電圧VDHは、MOSFET
35のドレイン電流IDが減少して０になるまでの期間ｔ内
に発生し、この期間ｔはインダクタンス36の大きさとド
レイン電流IDとに比例する。上記ｔの期間に、前記第４
図中の各単位FETセルが同じスピードでオフする場合に
は問題はないが、実際には先に述べたようにゲート抵抗
の値が最も大きな単位FETセル、すなわち第５図におい
てアルミニウムによる電極31から最も離れた位置に配置
されている単位FETセルが最も遅れてオフする。このた
め、この最も遅れてオフする単位FETセルに電流が集中
し、破壊に至るという欠点がある。
ト電圧VGが低下し、MOSFET35がオン状態からオフ状態に
スイッチすると、このMOSFET35のドレイン電流IDが減少
する際に、インダクタンス36に貯えられているエネルギ
ーのため、MOSFET35のドレイン電圧VDは電源電圧VDDよ
りも大きなVDHまで上昇する。この高電圧VDHは、MOSFET
35のドレイン電流IDが減少して０になるまでの期間ｔ内
に発生し、この期間ｔはインダクタンス36の大きさとド
レイン電流IDとに比例する。上記ｔの期間に、前記第４
図中の各単位FETセルが同じスピードでオフする場合に
は問題はないが、実際には先に述べたようにゲート抵抗
の値が最も大きな単位FETセル、すなわち第５図におい
てアルミニウムによる電極31から最も離れた位置に配置
されている単位FETセルが最も遅れてオフする。このた
め、この最も遅れてオフする単位FETセルに電流が集中
し、破壊に至るという欠点がある。
（発明が解決しようとする課題） このように従来の縦型MOSFETでは、多結晶シリコンか
らなるゲート電極の抵抗の影響により複数の各単位FET
セルのスイッチング・スピードに差が生じ、誘導性負荷
を駆動するときに特定のセルに過大な電流が流れ、破壊
に至るという欠点がある。
らなるゲート電極の抵抗の影響により複数の各単位FET
セルのスイッチング・スピードに差が生じ、誘導性負荷
を駆動するときに特定のセルに過大な電流が流れ、破壊
に至るという欠点がある。
この発明は上記のような事情を考慮してなされたもの
であり、その目的は、複数の各単位FETセルのスイッチ
ング・スピードの差の低減を図ることにより、誘導性負
荷を駆動する際の破壊に対して強い縦型MOSFETを提供す
ることにある。
であり、その目的は、複数の各単位FETセルのスイッチ
ング・スピードの差の低減を図ることにより、誘導性負
荷を駆動する際の破壊に対して強い縦型MOSFETを提供す
ることにある。
［発明の構成］ （課題を解決するための手段） この発明の縦型MOSFETは、ゲート電極が多結晶シリコ
ンによって構成された複数の単位MOSFETセルと、上記各
単位MOSFETセルの周辺に存在する上記多結晶シリコンに
おいて、上記各単位MOSFETセルのチャネル部ベース領域
側で各単位MOSFETセルのチャネル部ベース領域を取り囲
むように設けられた、選択的に膜厚が薄くされて高抵抗
化された多結晶シリコンの部分とを具備したことを特徴
とする。
ンによって構成された複数の単位MOSFETセルと、上記各
単位MOSFETセルの周辺に存在する上記多結晶シリコンに
おいて、上記各単位MOSFETセルのチャネル部ベース領域
側で各単位MOSFETセルのチャネル部ベース領域を取り囲
むように設けられた、選択的に膜厚が薄くされて高抵抗
化された多結晶シリコンの部分とを具備したことを特徴
とする。
（作用） この発明では、各単位FETセル付近のゲート電極用多
結晶シリコンの一部に高抵抗領域を設け、各単位FETセ
ルのゲート電極におけるゲート抵抗の値を配線抵抗より
も十分に大きく設定することにより、各単位FETセルの
スイッチング・スピードの差を低減させるようにしてい
る。
結晶シリコンの一部に高抵抗領域を設け、各単位FETセ
ルのゲート電極におけるゲート抵抗の値を配線抵抗より
も十分に大きく設定することにより、各単位FETセルの
スイッチング・スピードの差を低減させるようにしてい
る。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
る。
第１図（ａ）はこの発明の途中で考えられた縦型MOSF
ETを各単位MOSFETセルが四角形状をなしたものに適用し
た場合のパターン平面図であり、第１図（ｂ）は同図
（ａ）のＡ−Ａ′線に沿った断面図である。図におい
て、N+型の高濃度シリコン基板10上にはＮ型の低濃度エ
ピタキシャル領域11が形成されており、この基板10とエ
ピタキシャル領域11とは各単位FETセルの共通ドレイン
を構成している。上記エピタキシャル領域11の表面の複
数箇所にはＰ型のチャネル部ベース領域12がそれぞれ選
択的に形成されている。さらに各チャネル部ベース領域
12の表面にはN+型からなる四角リング状のソース領域13
が形成されている。また、各チャネル部ベース領域13の
周辺部では、それぞれのチャネル部ベース領域表面を覆
うようにゲート酸化膜14及び多結晶シリコンによるゲー
ト電極15が設けられている。このゲート電極15は、第１
図（ａ）に示すように四角形状の開口部16が複数設けら
れた形状にパターニングされており、各開口部16に、上
記基板10とエピタキシャル領域11をドレイン、ソース領
域13をソース、ゲート電極15をゲートとする各単位FET
セルがそれぞれ構成されている。また、上記ゲート電極
15上には層間絶縁膜17が堆積されており、さらにその上
には各単位FETセルのソース領域13に共通に接続された
アルミニウムによるソース電極18が設けられている。な
お、上記ゲート電極15は、従来と同様に半導体チップの
周辺でアルミニウムからなる電極と接続されている。
ETを各単位MOSFETセルが四角形状をなしたものに適用し
た場合のパターン平面図であり、第１図（ｂ）は同図
（ａ）のＡ−Ａ′線に沿った断面図である。図におい
て、N+型の高濃度シリコン基板10上にはＮ型の低濃度エ
ピタキシャル領域11が形成されており、この基板10とエ
ピタキシャル領域11とは各単位FETセルの共通ドレイン
を構成している。上記エピタキシャル領域11の表面の複
数箇所にはＰ型のチャネル部ベース領域12がそれぞれ選
択的に形成されている。さらに各チャネル部ベース領域
12の表面にはN+型からなる四角リング状のソース領域13
が形成されている。また、各チャネル部ベース領域13の
周辺部では、それぞれのチャネル部ベース領域表面を覆
うようにゲート酸化膜14及び多結晶シリコンによるゲー
ト電極15が設けられている。このゲート電極15は、第１
図（ａ）に示すように四角形状の開口部16が複数設けら
れた形状にパターニングされており、各開口部16に、上
記基板10とエピタキシャル領域11をドレイン、ソース領
域13をソース、ゲート電極15をゲートとする各単位FET
セルがそれぞれ構成されている。また、上記ゲート電極
15上には層間絶縁膜17が堆積されており、さらにその上
には各単位FETセルのソース領域13に共通に接続された
アルミニウムによるソース電極18が設けられている。な
お、上記ゲート電極15は、従来と同様に半導体チップの
周辺でアルミニウムからなる電極と接続されている。
ところで、多結晶シリコンからなる上記ゲート電極15
には、通常、その配線抵抗を減少させるためにＮ型もし
くはＰ型の不純物が比較的高濃度に含まれている。とこ
ろが、この実施例のFETでは、各開口部16付近で各開口
部16を囲むような四角リング状をなし、その抵抗率が低
抵抗化されたゲート電極15に比べて十分に高くされたゲ
ート電極15の高抵抗領域19が形成されている。
には、通常、その配線抵抗を減少させるためにＮ型もし
くはＰ型の不純物が比較的高濃度に含まれている。とこ
ろが、この実施例のFETでは、各開口部16付近で各開口
部16を囲むような四角リング状をなし、その抵抗率が低
抵抗化されたゲート電極15に比べて十分に高くされたゲ
ート電極15の高抵抗領域19が形成されている。
この高抵抗領域19は、ゲート電極15に対して不純物を
イオン注入法などによって導入し、低抵抗化する際に、
予めこの高抵抗領域19の位置をマスクし、この領域に選
択的に不純物を注入しないことにより実現できる。
イオン注入法などによって導入し、低抵抗化する際に、
予めこの高抵抗領域19の位置をマスクし、この領域に選
択的に不純物を注入しないことにより実現できる。
第３図はこのような構造の縦型MOSFETの等価回路図で
ある。図において、破線内の各抵抗21は不純物が導入さ
れて低抵抗化されたゲート電極15の配線抵抗であり、ま
たこれらの抵抗21と各単位FETセル22のゲートとの間に
接続された抵抗23は、上記ゲート電極15の高抵抗領域19
における抵抗である。ここで、不純物が導入されて低抵
抗化された配線抵抗による抵抗21の値に比べ、高抵抗領
域19における抵抗23の値が十分に高くなるように設定さ
れているので、抵抗21の値は無視することができる。こ
のため、各単位FETセル22では、ゲート・ソース間容量C
GSとゲート抵抗Rgとが等しくなり、従来と比べて全体的
にスピードが低下するものの、それぞれのスイッチング
・スピードは互いに等しくなる。この結果、誘導性の負
荷をスイッチング制御する場合に、ある特定の単位FET
セルに電流が集中して流れ、このセルが破壊することが
防止される。すなわち、上記実施例では、各高抵抗領域
19を各単位FETセル相互間の中央部には設けずに、中央
部からはずれたチャネル部ベース領域12側に設けること
によって、ゲート電極15の配線抵抗である前記第３図中
の抵抗21は低く保ち、各単位FETセルのゲートに接続さ
れる前記第３図中の抵抗23の高抵抗化を図ることによっ
て各単位FETセルのスイッチング・スピードの均一化を
図るようにしたものである。
ある。図において、破線内の各抵抗21は不純物が導入さ
れて低抵抗化されたゲート電極15の配線抵抗であり、ま
たこれらの抵抗21と各単位FETセル22のゲートとの間に
接続された抵抗23は、上記ゲート電極15の高抵抗領域19
における抵抗である。ここで、不純物が導入されて低抵
抗化された配線抵抗による抵抗21の値に比べ、高抵抗領
域19における抵抗23の値が十分に高くなるように設定さ
れているので、抵抗21の値は無視することができる。こ
のため、各単位FETセル22では、ゲート・ソース間容量C
GSとゲート抵抗Rgとが等しくなり、従来と比べて全体的
にスピードが低下するものの、それぞれのスイッチング
・スピードは互いに等しくなる。この結果、誘導性の負
荷をスイッチング制御する場合に、ある特定の単位FET
セルに電流が集中して流れ、このセルが破壊することが
防止される。すなわち、上記実施例では、各高抵抗領域
19を各単位FETセル相互間の中央部には設けずに、中央
部からはずれたチャネル部ベース領域12側に設けること
によって、ゲート電極15の配線抵抗である前記第３図中
の抵抗21は低く保ち、各単位FETセルのゲートに接続さ
れる前記第３図中の抵抗23の高抵抗化を図ることによっ
て各単位FETセルのスイッチング・スピードの均一化を
図るようにしたものである。
第２図はこの発明の一実施例による縦型MOSFETの構造
を示す断面図であり、上記第１図（ｂ）と対応する位置
でFETを切断したものである。この実施例のFETでは、上
記第１図の実施例のように、各開口部16付近で各開口部
16を囲むような四角リング状をなすゲート電極15の高抵
抗領域19を形成する代わりに、この高抵抗領域19に対応
したゲート電極15の膜厚を薄くした薄膜領域25を形成す
ることにより、この領域25で前記第３図中の抵抗23を構
成するようにしたものである。この実施例の場合にも、
ゲート電極の膜厚を薄くして高抵抗とする領域を各単位
FETセル相互間の中央部とはせずに、中央部からはずれ
たチャネル部ベース領域12側に設けることによって、ゲ
ート電極15の配線抵抗である前記第３図中の抵抗21は低
く保ち、各単位FETセルのゲートに接続される前記第３
図中の抵抗23の高抵抗化を図ることによって各単位FET
セルのスイッチング・スピードの均一化を図ることがで
きる。
を示す断面図であり、上記第１図（ｂ）と対応する位置
でFETを切断したものである。この実施例のFETでは、上
記第１図の実施例のように、各開口部16付近で各開口部
16を囲むような四角リング状をなすゲート電極15の高抵
抗領域19を形成する代わりに、この高抵抗領域19に対応
したゲート電極15の膜厚を薄くした薄膜領域25を形成す
ることにより、この領域25で前記第３図中の抵抗23を構
成するようにしたものである。この実施例の場合にも、
ゲート電極の膜厚を薄くして高抵抗とする領域を各単位
FETセル相互間の中央部とはせずに、中央部からはずれ
たチャネル部ベース領域12側に設けることによって、ゲ
ート電極15の配線抵抗である前記第３図中の抵抗21は低
く保ち、各単位FETセルのゲートに接続される前記第３
図中の抵抗23の高抵抗化を図ることによって各単位FET
セルのスイッチング・スピードの均一化を図ることがで
きる。
なお、この発明は上記各実施例に限定されるものでは
なく種々の変形が可能であることはいうまでもない。例
えば上記実施例では各単位FETセルがＮチャネルのもの
で構成された縦型MOSFETにこの発明を実施した場合につ
いて説明したが、これは各単位FETセルがＰチャネルの
ものについても同様に実施が可能であることはいうまで
もない。
なく種々の変形が可能であることはいうまでもない。例
えば上記実施例では各単位FETセルがＮチャネルのもの
で構成された縦型MOSFETにこの発明を実施した場合につ
いて説明したが、これは各単位FETセルがＰチャネルの
ものについても同様に実施が可能であることはいうまで
もない。
［発明の効果］ 以上説明したようにこの発明によれば、複数の各単位
FETセルのスイッチング・スピードの差の低減を図るこ
とにより、誘導性負荷を駆動する際の破壊に対して強い
縦型MOSFETを提供することができる。
FETセルのスイッチング・スピードの差の低減を図るこ
とにより、誘導性負荷を駆動する際の破壊に対して強い
縦型MOSFETを提供することができる。
第１図はこの発明の途中で考えられた縦型MOSFETの構成
を示すものであり、第１図（ａ）はパターン平面図、第
１図（ｂ）はそのＡ−Ａ′線に沿った断面図、第２図は
この発明の縦型MOSFETの一実施例の断面図、第３図はこ
の発明の縦型MOSFETの等価回路図、第４図は従来の代表
的な縦型MOSFETの構成を示すものであり、第４図（ａ）
はそのパターン平面図、第４図（ｂ）はそのＣ−Ｃ′線
に沿った断面図、第５図は縦型MOSFETの半導体チップの
周辺の構成を示すパターン平面図、第６図は縦型MOSFET
の等価回路図、第７図は第５図の縦型MOSFETを用いたス
イッチング制御回路の等価回路図、第８図は第７図回路
の波形図である。 10……高濃度シリコン基板、11……低濃度エピタキシャ
ル領域、12……チャネル部ベース領域、13……ソース領
域、14……ゲート酸化膜、15……ゲート電極、16……開
口部、17……層間絶縁膜、18……ソース電極、19……高
抵抗領域、25……薄膜領域、26……シリサイド電極、27
……金属電極。
を示すものであり、第１図（ａ）はパターン平面図、第
１図（ｂ）はそのＡ−Ａ′線に沿った断面図、第２図は
この発明の縦型MOSFETの一実施例の断面図、第３図はこ
の発明の縦型MOSFETの等価回路図、第４図は従来の代表
的な縦型MOSFETの構成を示すものであり、第４図（ａ）
はそのパターン平面図、第４図（ｂ）はそのＣ−Ｃ′線
に沿った断面図、第５図は縦型MOSFETの半導体チップの
周辺の構成を示すパターン平面図、第６図は縦型MOSFET
の等価回路図、第７図は第５図の縦型MOSFETを用いたス
イッチング制御回路の等価回路図、第８図は第７図回路
の波形図である。 10……高濃度シリコン基板、11……低濃度エピタキシャ
ル領域、12……チャネル部ベース領域、13……ソース領
域、14……ゲート酸化膜、15……ゲート電極、16……開
口部、17……層間絶縁膜、18……ソース電極、19……高
抵抗領域、25……薄膜領域、26……シリサイド電極、27
……金属電極。
Claims (1)
- 【請求項１】ゲート電極が多結晶シリコンによって構成
された複数の単位MOSFETセルと、 上記各単位MOSFETセルの周辺に存在する上記多結晶シリ
コンにおいて、上記各単位MOSFETセルのチャネル部ベー
ス領域側で各単位MOSFETセルのチャネル部ベース領域を
取り囲むように設けられた、選択的に膜厚が薄くされて
高抵抗化された多結晶シリコンの部分 とを具備したことを特徴とする縦型MOSFET。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63192552A JP2760515B2 (ja) | 1988-08-01 | 1988-08-01 | 縦型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63192552A JP2760515B2 (ja) | 1988-08-01 | 1988-08-01 | 縦型ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0242764A JPH0242764A (ja) | 1990-02-13 |
| JP2760515B2 true JP2760515B2 (ja) | 1998-06-04 |
Family
ID=16293180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63192552A Expired - Fee Related JP2760515B2 (ja) | 1988-08-01 | 1988-08-01 | 縦型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2760515B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03238868A (ja) * | 1990-02-15 | 1991-10-24 | Nec Corp | 縦型電界効果トランジスタ |
| JP2956538B2 (ja) * | 1995-05-31 | 1999-10-04 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP4032622B2 (ja) * | 2000-09-06 | 2008-01-16 | 株式会社日立製作所 | 半導体素子及びこれを用いた半導体装置と変換器 |
| JP4794141B2 (ja) * | 2004-06-03 | 2011-10-19 | Ｏｋｉセミコンダクタ株式会社 | 半導体素子及びその製造方法 |
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