JP6111130B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
従来、高速スイッチングによって発生するノイズ（例えばラジオノイズ。）を低減することが可能な半導体装置が知られている（例えば、特許文献１参照。）。
図２０は、従来の半導体装置９００を説明するために示す図である。図２０（ａ）は半導体装置９００の平面図を示し、図２０（ｂ）は図２０（ａ）のｘ−ｘ断面図を示し、図２０（ｃ）は図２０（ａ）中の破線Ａで囲まれた領域の要部拡大図を示す。なお、図２０中、符号９２６は層間絶縁層を示し、符号９２８はソース電極層を示す。また、図２０（ａ）及び図２０（ｃ）においては、層間絶縁層９２６及びソース電極層９２８の図示は省略している。
従来の半導体装置９００は、図２０に示すように、ｎ＋型の低抵抗半導体層(図示せず)とｎ−型のドリフト層９１４とが積層された半導体基板に画定されたセル領域と、セル領域を取り囲むゲートフィンガー形成領域及びセル領域に張り出したゲートパッド形成領域を含む周辺領域とを備えるＭＯＳＦＥＴである。
半導体装置９００は、セル領域において、低抵抗半導体層と、低抵抗半導体層上に形成されたｎ−型のドリフト層９１４と、ドリフト層９１４の表面に形成されたｐ型のベース領域９１６と、ベース領域９１６の表面に形成されたｎ型の高濃度半導体領域９２０と、ポリシリコンからなり、ドリフト層９１４と高濃度半導体領域９２０とに挟まれたベース領域９１６上においてゲート絶縁層９２２を介して形成されたゲート電極層とを有する。半導体装置９００は、ゲート電極層として、ストライプ状に形成された複数のゲート電極層９２４を有する。
半導体装置９００は、周辺領域において、低抵抗半導体層(図示せず。)と、低抵抗半導体層上に形成されたドリフト層９１４と、ポリシリコンからなり、ドリフト９１４層の上方にフィールド酸化膜(図示せず。)を介して形成され、ゲートフィンガー形成領域及びゲートパッド形成領域に形成されたゲート引き出し配線(図示せず。)と、金属からなり、ゲートフィンガー形成領域におけるゲート引き出し配線の上方に形成されたゲートフィンガー９４０と、金属からなり、ゲートパッド形成領域におけるゲート引き出し配線の上方に形成され、かつ、ゲートフィンガー９４０と連結されたゲートパッド９４２とを有する。
半導体装置９００においては、ゲート電極層９２４とゲート引き出し配線とは、不純物を含有するポリシリコンからなる抵抗体９４４を介して電気的に接続される。抵抗体９４４を構成するポリシリコンの不純物濃度は、ゲート電極層９２４を構成するポリシリコンの不純物濃度と同一で、抵抗体９４４の幅は、ゲート電極層９２４の幅よりも狭い。抵抗体９４４の幅がゲート電極層９２４の幅よりも狭いことから、抵抗体９４４の内部抵抗はゲート電極９２４の内部抵抗よりも高くなる。
従来の半導体装置９００によれば、ゲート電極層９２４とゲートフィンガー９４０とが抵抗体９４４を介して電気的に接続されていることから、ゲートの充放電時定数を大きくすることで、ターンオフ時の電流の立ち下がりを緩やかにすることができるため、ターンオフ時の電圧のオーバーシュート部でのｄｖ／ｄｔが小さくなり、高速スイッチングによって発生するノイズを低減することが可能となる。
特開２０１１−１３４９８４号公報
しかしながら、従来の半導体装置９００においては、半導体装置の製造過程において抵抗体９４４を形成する際、ゲート電極層９２４よりも幅の狭い抵抗体９４４を精度よく製造することが困難であることに起因して各抵抗体９４４の抵抗値にばらつきが生じる場合があり、このような場合には、各トランジスタの動作タイミングがずれたり、抵抗体９４４の抵抗が高すぎるトランジスタの異常動作が生じたり、抵抗体９４４の抵抗が高すぎて電流容量が小さくなり焼損が起こり易くなったりするおそれがあるという問題がある。
そこで、本発明は、上記した問題を解決するためになされたものであり、各トランジスタの動作タイミングがずれたり、抵抗体の抵抗が高すぎてトランジスタの異常動作が生じたり、抵抗体の抵抗が高すぎて電流容量が小さくなり焼損が起こり易くなったりすることを抑制することが可能で、かつ、従来の半導体装置と同様に高速スイッチングによって発生するノイズを低減することが可能な半導体装置を提供することを目的とする。また、このような半導体装置を製造することが可能な半導体装置の製造方法を提供することを目的とする。
［１］本発明の半導体装置は、第１導電型又は第２導電型の低抵抗半導体層と第１導電型のドリフト層とが積層された半導体基板に画定されたセル領域と、前記セル領域を取り囲むゲートフィンガー形成領域及び前記セル領域に張り出したゲートパッド形成領域を含む周辺領域とを備える半導体装置であって、前記半導体装置は、前記セル領域において、前記低抵抗半導体層と、前記低抵抗半導体層上に形成された第１導電型の前記ドリフト層と、前記ドリフト層の表面に形成された第２導電型のベース領域と、前記ベース領域の表面に形成された第１導電型の高濃度半導体領域と、ポリシリコンからなり、前記ドリフト層と前記高濃度半導体領域とに挟まれた前記ベース領域上においてゲート絶縁層を介して形成されたゲート電極層とを有し、前記周辺領域において、前記低抵抗半導体層と、前記低抵抗半導体層上に形成された前記ドリフト層と、ポリシリコンからなり、前記ドリフト層の上方にフィールド酸化膜を介して前記ゲートフィンガー形成領域及び前記ゲートパッド形成領域に形成されたゲート引き出し配線と、金属からなり、前記ゲートフィンガー形成領域における前記ゲート引き出し配線の上方に形成されたゲートフィンガーと、金属からなり、前記ゲートパッド形成領域における前記ゲート引き出し配線の上方に形成され、かつ、前記ゲートフィンガーと連結されたゲートパッドとを有し、前記ゲート電極層と前記ゲート引き出し配線とは、不純物を含有するポリシリコンからなる抵抗体を介して電気的に接続され、前記抵抗体を構成するポリシリコンの不純物濃度は、前記ゲート電極層を構成するポリシリコンの不純物濃度よりも低いことを特徴とする。
［２］本発明の半導体装置は、第１導電型又は第２導電型の低抵抗半導体層と第１導電型のドリフト層とが積層された半導体基板に画定されたセル領域と、前記セル領域を取り囲むゲートフィンガー形成領域及び前記セル領域に張り出したゲートパッド形成領域を含む周辺領域とを備える半導体装置であって、前記半導体装置は、前記セル領域において、第１導電型又は第２導電型の前記低抵抗半導体層と、前記低抵抗半導体層上に形成された第１導電型の前記ドリフト層と、前記ドリフト層の表面に形成された第２導電型のベース領域と、前記ベース領域を開口し前記ドリフト層に達するように形成された複数のトレンチと、前記ベース領域内に配置されるとともに少なくとも一部を前記トレンチの内周面に露出するように形成された第１導電型の高濃度半導体領域と、所定の濃度で不純物を含有するポリシリコンからなり、前記トレンチの内周面にゲート絶縁層を介して前記トレンチの内部に埋め込まれたゲート電極層とを有し、前記周辺領域において、前記低抵抗半導体層と、前記低抵抗半導体層上に形成された前記ドリフト層と、ポリシリコンからなり、前記ドリフト層の上方にフィールド酸化膜を介して前記ゲートフィンガー形成領域及び前記ゲートパッド形成領域に形成されたゲート引き出し配線と、金属からなり、前記ゲートフィンガー形成領域における前記ゲート引き出し配線の上方に形成されたゲートフィンガーと、金属からなり、前記ゲートパッド形成領域における前記ゲート引き出し配線の上方に形成され、かつ、前記ゲートフィンガーと連結されたゲートパッドとを有し、前記ゲート電極層と前記ゲート引き出し配線とは、不純物を含有するポリシリコンからなる抵抗体を介して電気的に接続され、前記抵抗体を構成するポリシリコンの不純物濃度は、前記ゲート電極層を構成するポリシリコンの不純物濃度よりも低いことを特徴とする。
［３］本発明の半導体装置においては、前記ゲート電極層として、ストライプ状に形成された複数のゲート電極層を有することが好ましい。
［４］本発明の半導体装置においては、所定の濃度で不純物を含有するポリシリコンからなり、前記ゲートパッド形成領域から前記ゲートパッド形成領域と対向する側の前記ゲートフィンガー形成領域まで延在し、前記ドリフト層上にフィールド酸化膜を介して形成された第２ゲート引き出し配線をさらに有し、前記ゲート電極層と前記第２ゲート引き出し配線とは、不純物を含有するポリシリコンからなる第２抵抗体を介して電気的に接続され、前記第２抵抗体を構成するポリシリコンの不純物濃度は、前記ゲート電極層を構成するポリシリコンの不純物濃度よりも低いことが好ましい。
［５］本発明の半導体装置においては、前記ゲート電極層として、ストライプ状に形成された複数のゲート電極層を有し、各ゲート電極層の一方端に前記第２抵抗体が形成され、各第２抵抗体のうち、前記ゲートフィンガー又は前記ゲートパッドに最も近い第２抵抗体の抵抗値は、前記各第２抵抗体のうち、前記ゲートフィンガー又は前記ゲートパッドに最も遠い第２抵抗体の抵抗値よりも高いことが好ましい。
［６］本発明の半導体装置においては、各第２抵抗体のうち、前記ゲートフィンガー又は前記ゲートパッドに最も近い第２抵抗体の長さは、前記各第２抵抗体のうち、前記ゲートフィンガー又は前記ゲートパッドに最も遠い第２抵抗体の長さよりも長いことが好ましい。
［７］本発明の半導体装置においては、各第２抵抗体のうち、前記ゲートフィンガー又は前記ゲートパッドに最も近い第２抵抗体を構成するポリシリコンの不純物濃度は、前記各第２抵抗体のうち、前記ゲートフィンガー又は前記ゲートパッドに最も遠い第２抵抗体を構成するポリシリコンの不純物濃度よりも低いことを特徴とする。
［８］本発明の半導体装置においては、前記第２ゲート引き出し配線上に形成され、かつ、前記ゲートフィンガー及び前記ゲートパッドと連結された金属製の第２ゲートフィンガーを有することが好ましい。
［９］本発明の半導体装置においては、前記第２抵抗体の幅は、前記ゲート電極層の幅と等しいことが好ましい。
［１０］本発明の半導体装置においては、前記抵抗体の幅は、前記ゲート電極層の幅と等しいことが好ましい。
［１１］本発明の半導体装置においては、前記抵抗体は、前記周辺領域に形成されていることが好ましい。
［１２］本発明の半導体装置においては、前記抵抗体は、前記セル領域に形成されていることが好ましい。
［１３］本発明の半導体装置の製造方法は、［１］〜［１２］のいずれかに記載の半導体装置を製造するための半導体装置の製造方法であって、ゲート電極層、ゲート引き出し配線及び抵抗体を形成する各形成領域に同一の組成からなるポリシリコン層を形成するポリシリコン層形成工程と、前記ゲート電極層、ゲート引き出し配線及び抵抗体のうち前記ゲート電極層及び前記ゲート引き出し配線を形成する各形成領域における前記ポリシリコン層に不純物を導入する不純物導入工程とをこの順序で含むことを特徴とする。
［１４］本発明の半導体装置の製造方法は、［４］〜［９］のいずれかに記載の半導体装置を製造するための半導体装置の製造方法であって、ゲート電極層、ゲート引き出し配線、第２ゲート引き出し配線、抵抗体及び第２抵抗体を形成する各形成領域に同一の組成からなるポリシリコン層を形成するポリシリコン層形成工程と、前記ゲート電極層、ゲート引き出し配線、第２ゲート引き出し配線、抵抗体及び第２抵抗体のうち前記ゲート電極層、前記ゲート引き出し配線及び前記第２ゲート引き出し配線を形成する各形成領域における前記ポリシリコン層に不純物を導入する不純物導入工程とをこの順序で含むことが好ましい。
［１５］本発明の半導体装置の製造方法においては、前記不純物導入工程においては、イオン注入することによって不純物を導入することが好ましい。
本発明の半導体装置によれば、抵抗体を構成するポリシリコンの不純物濃度がゲート電極層を構成するポリシリコンの不純物濃度よりも低いため、半導体装置の製造過程において抵抗体を形成する際、ゲート電極層よりも幅の狭い抵抗体を形成することなくゲート電極層よりも抵抗値の高い抵抗体を形成することが可能となる。このため、ゲート電極層よりも幅の狭い抵抗体を精度よく製造する必要がなく、各抵抗体の抵抗値にばらつきが生じ難くなる。その結果、各トランジスタの動作タイミングがずれたり、抵抗体の抵抗が高すぎるトランジスタの異常動作が生じたり、抵抗体の抵抗が高すぎて電流容量が小さくなり焼損が起こり易くなったりすることを抑制することが可能となる。
また、本発明の半導体装置によれば、ゲート電極層とゲート引き出し配線とが抵抗体を介して電気的に接続されているため、従来の半導体装置の場合と同様に、ゲートの充放電時定数を大きくすることで、ターンオフ時の電流の立ち下がりを緩やかにすることができる。その結果、ターンオフ時の電圧のオーバーシュート部でのｄｖ／ｄｔが小さく高速スイッチングによって発生するノイズを低減することが可能となる。
また、本発明の半導体装置によれば、トレンチ型の半導体装置であっても上記した効果を有する半導体装置となる。
本発明の半導体装置の製造方法によれば、ゲート電極層、ゲート引き出し配線及び抵抗体のうちゲート電極層及びゲート引き出し配線を形成する各形成領域におけるポリシリコン層に不純物を導入することから、上記した効果を有する半導体装置を製造することが可能となる。
また、本発明の半導体装置の製造方法によれば、ゲート電極層、ゲート引き出し配線及び抵抗体を形成する各形成領域に同一の組成からなるポリシリコン層を形成し、ゲート電極層、ゲート引き出し配線及び抵抗体のうちゲート電極層及びゲート引き出し配線を形成する各形成領域におけるポリシリコン層に不純物を導入することから、ゲート電極層、ゲート引き出し配線及び抵抗体を並行して形成することとなる。このため、ゲート電極層、ゲート引き出し配線及び抵抗体をそれぞれ形成する場合と比較して工程数が少なくなり、高い生産性で半導体装置を製造することが可能となる。
本発明の半導体装置の製造方法によれば、ゲート電極層、ゲート引き出し配線、第２ゲート引き出し配線、抵抗体及び第２抵抗体のうちゲート電極層、ゲート引き出し配線及び第２ゲート引き出し配線を形成する各形成領域におけるポリシリコン層に不純物を導入することから、上記した効果を有する半導体装置を製造することが可能となる。
また、本発明の半導体装置の製造方法によれば、ゲート電極層、ゲート引き出し配線、第２ゲート引き出し配線、抵抗体及び第２抵抗体を形成する各形成領域に同一の組成からなるポリシリコン層を形成し、ゲート電極層、ゲート引き出し配線、第２ゲート引き出し配線、抵抗体及び第２抵抗体のうちゲート電極層、ゲート引き出し配線及び第２ゲート引き出し配線を形成する各形成領域におけるポリシリコン層に不純物を導入することから、ゲート電極層、ゲート引き出し配線、抵抗体及び第２抵抗体を並行して形成することとなる。このため、ゲート電極層、ゲート引き出し配線、抵抗体及び第２抵抗体をそれぞれ形成する場合と比較して工程数が少なくなり、高い生産性で半導体装置を製造することが可能となる。
実施形態１に係る半導体装置１００を説明するために示す図である。 実施形態１に係る半導体装置１００の等価回路を示す図である。 実施形態１に係る半導体装置の製造方法を説明するために示す図である。 実施形態１に係る半導体装置の製造方法を説明するために示す図である。 実施形態１に係る半導体装置の製造方法を説明するために示す図である。 実施形態１に係る半導体装置の製造方法を説明するために示す図である。 実施形態１に係る半導体装置の製造方法を説明するために示す図である。 実施形態２に係る半導体装置１００ａを説明するために示す図である。 実施形態３に係る半導体装置１００ｂを説明するために示す平面図である。 実施形態４に係る半導体装置１００ｃを説明するために示す平面図である。 実施形態５に係る半導体装置１００ｄを説明するために示す平面図である。 実施形態６に係る半導体装置１００ｅを説明するために示す平面図である。 実施形態７に係る半導体装置１００ｆを説明するために示す平面図である。 実施形態８に係る半導体装置１００ｇを説明するために示す平面図である。 実施形態９に係る半導体装置１００ｈを説明するために示す平面図である。 実施形態１０に係る半導体装置１００ｉを説明するために示す平面図である。 実施形態１１に係る半導体装置２００を説明するために示す図である。 実施形態１２に係る半導体装置２００ａを説明するために示す図である。 試験例の結果を示すグラフである。 従来の半導体装置９００を説明するために示す図である。
以下、本発明の半導体装置及び半導体装置の製造方法について、図に示す実施形態に基づいて説明する。
［実施形態１］
１．実施形態１に係る半導体装置１００の構成
まず、実施形態１に係る半導体装置１００の構成を説明する。
図１は、実施形態１に係る半導体装置１００を説明するために示す図である。図１（ａ）は半導体装置１００の平面図を示し、図１（ｂ）は図１（ａ）のｘ−ｘ断面図を示し、図１（ｃ）は図１（ａ）のｙ−ｙ断面図を示す。なお、図１（ａ）においては、層間絶縁層１２６及びソース電極層１２８の図示は省略している（以下、図８（ａ）、図９（ａ）及び図１０〜図１６について同じ。）。
図２は、実施形態１に係る半導体装置１００の等価回路を示す図である。
実施形態１に係る半導体装置１００は、図１に示すように、ｎ＋型の低抵抗半導体層１１２とｎ−型のドリフト層１１４とが積層された半導体基板１１０に画定されたセル領域と、セル領域を取り囲むゲートフィンガー形成領域及びセル領域に張り出したゲートパッド形成領域を含む周辺領域とを備えるプレーナー型の半導体装置（ＭＯＳＦＥＴ）である。
実施形態１に係る半導体装置１００は、セル領域において、図１（ａ）及び図１（ｂ）に示すように、ｎ＋型の低抵抗半導体層１１２と、低抵抗半導体層１１２上に形成されたｎ−型のドリフト層１１４と、ドリフト層１１４の表面に形成されたｐ型のベース領域１１６と、ベース領域１１６の表面に形成されたｎ＋型の高濃度半導体領域（ソース領域）１２０と、ポリシリコンからなり、ドリフト層１１４とソース領域１２０とに挟まれたベース領域１１６上においてゲート絶縁層１２２を介して形成されたゲート電極層１２４と、半導体基板１１０の第２主面側の表面（低抵抗半導体層１１２の表面）に、Ｔｉ−Ｎｉ−Ａｕなどの多層金属膜からなる金属膜を成膜することで形成されたドレイン電極層１３０とを有する。
実施形態１に係る半導体装置１００は、ゲート電極層１２４とは層間絶縁層１２６を介して絶縁された状態でソース領域１２０及びベース領域１１６の表面に接するように形成されたソース電極層１２８と、ベース領域１１６から下方に（深い方向に）張り出すように形成されたｐ＋型張り出し拡散領域１１８とをさらに有する。
実施形態１に係る半導体装置１００は、周辺領域において、図１（ａ）及び図１（ｃ）に示すように、低抵抗半導体層１１２と、低抵抗半導体層１１２上に形成されたドリフト層１１４と、ポリシリコンからなりドリフト層１１４の上方にフィールド酸化膜１３４を介して形成され、ゲートフィンガー形成領域及びゲートパッド形成領域に形成されたゲート引き出し配線１３６と、金属からなりゲートフィンガー形成領域におけるゲート引き出し配線１３６の上方に形成されたゲートフィンガー１４０と、金属からなりゲートパッド形成領域におけるゲート引き出し配線１３６の上方に形成され、かつ、ゲートフィンガー１４０と連結されたゲートパッド１４２とを有する。
周辺領域においては、ドリフト層１１４の表面にｐ＋型拡散領域１３２が形成されており、ｐ＋型拡散領域１３２上にフィールド酸化膜１３４が形成されている。
ゲート電極層１２４とゲート引き出し配線１３６とは、不純物を含有するポリシリコンからなる抵抗体１４４を介して電気的に接続されている。
実施形態１に係る半導体装置１００は、ベース領域１１６として、ストライプ状に形成された複数のベース領域を有し、ｐ＋型張り出し拡散領域１１８として、ストライプ状に形成された複数のｐ＋型張り出し拡散領域を有し、さらにゲート電極層１２４として、ストライプ状に形成された複数のゲート電極層を有する。ベース領域１１６、ｐ＋型張り出し拡散領域１１８、ゲート電極層１２４の形成ピッチは例えばそれぞれ１５μｍである。ベース領域１１６のストライプ幅は例えば９μｍであり、ｐ＋型張り出し拡散領域１１８のストライプ幅は例えば３．７５μｍであり、ゲート電極層１２４のストライプ幅（ゲート電極層１２４の幅）は例えば６μｍである。
ここで、「ゲート電極層の幅」とは、ゲート電極層に電流が流れる方向（図１（ａ）における縦方向）に対して垂直かつ水平な方向（図１（ａ）における横方向）の長さのことをいい、「ゲート電極層の長さ」とは、ゲート電極層に電流が流れる方向（図１（ａ）における縦方向）の長さのことをいう。
実施形態１に係る半導体装置１００は、図１に示すように、ストライプ状に形成された複数のゲート電極層１２４ごとに、低抵抗半導体層１１２と、ドリフト層１１４と、ベース領域１１６と、ソース領域１２０と、ゲート電極層１２４と、ドレイン電極層１３０と、ソース電極層１２８とで構成されたＭＯＳＦＥＴセルが形成されている。
低抵抗半導体層１１２の厚さは１００μｍ〜４００μｍであり、低抵抗半導体層１１２の不純物濃度は１×１０１９ｃｍ−３〜１×１０２０ｃｍ−３である。ドリフト層１１４の厚さは５μｍ〜５０μｍであり、ドリフト層１１４の不純物濃度は１×１０１４ｃｍ−３〜１×１０１６ｃｍ−３である。ベース領域１１６の深さは２μｍ〜２．５μｍであり、ベース領域１１６の不純物濃度は５×１０１６ｃｍ−３〜１×１０１８ｃｍ−３である。ソース領域１２０の深さは０．２μｍ〜０．４μｍであり、ソース領域１２０の不純物濃度は５×１０１９ｃｍ−３〜２×１０２０ｃｍ−３である。ｐ＋型張り出し拡散領域１１８及びｐ＋型拡散領域１３２の深さは２．４μｍ〜８．０μｍであり、ｐ＋型張り出し拡散領域１１８及びｐ＋型拡散領域１３２の不純物濃度は１×１０１７ｃｍ−３〜３×１０１８ｃｍ−３である。
ゲート電極層１２４及びゲート引き出し配線１３６は、所定の濃度で不純物を含有するポリシリコンからなる。ゲート電極層１２４及びゲート引き出し配線１３６は、同一工程により形成されている。具体的には、ＣＶＤ法により形成されたポリシリコン膜を形成し、当該ポリシリコン膜に対して不純物を導入することによってゲート電極層１２４を形成する。不純物を導入する方法としてはイオン注入法を用いる。不純物としては例えば、リンを用いることができる。このように、ゲート電極層１２４を構成するポリシリコンに不純物を含有させることにより、ポリシリコン中の電子数を増加させてゲート電極層１２４の低抵抗化を図ることができる。
ゲート電極層１２４の厚さは、例えば５００ｎｍである。
ゲート絶縁層１２２は、熱酸化法により形成され厚さが例えば１００ｎｍの二酸化珪素膜からなる。フィールド酸化膜１３４は、熱酸化法により形成され厚さが例えば４５０ｎｍの二酸化珪素膜からなる。層間絶縁層１２６は、ＣＶＤ法により形成され厚さが１０００ｎｍのＰＳＧ膜からなる。
ゲートフィンガー１４０は、ゲート引き出し配線１３６上に層間絶縁層１２６を介して形成され、層間絶縁層１２６に形成されたコンタクトホール１３８を介してゲート引き出し配線１３６と電気的に接続されている。
ゲートパッド１４２は、ゲート引き出し配線１３６上に層間絶縁層１２６を介して形成され、層間絶縁層１２６に形成されたコンタクトホール１３８を介してゲート引き出し配線１３６と電気的に接続されている。
抵抗体１４４は、セル領域における各ゲート電極層１２４の両端に形成されている。抵抗体１４４は、不純物を含有するポリシリコンからなり、抵抗体１４４を構成するポリシリコンの不純物濃度は、ゲート電極層１２４及びゲート引き出し配線１３６を構成するポリシリコンの不純物濃度よりも低い。抵抗体１４４の幅は、ゲート電極層１２４の幅と等しい。
ここで、「抵抗体の幅」とは、抵抗体に電流が流れる方向（図１（ａ）における縦方向）に対して垂直かつ水平な方向（図１（ａ）における横方向）の長さのことをいい、「抵抗体の長さ」とは、抵抗体に電流が流れる方向（図１（ａ）における縦方向）の長さのことをいう。
次に、実施形態１に係る半導体装置１００の等価回路について説明する。
実施形態１に係る半導体装置１００は、図１（ａ）に示すように、複数のＭＯＳＦＥＴセルが並列接続され、各ＭＯＳＦＥＴセルのゲート電極層１２４は、図１（ａ）及び図１（ｃ）に示すように、抵抗体１４４及びゲート引き出し配線１３６を経由してゲートフィンガー１４０に電気的に接続されている。このため、各ＭＯＳＦＥＴセルのゲート電極層１２４は、図２に示すように、各ゲート抵抗Ｒｇ１、Ｒｇ２・・・Ｒｇｎを介してゲートフィンガー１４０に電気的に接続されていると考えることができる。ここで、ゲート抵抗は、ゲート電極層１２４、抵抗体１４４及びゲート引き出し配線１３６のポリシリコン抵抗からなる。
ゲートフィンガー１４０は、図２に示すように、ゲートパッド１４２に連結され、ゲートパッド１４２は、ゲート端子Ｇに接続されている。ゲート端子Ｇは、外部配線（図示せず。）を経由して制御回路（図示せず。）に接続される。ゲートフィンガー１４０及びゲートパッド１４２は金属からなるため、ポリシリコンと比較すると抵抗値がきわめて低い。
ここで、各抵抗体１４４の幅がゲート電極層１２４の幅と等しくなり、かつ、各抵抗体１４４を構成するポリシリコンの不純物濃度が互いに等しくなるように各抵抗体１４４が形成されているため、各ゲート抵抗Ｒｇ１、Ｒｇ２・・・Ｒｇｎは、互いに等しくなる
２．実施形態１に係る半導体装置の製造方法
実施形態１に係る半導体装置１００は、以下に示す製造工程を有する製造方法（実施形態１に係る半導体装置の製造方法）により製造することができる。図３〜図７は、実施形態１に係る半導体装置の製造方法を説明するために示す図である。図３（ａ―１）〜図７（ｃ―１）は各工程図の図１（ａ）のｘ−ｘ断面に相当する図であり、図３（ａ―２）〜図７（ｃ−２）は各工程における図１（ａ）のｙ−ｙ断面に相当する図である。
（１）半導体基板準備工程
低抵抗半導体層１１２を構成するシリコン基板上に、ドリフト層１１４を構成するシリコン層をエピタキシャル成長法により成膜させた半導体基板１１０を準備する。低抵抗半導体層１１２の厚さは例えば１００μｍ〜４００μｍとし、低抵抗半導体層１１２の不純物濃度は１×１０１９ｃｍ−３〜１×１０２０ｃｍ−３とする。ドリフト層１１４の厚さは５μｍ〜５０μｍとし、ドリフト層１１４の不純物濃度は１×１０１４ｃｍ−３〜１×１０１６ｃｍ−３とする。
（２）ｐ＋型張り出し拡散領域、ｐ＋型拡散領域及びフィールド酸化膜形成工程
次に、ｐ＋型張り出し拡散領域１１８及びｐ＋型拡散領域１３２に対応する領域に開口を有するマスクＭ１を形成し、当該マスクＭ１を介してドリフト層１１４の表面にｐ型不純物（例えばボロンイオン）をイオン注入することにより、ドリフト層１１４の表面におけるｐ＋型張り出し拡散領域１１８に対応する領域及びｐ＋型拡散領域１３２に対応する領域にｐ型不純物を導入する（図３（ａ−１）及び図３（ａ−２）参照。）。
次に、マスクＭ１を除去し、酸素ガス含有雰囲気下において、半導体基板１１０の熱処理を行うことによりｐ型不純物の活性化アニール処理を行ってｐ＋型張り出し拡散領域１１８及びｐ＋型拡散領域１３２を形成する（図３（ｂ−１）及び図３（ｂ−２）参照。）。ｐ＋型張り出し拡散領域１１８及びｐ＋型拡散領域１３２の形成深さは２．４μｍ〜８．０μｍとし、ｐ＋型張り出し拡散領域１１８及びｐ＋型拡散領域１３２の不純物濃度はそれぞれ１×１０１７ｃｍ−３〜３×１０１８ｃｍ−３とする。なお、このとき、ドリフト層１１４の表面が熱酸化されて、フィールド酸化膜１３４が形成される。フィールド酸化膜１３４の厚さは例えば４５０ｎｍとする。
（３）ゲート絶縁層形成工程
次に、セル領域に開口を有するマスク（図示せず。）を形成した後、フィールド酸化膜１３４のエッチングを行い、セル領域全域の表面と周辺領域におけるドリフト層１１４の表面及びｐ＋型拡散領域１３２の領域の表面の一部とをそれぞれ露出させる（図３（ｃ−１）及び図３（ｃ−２）参照。）。次に、酸素ガス含有雰囲気下において、半導体基板１１０の熱処理を行うことによりドリフト層１１４の表面を熱酸化して、セル領域にゲート絶縁層１２２を形成する（図４（ａ−１）及び図４（ａ−２）参照。）。ゲート絶縁層１２２の厚さは例えば１００ｎｍとする。
（４）ポリシリコン層形成工程
次に、ＣＶＤ法により、ゲート電極層１２４、ゲート引き出し配線１３６及び抵抗体１４４を形成する各形成領域に同一の組成からなるポリシリコン層１２４’を形成する（図４（ｂ−１）及び図４（ｂ−２）参照。）。具体的には、フィールド酸化膜１３４及びゲート絶縁層１２２の表面上に低抵抗のポリシリコン層１２４’を形成する。ポリシリコン層１２４’の厚さは例えば５００ｎｍとする。
（５）第１不純物導入工程
その後、ポリシリコン層１２４’にｎ型不純物（例えばリンイオン）をイオン注入する（図４（ｃ−１）及び図４（ｃ−２）参照。）。イオン注入するｎ型不純物の不純物濃度は、４×１０１５ｃｍ−３〜８×１０１５ｃｍ−３とする。
次に、ゲート電極層１２４、ゲート引き出し配線１３６及び抵抗体１４４を形成する各形成領域にマスク（図示せず。）を形成した後、ポリシリコン層１２４’のエッチングを行う（図５（ａ−１）及び図５（ａ−２）参照。）。
（６）ベース領域形成工程
次に、ポリシリコン層１２４’及びフィールド酸化膜１３４をマスクとして、ゲート絶縁層１２２を介してドリフト層１１４の表面にｐ型不純物（例えばボロンイオン）をイオン注入することにより、ドリフト層１１４の表面におけるベース領域１１６に対応する領域にｐ型不純物を導入する（図５（ｂ−１）及び図５（ｂ−２）参照。）。
次に、半導体基板１１０の熱処理を行うことによりｐ型不純物の活性化アニール処理を行ってベース領域１１６を形成する（図５（ｃ−１）及び図５（ｃ−２）参照。）。ベース領域１１６の深さは２μｍ〜２．５μｍとし、ベース領域１１６の不純物濃度は５×１０１６ｃｍ−３〜１×１０１８ｃｍ−３とする。
（７）第２不純物導入工程
次に、ゲート電極層１２４、ゲート引き出し配線１３６及び抵抗体１４４のうちゲート電極層１２４及びゲート引き出し配線１３６を形成する各形成領域におけるポリシリコン層１２４’に不純物を導入する。具体的には、ゲート電極層１２４を形成する領域、ゲート引き出し配線１３６を形成する領域及びソース領域１２０を形成する領域の各領域を除いた領域にマスクＭ２を形成し、当該マスクＭ２を介して、ポリシリコン層１２４’の表面及びソース領域１２０を形成する領域にｎ型不純物（例えばリンイオン）をイオン注入することにより、ポリシリコン層１２４’ 及びソース領域１２０を形成する領域にｎ型不純物を導入する（図６（ａ−１）及び図６（ａ−２）参照。）。イオン注入するｎ型不純物の不純物濃度は、３×１０１５ｃｍ−３〜８×１０１５ｃｍ−３とする。
（８）熱処理工程
次に、マスクＭ２を除去し、半導体基板１１０の第１主面側の全面にＣＶＤ法により例えば１０００ｎｍの厚さのＰＳＧからなる層間絶縁層１２６を形成する（図６（ｂ−１）及び図６（ｂ−２）参照。）。次に、半導体基板１１０の熱処理を行うことによりｎ型不純物の活性化アニール処理を行って層間絶縁層１２６をアニールするとともにソース領域１２０、ゲート電極層１２４、ゲート引き出し配線１３６及び抵抗体１４４を形成する（図６（ｃ−１）及び図６（ｃ−２）参照。）。ソース領域１２０の深さは０．２μｍ〜０．４μｍである。ソース領域１２０の不純物濃度及び抵抗体１４４を構成するポリシリコンの不純物濃度はそれぞれ５×１０１９ｃｍ−３〜２×１０２０ｃｍ−３であり、ゲート電極層１２４及びゲート引き出し配線１３６を構成するポリシリコンの不純物濃度はそれぞれ、５×１０１９ｃｍ−３〜２×１０２０ｃｍ−３である。
（９）ソース電極層、ゲートパッド及びゲートフィンガー形成工程
次に、ゲートフィンガー１４０及びゲートパッド１４２がゲート引き出し配線１３６とコンタクトする部分（コンタクトホール１３８）と、ソース電極層１２８がソース領域１２０及びベース領域１１６のそれぞれの領域とコンタクトする部分とにある層間絶縁層１２６をそれぞれ選択的に除去した後（図７（ａ−１）及び図７（ａ−２）参照。）、層間絶縁層１２６の上方からスパッタ法によりアルミニウムからなる金属層１２７を形成する（図７（ｂ−１）及び図７（ｂ−２）参照。）。
次に、金属層１２７の所定領域をエッチングにより除去して、金属層１２７をソース電極層１２８とゲートフィンガー１４０及びゲートパッド１４２に分離することにより、ソース電極層１２８とゲートフィンガー１４０及びゲートパッド１４２を形成する。ソース電極層１２８、ゲートフィンガー１４０及びゲートパッド１４２の厚さは例えば４μｍとする（図７（ｃ−１）及び図７（ｃ−２）参照。）。
（１０）ドレイン電極層形成工程
次に、半導体基板１１０の第２主面側の表面（低抵抗半導体層１１２の表面）に、Ｔｉ−Ｎｉ−Ａｕなどの多層金属膜からなる金属膜を成膜しドレイン電極層１３０とする（図７（ｃ−１）及び図７（ｃ−２）参照。）。ドレイン電極層１３０の厚さは例えば多層金属膜全体にて０．５μｍとする。
以上の工程を実施することにより、実施形態１に係る半導体装置１００を製造することができる。
３．実施形態１に係る半導体装置１００及び半導体装置の製造方法の効果
実施形態１に係る半導体装置１００によれば、抵抗体１４４を構成するポリシリコンの不純物濃度がゲート電極層１２４を構成するポリシリコンの不純物濃度よりも低いため、半導体装置の製造過程において抵抗体１４４を形成する際、ゲート電極層１２４よりも幅の狭い抵抗体を形成することなくゲート電極層１２４よりも抵抗値の高い抵抗体１４４を形成することが可能となる。このため、ゲート電極層１２４よりも幅の狭い抵抗体を精度よく製造する必要がなく、各抵抗体１４４の抵抗値にばらつきが生じ難くなる。その結果、各トランジスタの動作タイミングがずれたり、抵抗体の抵抗が高すぎるトランジスタの異常動作が生じたり、抵抗体の抵抗が高すぎて電流容量が小さくなり焼損が起こり易くなったりすることを抑制することが可能となる。
また、実施形態１に係る半導体装置１００によれば、ゲート電極層１２４とゲート引き出し配線１３６とが抵抗体１４４を介して電気的に接続されているため、従来の半導体装置の場合と同様に、ゲートの充放電時定数を大きくすることで、ターンオフ時の電流の立ち下がりを緩やかにすることができる。その結果、ターンオフ時の電圧のオーバーシュート部でのｄｖ／ｄｔが小さく高速スイッチングによって発生するノイズを低減することが可能な半導体装置となる。
また、実施形態１に係る半導体装置１００によれば、ゲート電極層１２４として、ストライプ状に形成された複数のゲート電極層を有するため、セル領域の電界を効果的に緩和することが可能となる。
また、実施形態１に係る半導体装置１００によれば、抵抗体１４４の幅は、ゲート電極層１２４の幅と等しいため、半導体装置を製造する過程において、抵抗体１４４の抵抗値を調整することが容易となる。その結果、各抵抗体１４４の抵抗値にばらつきが生じ難くなる。
また、実施形態１に係る半導体装置１００によれば、抵抗体１４４がセル領域に形成されていることから、ゲート電極層１２４の一部に抵抗体１４４を形成すればよく、電流経路が複雑なゲート引き出し配線１３６に抵抗体を形成する場合と比較して、各ゲート抵抗を互いに等しくするように抵抗体１４４の抵抗値を調整することが容易となる。
実施形態１に係る半導体装置の製造方法によれば、ゲート電極層１２４、ゲート引き出し配線１３６及び抵抗体１４４のうちゲート電極層１２４及びゲート引き出し配線１３６を形成する各形成領域におけるポリシリコン層１２４’に不純物を導入することから、上記した効果を有する半導体装置を製造することが可能となる。
また、実施形態１に係る半導体装置の製造方法によれば、ゲート電極層１２４、ゲート引き出し配線１３６及び抵抗体１４４を形成する各形成領域に同一の組成からなるポリシリコン層１２４’を形成し、ゲート電極層１２４、ゲート引き出し配線１３６及び抵抗体１４４のうちゲート電極層１２４及びゲート引き出し配線１３６を形成する各形成領域におけるポリシリコン層１２４’に不純物を導入することから、ゲート電極層１２４、ゲート引き出し配線１３６及び抵抗体１４４を並行して形成することとなる。このため、ゲート電極層１２４、ゲート引き出し配線１３６及び抵抗体１４４をそれぞれ形成する場合と比較して、工程数が少なくなり、高い生産性で半導体装置を製造することが可能となる。
また、実施形態１に係る半導体装置の製造方法によれば、不純物導入工程（第２不純物導入工程）においては、イオン注入することによって不純物を導入することから、ゲート電極層１２４及びゲート引き出し配線１３６を形成する各形成領域に正確に不純物を導入することが可能となる。
［実施形態２］
図８は、実施形態２に係る半導体装置１００ａを説明するために示す図である。図８（ａ）は半導体装置１００ａの平面図を示し、図８（ｂ）は図８（ａ）のｘ−ｘ断面図を示し、図８（ｃ）は図８（ａ）のｙ−ｙ断面図を示す。なお、図８中、符号１３３はｐ型拡散領域を示す。
実施形態２に係る半導体装置１００ａは、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、プレーナー型の半導体装置ではなくトレンチ型の半導体装置である点が実施形態１に係る半導体装置１００の場合と異なる。すなわち、実施形態２に係る半導体装置１００ａにおいては、図８に示すように、セル領域において、ｎ＋型の低抵抗半導体層１１２と、低抵抗半導体層１１２上に形成されたｎ−型のドリフト層１１４と、ドリフト層１１４の表面に形成されたｐ型のベース領域１１６と、ベース領域１１６を開口しドリフト層１１４に達するように形成された複数のトレンチ１５０と、ベース領域１１６内に配置されるとともに少なくとも一部をトレンチ１５０の内周面に露出するように形成されたｎ＋型の高濃度半導体領域(ソース領域)１２０と、所定の濃度で不純物を含有するポリシリコンからなり、トレンチ１５０の内周面にゲート絶縁層１５２を介してトレンチ１５０の内部に埋め込まれたゲート電極層１５４とを有する。
実施形態２に係る半導体装置１００ａは、セル領域において、ゲート電極層１５４とは層間絶縁層１５６を介して絶縁された状態でソース領域１２０及びベース領域１１６の表面に接して形成されたソース電極層１２８をさらに有する。
実施形態２に係る半導体装置１００ａは、ゲート電極層１５４とゲート引き出し配線１３６とは、不純物を含有するポリシリコンからなる抵抗体１４４ａを介して電気的に接続されている。
このように、実施形態２に係る半導体装置１００ａは、プレーナー型の半導体装置ではなくトレンチ型の半導体装置である点が実施形態１に係る半導体装置１００の場合とは異なるが、実施形態１に係る半導体装置１００の場合と同様に、抵抗体１４４ａを構成するポリシリコンの不純物濃度がゲート電極層１２４を構成するポリシリコンの不純物濃度よりも低いため、半導体装置の製造過程において抵抗体１４４ａを形成する際、ゲート電極層１２４よりも幅の狭い抵抗体を形成することなくゲート電極層１２４よりも抵抗値の高い抵抗体１４４ａを形成することが可能となる。このため、ゲート電極層１２４よりも幅の狭い抵抗体を精度よく製造する必要がなく、各抵抗体１４４ａの抵抗値にばらつきが生じ難くなる。その結果、各トランジスタの動作タイミングがずれたり、抵抗体の抵抗が高すぎるトランジスタの異常動作が生じたり、抵抗体の抵抗が高すぎて電流容量が小さくなり焼損が起こり易くなったりすることを抑制することが可能となる。
なお、実施形態２に係る半導体装置１００ａは、プレーナー型の半導体装置ではなくトレンチ型の半導体装置である点以外の点においては実施形態１に係る半導体装置１００と同様の構成を有するため、実施形態１に係る半導体装置１００が有する効果のうち該当する効果を有する。
［実施形態３］
図９は、実施形態３に係る半導体装置１００ｂを説明するために示す平面図である。図９（ａ）は半導体装置１００ｂの平面図を示し、図９（ｂ）は図９（ａ）のｘ−ｘ断面図を示し、図９（ｃ）は図９（ａ）のｙ−ｙ断面図を示す。
実施形態３に係る半導体装置１００ｂは、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、抵抗体が周辺領域に形成されている点が実施形態１に係る半導体装置１００の場合と異なる。すなわち、実施形態３に係る半導体装置１００ｂにおいては、図９に示すように、抵抗体１４４ｂはゲート引き出し配線１３６が形成されている領域の一部が抵抗体１４４ｂとなるように形成されている。
ゲート電極層１２４は周辺領域と接する位置まで形成されており、実施形態１におけるゲート電極層１２４の長さよりも長くなっている。
このように、実施形態３に係る半導体装置１００ｂは、抵抗体が周辺領域に形成されている点が実施形態１に係る半導体装置１００の場合とは異なるが、実施形態１に係る半導体装置１００の場合と同様に、抵抗体１４４ｂを構成するポリシリコンの不純物濃度がゲート電極層１２４を構成するポリシリコンの不純物濃度よりも低いため、半導体装置の製造過程において抵抗体１４４ｂを形成する際、ゲート電極層１２４よりも幅の狭い抵抗体を形成することなくゲート電極層１２４よりも抵抗値の高い抵抗体１４４ｂを形成することが可能となる。このため、ゲート電極層１２４よりも幅の狭い抵抗体を精度よく製造する必要がなく、各抵抗体１４４ｂの抵抗値にばらつきが生じ難くなる。その結果、各トランジスタの動作タイミングがずれたり、抵抗体の抵抗が高すぎるトランジスタの異常動作が生じたり、抵抗体の抵抗が高すぎて電流容量が小さくなり焼損が起こり易くなったりすることを抑制することが可能となる。
また、実施形態３に係る半導体装置１００ｂによれば、抵抗体１４４ｂが周辺領域に形成されているため、セル領域を広くすることが可能となる。その結果、オン抵抗が低い半導体装置となる。
なお、実施形態３に係る半導体装置１００ｂは、抵抗体が周辺領域に形成されている点以外の点においては実施形態１に係る半導体装置１００と同様の構成を有するため、実施形態１に係る半導体装置１００が有する効果のうち該当する効果を有する。
［実施形態４］
図１０は、実施形態４に係る半導体装置１００ｃを説明するために示す平面図である。
実施形態４に係る半導体装置１００ｃは、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、ゲートパッド形成領域とゲートフィンガー形成領域との間にもゲート電極層が形成されている点が実施形態１に係る半導体装置１００の場合と異なる。すなわち、実施形態４に係る半導体装置１００ｃにおいては、図１０に示すようにゲートパッド形成領域におけるゲート引き出し配線とゲートフィンガー形成領域におけるゲート引き出し配線との間にもゲート電極層１２４ｃが形成されている。
ゲート電極層１２４ｃの両端にはそれぞれ抵抗体１４４ｃが形成され、ゲート電極層１２４ｃは、抵抗体１４４ｃを介してゲートパッド形成領域におけるゲート引き出し配線及びゲートフィンガー形成領域におけるゲート引き出し配線と電気的に接続されている。ゲート電極層１２４ｃはゲート電極層１２４と同一組成及び同一工程により形成されている。
ゲート電極層１２４ｃは、ゲートパッド形成領域がセル領域に張り出した方向（図１０における右方向）と垂直な方向（図１０における縦方向）に２本ずつ対称に形成されている。ゲート電極層１２４ｃは、ゲート電極層１２４として、ストライプ状に形成された複数のゲート電極層のそれぞれと平行である。ゲート電極層１２４ｃについての各ゲート抵抗は、ゲート電極層１２４についての各ゲート抵抗と等しくなるように調整されている。
具体的には、ゲート電極層１２４ｃの長さは各ゲート電極層の長さよりも短く、従って、ゲート電極層１２４ｃのポリシリコン抵抗は各ゲート電極層のポリシリコン抵抗よりも低くなる。このため、抵抗体１４４ｃの長さを抵抗体１４４の長さよりも長くすることによりゲート電極層１２４についての各ゲート抵抗が等しくなるように抵抗体１４４ｃの抵抗値が調整されている。
このように、実施形態４に係る半導体装置１００ｃは、ゲートパッド形成領域とゲートフィンガー形成領域との間にもゲート電極層が形成されている点が実施形態１に係る半導体装置１００の場合とは異なるが、実施形態１に係る半導体装置１００の場合と同様に、抵抗体１４４，１４４ｃを構成するポリシリコンの不純物濃度がゲート電極層１２４，１２４ｃを構成するポリシリコンの不純物濃度よりも低いため、半導体装置の製造過程において抵抗体１４４ｂを形成する際、ゲート電極層１２４，１２４ｃよりも幅の狭い抵抗体を形成することなくゲート電極層１２４，１２４ｃよりも抵抗値の高い抵抗体１４４，１４４ｃを形成することが可能となる。このため、ゲート電極層１２４，１２４ｃよりも幅の狭い抵抗体を精度よく製造する必要がなく、各抵抗体１４４，１４４ｃの抵抗値にばらつきが生じ難くなる。その結果、各トランジスタの動作タイミングがずれたり、抵抗体の抵抗が高すぎるトランジスタの異常動作が生じたり、抵抗体の抵抗が高すぎて電流容量が小さくなり焼損が起こり易くなったりすることを抑制することが可能となる。
なお、実施形態４に係る半導体装置１００ｃは、ゲートパッド形成領域とゲートフィンガー形成領域との間にもゲート電極層が形成されている点以外の点においては実施形態１に係る半導体装置１００と同様の構成を有するため、実施形態１に係る半導体装置１００が有する効果のうち該当する効果を有する。
［実施形態５］
図１１は、実施形態５に係る半導体装置１００ｄを説明するために示す平面図である。
実施形態５に係る半導体装置１００ｄは、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、第２ゲート引き出し配線を有する点が実施形態１に係る半導体装置１００の場合と異なる。すなわち、実施形態５に係る半導体装置１００ｄにおいては、図１１に示すように、ゲートパッド形成領域からゲートパッド形成領域と対向する側のゲートフィンガー形成領域まで延在し、ドリフト層１１４上にフィールド酸化膜１３４を介して形成された第２ゲート引き出し配線１６０をさらに有する。
第２ゲート引き出し配線１６０は、所定の濃度で不純物を含有するポリシリコンからなる。第２ゲート引き出し配線１６０は、ゲート電極層１２４及びゲート引き出し配線１３６と同一組成及び同一工程により形成されている。
実施形態５に係る半導体装置１００ｄにおいて、ゲート電極層１２４は、第２ゲート引き出し配線１６０を挟んで対称となる位置に第２ゲート引き出し配線１６０と垂直になるように形成されている。ゲート電極層１２４は、ゲート電極層１２４として、ストライプ状に形成された複数のゲート電極層を有する。
ゲート電極層１２４は、一方端に第２抵抗体１６２が形成されているとともに他方端に抵抗体１４４が形成されている。ゲート電極層１２４は、一方端において第２抵抗体１６２を介して第２ゲート引き出し配線１６０と電気的に接続されており、他方端において抵抗体１４４を介してゲート引き出し配線１３６と電気的に接続されている。
第２抵抗体１６２は、抵抗体１４４と同様、不純物を含有するポリシリコンからなる。各第２抵抗体１６２の幅は、各ゲート電極層１２４の幅と等しく、各第２抵抗体１６２の長さは、互いに等しい。第２抵抗体１６２は、抵抗体１４４と同一組成及び同一工程により形成されている。
実施形態５に係る半導体装置１００ｄにおいては、第２抵抗体１６２からゲートフィンガー１４０又はゲートパッド１４２までの距離が長いほど、第２抵抗体１６２の抵抗値は低くなるように形成されている。そのため、各第２抵抗体１６２のうち、ゲートフィンガー１４０又はゲートパッド１４２に最も近い第２抵抗体（例えば第２抵抗体１６２ａ）の抵抗値は、各第２抵抗体のうち、ゲートフィンガー１４０又はゲートパッド１４２から最も遠い第２抵抗体（例えば第２抵抗体１６２ｂ）の抵抗値よりも高くなるように形成されている。
具体的には、第２抵抗体１６２を構成するポリシリコンの不純物濃度は、ゲートフィンガー１４０又はゲートパッド１４２までの距離が長いほど高くなるように第２抵抗体１６２が形成されている。このため、各第２抵抗体１６２のうち、ゲートフィンガー１４０又はゲートパッド１４２に最も近い第２抵抗体（例えば第２抵抗体１６２ａ）を構成するポリシリコンの不純物濃度は、各第２抵抗体１６２のうち、ゲートフィンガー１４０又はゲートパッド１４２から最も遠い第２抵抗体（例えば第２抵抗体１６２ｂ）を構成するポリシリコンの不純物濃度よりも低くなるように形成されている。
このような半導体装置１００ｄを製造する実施形態５に係る半導体装置の製造方法は、基本的には実施形態１に係る半導体装置の製造方法と同様の工程を有するが、ポリシリコン層形成工程において、ゲート電極層１２４、ゲート引き出し配線１３６、第２ゲート引き出し配線１６０、抵抗体１４４及び第２抵抗体１６２を形成する各形成領域に同一の組成からなるポリシリコン層を形成し、第２不純物導入工程においては、ゲート電極層１２４、ゲート引き出し配線１３６、第２ゲート引き出し配線１６０、抵抗体１４４及び第２抵抗体１６２のうちゲート電極層１２４、ゲート引き出し配線１３６及び第２ゲート引き出し配線１６０を形成する各形成領域におけるポリシリコン層に不純物を導入する点が実施形態１に係る半導体装置の製造方法の場合と異なる。
第２不純物導入工程においては、ゲート電極層１２４、ゲート引き出し配線１３６及び第２ゲート引き出し配線１６０を形成する形成領域以外の領域にマスクを形成し、ポリシリコン層の表面にｎ型不純物（例えばリンイオン）をさらにイオン注入して、ポリシリコン層にｎ型不純物をさらに導入する。
第２不純物導入工程においては、第２抵抗体１６２を構成するポリシリコンの不純物濃度がゲートフィンガー１４０又はゲートパッド１４２までの距離が長いほど低くなるようにｎ型不純物（例えばリンイオン）をイオン注入する。具体的には、第２抵抗体１６２を形成する形成領域上に、ゲートフィンガー１４０又はゲートパッド１４２までの距離が長いほど厚さが薄くなるようにマスクを形成してイオン注入する。なお、ポリシリコンの不純物濃度を調整する方法は、イオン注入の他にもゲートフィンガー１４０又はゲートパッド１４２までの距離が短いほどイオン注入の回数を多くする等、適宜の方法で実施することができる。
このように、実施形態５に係る半導体装置１００ｄは、第２ゲート引き出し配線を有する点が実施形態１に係る半導体装置１００の場合とは異なるが、実施形態１に係る半導体装置１００の場合と同様に、抵抗体１４４を構成するポリシリコンの不純物濃度がゲート電極層１２４を構成するポリシリコンの不純物濃度よりも低いため、半導体装置の製造過程において抵抗体１４４を形成する際、ゲート電極層１２４よりも幅の狭い抵抗体を形成することなくゲート電極層１２４よりも抵抗値の高い抵抗体１４４を形成することが可能となる。このため、ゲート電極層１２４よりも幅の狭い抵抗体を精度よく製造する必要がなく、各抵抗体１４４の抵抗値にばらつきが生じ難くなる。その結果、各トランジスタの動作タイミングがずれたり、抵抗体の抵抗が高すぎるトランジスタの異常動作が生じたり、抵抗体の抵抗が高すぎて電流容量が小さくなり焼損が起こり易くなったりすることを抑制することが可能となる。
また、実施形態５に係る半導体装置１００ｄによれば、第２抵抗体１６２を構成するポリシリコンの不純物濃度がゲート電極層１２４を構成するポリシリコンの不純物濃度よりも低いため、半導体装置の製造過程において第２抵抗体１６２を形成する際、ゲート電極層１２４よりも幅の狭い抵抗体を形成することなくゲート電極層１２４よりも抵抗値の高い第２抵抗体１６２を形成することが可能となる。このため、ゲート電極層１２４よりも幅の狭い抵抗体を精度よく製造する必要がなく、各第２抵抗体１６２の抵抗値にばらつきが生じ難くなる。その結果、各トランジスタの動作タイミングがずれたり、第２抵抗体の抵抗が高すぎるトランジスタの異常動作が生じたり、第２抵抗体の抵抗が高すぎて電流容量が小さくなり焼損が起こり易くなったりすることを抑制することが可能となる。
また、実施形態５に係る半導体装置１００ｄによれば、第２ゲート引き出し配線を有し、ゲート電極層１２４は、一方端において第２抵抗体１６２を介して第２ゲート引き出し配線１６０と電気的に接続されており、他方端において抵抗体１４４を介してゲート引き出し配線１３６と電気的に接続されていることから、各ゲート電極層１２４の長さが短くなり、ゲート電極層１２４のポリシリコン抵抗を低くすることが可能となる。このため、トランジスタが安定して動作しやすく、各ゲート電極層１２４を構成要素に含む各トランジスタの動作タイミングを制御しやすい半導体装置となる。
また、実施形態５に係る半導体装置１００ｄによれば、第２抵抗体１６２のうち、ゲートフィンガー１４０又はゲートパッド１４２に最も近い第２抵抗体１６２ａの抵抗値は、各第２抵抗体１６２のうち、ゲートフィンガー１４０又はゲートパッド１４２に最も遠い第２抵抗体１６２ｂの抵抗値よりも高いことから、各ゲート抵抗がそれぞれ等しい半導体装置となる。その結果、各セルのスイッチング速度を揃えることが可能となり、ノイズの発生を低減できる半導体装置となる。
また、実施形態５に係る半導体装置１００ｄによれば、第２抵抗体１６２の幅は、ゲート電極層１２４の幅と等しいため、第２抵抗体１６２の抵抗値を調整しやすくなる。その結果、各第２抵抗体１６２の抵抗値にばらつきが生じ難くなる。
また、実施形態５に係る半導体装置１００ｄによれば、第２抵抗体１６２のうち、ゲートフィンガー１４０又はゲートパッド１４２に最も近い第２抵抗体１６２ａを構成するポリシリコンの不純物濃度は、各第２抵抗体１６２のうち、ゲートフィンガー１４０又はゲートパッド１４２に最も遠い第２抵抗体１６２ｂを構成するポリシリコンの不純物濃度よりも低いことから、各ゲート抵抗がそれぞれ等しい半導体装置となる。その結果、各セルのスイッチング速度を揃えることが可能となり、高速スイッチングによって発生するノイズを低減することが可能な半導体装置となる。
実施形態５に係る半導体装置の製造方法によれば、ゲート電極層１２４、ゲート引き出し配線１３６、第２ゲート引き出し配線１６０、抵抗体１４４及び第２抵抗体１６２のうちゲート電極層１２４、ゲート引き出し配線１３６及び第２ゲート引き出し配線１６０を形成する各形成領域におけるポリシリコン層に不純物を導入することから、上記した効果を有する半導体装置を製造することが可能となる。
また、実施形態５に係る半導体装置の製造方法によれば、ゲート電極層１２４、ゲート引き出し配線１３６、第２ゲート引き出し配線１６０、抵抗体１４４及び第２抵抗体１６２を形成する各形成領域に同一の組成からなるポリシリコン層を形成し、ゲート電極層１２４、ゲート引き出し配線１３６、第２ゲート引き出し配線１６０、抵抗体１４４及び第２抵抗体１６２のうちゲート電極層１２４、ゲート引き出し配線１３６及び第２ゲート引き出し配線１６０を形成する各形成領域におけるポリシリコン層に不純物を導入することから、ゲート電極層１２４、ゲート引き出し配線１３６、抵抗体１４４及び第２抵抗体１６２を並行して形成することとなる。このため、ゲート電極層１２４、ゲート引き出し配線１３６、抵抗体１４４及び第２抵抗体１６２をそれぞれ形成する場合と比較して、工程数が少なくなり、高い生産性で半導体装置を製造することが可能となる。
なお、実施形態５に係る半導体装置１００ｄは、第２ゲート引き出し配線を有する点以外の点においては実施形態１に係る半導体装置１００と同様の構成を有するため、実施形態１に係る半導体装置１００が有する効果のうち該当する効果を有する。
［実施形態６］
図１２は、実施形態６に係る半導体装置１００ｅを説明するために示す平面図である。
実施形態６に係る半導体装置１００ｅは、基本的には実施形態５に係る半導体装置１００ｄと同様の構成を有するが、各抵抗体の長さが異なる点が実施形態５に係る半導体装置１００ｄの場合と異なる。すなわち、実施形態６に係る半導体装置１００ｅにおいては、図１２に示すように、第２抵抗体１６２のうち、ゲートフィンガー１４０又はゲートパッド１４２に最も近い第２抵抗体１６２ａの長さは、各第２抵抗体１６２のうち、ゲートフィンガー１４０又はゲートパッド１４２に最も遠い第２抵抗体１６２ｂの長さよりも長くなるように形成されている。
実施形態６に係る半導体装置１００ｅにおいて、第２抵抗体１６２を構成するポリシリコンの不純物濃度は、それぞれ等しい。
このように、実施形態６に係る半導体装置１００ｅは、抵抗体の長さが異なる点が実施形態５に係る半導体装置１００ｄの場合とは異なるが、実施形態５に係る半導体装置１００ｄの場合と同様に、抵抗体１４４を構成するポリシリコンの不純物濃度がゲート電極層１２４を構成するポリシリコンの不純物濃度よりも低いため、半導体装置の製造過程において抵抗体１４４を形成する際、ゲート電極層１２４よりも幅の狭い抵抗体を形成することなくゲート電極層１２４よりも抵抗値の高い抵抗体１４４を形成することが可能となる。このため、ゲート電極層１２４よりも幅の狭い抵抗体を精度よく製造する必要がなく、各抵抗体１４４の抵抗値にばらつきが生じ難くなる。その結果、各トランジスタの動作タイミングがずれたり、抵抗体の抵抗が高すぎるトランジスタの異常動作が生じたり、抵抗体の抵抗が高すぎて電流容量が小さくなり焼損が起こり易くなったりすることを抑制することが可能となる。
なお、実施形態６に係る半導体装置１００ｅは、各抵抗体の長さが異なる点以外の点においては実施形態５に係る半導体装置１００ｄと同様の構成を有するため、実施形態５に係る半導体装置１００ｄが有する効果のうち該当する効果を有する。
［実施形態７］
図１３は、実施形態７に係る半導体装置１００ｆを説明するために示す平面図である。
実施形態７に係る半導体装置１００ｆは、基本的には実施形態６に係る半導体装置１００ｅと同様の構成を有するが、第２抵抗体がゲートパッド形成領域からゲートパッド形成領域と対向する側のゲートフィンガー形成領域まで延在している領域（以下「横断領域」という。）に形成されている点が実施形態６に係る半導体装置１００ｅの場合と異なる。すなわち、実施形態６に係る半導体装置１００ｅにおいては、図１３に示すように、横断領域上に第２ゲート引き出し配線１６０ｆと第２抵抗体１６２ｆとが形成されている。
第２抵抗体１６２ｆは、横断領域におけるゲート電極層１２４と接している側の２辺に沿ってそれぞれ形成されている。第２抵抗体１６２ｆは、ゲートフィンガー１４０又はゲートパッド１４２に最も近い部分の長さが最も長く、ゲートフィンガー１４０又はゲートパッド１４２に最も遠い部分の長さが最も短くなるような階段状になるように一体化された形状をしている。
なお、第２ゲート引き出し配線１６０ｆの幅はゲート電極層１２４の幅よりも長いため、第２ゲート引き出し配線１６０ｆを製造する際に精度よく製造することが可能で、第２ゲート引き出し配線１６０ｆの幅のばらつきが生じ難い。従って、第２ゲート引き出し配線１６０ｆの抵抗値のばらつきは生じ難い。
このように、実施形態７に係る半導体装置１００ｆは、第２抵抗体が横断領域に形成されている点が実施形態６に係る半導体装置１００ｅの場合とは異なるが、実施形態６に係る半導体装置１００ｅの場合と同様に、抵抗体１４４を構成するポリシリコンの不純物濃度がゲート電極層１２４を構成するポリシリコンの不純物濃度よりも低いため、半導体装置の製造過程において抵抗体１４４を形成する際、ゲート電極層１２４よりも幅の狭い抵抗体を形成することなくゲート電極層１２４よりも抵抗値の高い抵抗体１４４を形成することが可能となる。このため、ゲート電極層１２４よりも幅の狭い抵抗体を精度よく製造する必要がなく、各抵抗体１４４の抵抗値にばらつきが生じ難くなる。その結果、各トランジスタの動作タイミングがずれたり、抵抗体の抵抗が高すぎるトランジスタの異常動作が生じたり、抵抗体の抵抗が高すぎて電流容量が小さくなり焼損が起こり易くなったりすることを抑制することが可能となる。
また、実施形態７に係る半導体装置１００ｆによれば、第２抵抗体１６２が横断領域に形成されていることから、セル領域において、セルとして活用できる領域を広くすることが可能となる。その結果、オン抵抗が低い半導体装置となる。
なお、実施形態７に係る半導体装置１００ｆは、第２抵抗体が横断領域に形成されている点以外の点においては実施形態６に係る半導体装置１００ｅと同様の構成を有するため、実施形態６に係る半導体装置１００ｅが有する効果のうち該当する効果を有する。
［実施形態８］
図１４は、実施形態８に係る半導体装置１００ｇを説明するために示す平面図である。
実施形態８に係る半導体装置１００ｇは、基本的には実施形態５に係る半導体装置１００ｄと同様の構成を有するが、ゲートパッド形成領域とゲートフィンガー形成領域との間にもゲート電極層が形成されている点が実施形態５に係る半導体装置１００ｄの場合と異なる。すなわち、実施形態８に係る半導体装置１００ｇにおいては、図１４に示すように、ゲートパッド形成領域におけるゲート引き出し配線及びゲートフィンガー形成領域におけるゲート引き出し配線とそれぞれ抵抗体１４４ｃを介して電気的に接続されているゲート電極層１２４ｃが形成されている。
ゲート電極層１２４ｃは、ゲートパッド形成領域がセル領域に張り出した方向と垂直な方向に２本ずつ形成されている。ゲート電極層１２４ｃは、複数のゲート電極層１２４のそれぞれと平行である。ゲート電極層１２４ｃの長さは各ゲート電極層の長さよりも短く、従って、ゲート電極層１２４ｃのポリシリコン抵抗は各ゲート電極層のポリシリコン抵抗よりも低くなる。このため、抵抗体１４４ｃの長さをどの各抵抗体１４４又は第２抵抗体１６２の長さよりも長くすることによりゲート電極層１２４についての各ゲート抵抗と等しくなるように抵抗体１４４ｃの抵抗値が調整されている。
このように、実施形態８に係る半導体装置１００ｇは、ゲートパッド形成領域とゲートフィンガー形成領域との間にもゲート電極層が形成されている点が実施形態５に係る半導体装置１００ｄの場合とは異なるが、実施形態５に係る半導体装置１００ｄの場合と同様に、抵抗体１４４，１４４ｃを構成するポリシリコンの不純物濃度がゲート電極層１２４，１２４ｃを構成するポリシリコンの不純物濃度よりも低いため、半導体装置の製造過程において抵抗体１４４，１４４ｃを形成する際、ゲート電極層１２４，１２４ｃよりも幅の狭い抵抗体を形成することなくゲート電極層１２４，１２４ｃよりも抵抗値の高い抵抗体１４４，１４４ｃを形成することが可能となる。このため、ゲート電極層１２４，１２４ｃよりも幅の狭い抵抗体を精度よく製造する必要がなく、各抵抗体１４４，１４４ｃの抵抗値にばらつきが生じ難くなる。その結果、各トランジスタの動作タイミングがずれたり、抵抗体の抵抗が高すぎるトランジスタの異常動作が生じたり、抵抗体の抵抗が高すぎて電流容量が小さくなり焼損が起こり易くなったりすることを抑制することが可能となる。
なお、実施形態８に係る半導体装置１００ｇは、ゲートパッド形成領域とゲートフィンガー形成領域との間にもゲート電極層が形成されている点以外の点においては実施形態５に係る半導体装置１００ｄと同様の構成を有するため、実施形態５に係る半導体装置１００ｄが有する効果のうち該当する効果を有する。
［実施形態９］
図１５は、実施形態９に係る半導体装置１００ｈを説明するために示す平面図である。
実施形態９に係る半導体装置１００ｈは、基本的には実施形態５に係る半導体装置１００ｄと同様の構成を有するが、第２ゲートフィンガーを有する点が実施形態５に係る半導体装置１００ｄの場合と異なる。すなわち、実施形態９に係る半導体装置１００ｈにおいては、図１５に示すように、金属からなり、第２ゲート引き出し配線１６０上に形成され、かつ、ゲートフィンガー１４０及びゲートパッド１４２と連結された第２ゲートフィンガー１６４を有する。
第２ゲートフィンガー１６４は、第２ゲート引き出し配線１６０上に途切れることなく形成されているため、各第２抵抗体１６２から第２ゲートフィンガー１６４までの距離が等しくなる。このため、抵抗体１４４及び第２抵抗体１６２の抵抗値はそれぞれ等しくすることによって各ゲート電極層１２４についてのゲート抵抗を等しくすることが可能となる。具体的には、抵抗体１４４及び第２抵抗体１６２の長さがそれぞれ等しくなり、かつ、抵抗体１４４及び第２抵抗体１６２を構成するポリシリコンの不純物濃度がそれぞれ等しくなるように抵抗体１４４及び第２抵抗体１６２が形成されている。
なお、実施形態９に係る半導体装置１００ｈにおいてはソース領域が分断されているため、それぞれのソース領域をワイヤボンディング等で接続することで同電位とすることができる。
このように、実施形態９に係る半導体装置１００ｈは、第２ゲートフィンガーを有する点が実施形態５に係る半導体装置１００ｄの場合とは異なるが、実施形態５に係る半導体装置１００ｄの場合と同様に、抵抗体１４４を構成するポリシリコンの不純物濃度がゲート電極層１２４を構成するポリシリコンの不純物濃度よりも低いため、半導体装置の製造過程において抵抗体１４４を形成する際、ゲート電極層１２４よりも幅の狭い抵抗体を形成することなくゲート電極層１２４よりも抵抗値の高い抵抗体１４４を形成することが可能となる。このため、ゲート電極層１２４よりも幅の狭い抵抗体を精度よく製造する必要がなく、各抵抗体１４４の抵抗値にばらつきが生じ難くなる。その結果、各トランジスタの動作タイミングがずれたり、抵抗体の抵抗が高すぎるトランジスタの異常動作が生じたり、抵抗体の抵抗が高すぎて電流容量が小さくなり焼損が起こり易くなったりすることを抑制することが可能となる。
また、実施形態９に係る半導体装置１００ｈによれば、第２ゲートフィンガー１６４がポリシリコンと比較すると抵抗値がきわめて低い金属からなり、さらに、各第２抵抗体１６２から第２ゲートフィンガー１６４までの距離がそれぞれ等しくなることから、各ゲート抵抗にばらつきが生じ難くなる。その結果、各トランジスタの動作タイミングがずれたり、抵抗体の抵抗が高すぎるトランジスタの異常動作が生じたり、抵抗体の抵抗が高すぎて電流容量が小さくなり焼損が起こり易くなったりすることをより一層抑制することが可能となる。
なお、実施形態９に係る半導体装置１００ｈは、第２ゲートフィンガーを有する点以外の点においては実施形態５に係る半導体装置１００ｄと同様の構成を有するため、実施形態５に係る半導体装置１００ｄが有する効果のうち該当する効果を有する。
［実施形態１０］
図１６は、実施形態１０に係る半導体装置１００ｉを説明するために示す平面図である。
実施形態１０に係る半導体装置１００ｉは、基本的には実施形態９に係る半導体装置１００ｈと同様の構成を有するが、第２ゲートフィンガーの構成が実施形態９に係る半導体装置１００ｈの場合と異なる。すなわち、実施形態１０に係る半導体装置１００ｉにおいて第２ゲートフィンガーは、図１６に示すように、ゲートパッド１４２側から延在している第２ゲートフィンガー１６４ａと、ゲートフィンガー１４０側から延在している第２ゲートフィンガー１６４ｂとに分断されている。
実施形態１０に係る半導体装置１００ｉにおいては、各第２抵抗体１６２から第２ゲートフィンガー（第２ゲートフィンガー１６４ａ又は第２ゲートフィンガー１６４ｂ）までの距離が長いほど、各第２抵抗体１６２の抵抗値は低くなっている。そのため、各第２抵抗体１６２のうち、第２ゲートフィンガーに最も近い第２抵抗体１６２ａの抵抗値は、各第２抵抗体１６２のうち、第２ゲートフィンガーから最も遠い第２抵抗体１６２ｂの抵抗値よりも高い。
具体的には、各第２抵抗体１６２から第２ゲートフィンガー（第２ゲートフィンガー１６４ａ又は第２ゲートフィンガー１６４ｂ）までの距離が長いほど、各第２抵抗体１６２の長さは短くなっている。そのため、各第２抵抗体１６２のうち、第２ゲートフィンガーに最も近い第２抵抗体１６２ａの長さは、各第２抵抗体のうち、第２ゲートフィンガーから最も遠い第２抵抗体１６２ｂの長さよりも長い。
このように、実施形態１０に係る半導体装置１００ｉは、第２ゲートフィンガーの構成が実施形態９に係る半導体装置１００ｈの場合とは異なるが、実施形態９に係る半導体装置１００ｈの場合と同様に、抵抗体１４４を構成するポリシリコンの不純物濃度がゲート電極層１２４を構成するポリシリコンの不純物濃度よりも低いため、半導体装置の製造過程において抵抗体１４４を形成する際、ゲート電極層１２４よりも幅の狭い抵抗体を形成することなくゲート電極層１２４よりも抵抗値の高い抵抗体１４４を形成することが可能となる。このため、ゲート電極層１２４よりも幅の狭い抵抗体を精度よく製造する必要がなく、各抵抗体１４４の抵抗値にばらつきが生じ難くなる。その結果、各トランジスタの動作タイミングがずれたり、抵抗体の抵抗が高すぎるトランジスタの異常動作が生じたり、抵抗体の抵抗が高すぎて電流容量が小さくなり焼損が起こり易くなったりすることを抑制することが可能となる。
なお、実施形態１０に係る半導体装置１００ｉは、第２ゲートフィンガーの構成以外の点においては実施形態９に係る半導体装置１００ｈと同様の構成を有するため、実施形態９に係る半導体装置１００ｈが有する効果のうち該当する効果を有する。
［実施形態１１及び１２］
図１７は、実施形態１１に係る半導体装置２００を説明するために示す図である。図１７（ａ）は半導体装置２００の平面図を示し、図１７（ｂ）は図１７（ａ）のｘ−ｘ断面図を示し、図１７（ｃ）は図１７（ａ）のｙ−ｙ断面図を示す。図１８は、実施形態１２に係る半導体装置２００ａを説明するために示す図である。図１８（ａ）は半導体装置２００ａの平面図を示し、図１８（ｂ）は図１８（ａ）のｘ−ｘ断面図を示し、図１８（ｃ）は図１８（ａ）のｙ−ｙ断面図を示す。なお、図１７（ａ）及び図１８（ａ）においては、層間絶縁層２２６及びエミッタ電極層２２８の図示は省略している。また、図１８中、符号２３３はｐ型拡散領域を示す。
実施形態１１に係る半導体装置２００及び実施形態１２に係る半導体装置２００ａは、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、ＩＧＢＴである点が実施形態１に係る半導体装置１００の場合と異なる。すなわち、実施形態１１に係る半導体装置２００は、図１７に示すように、プレーナー型のＩＧＢＴであり、実施形態１２に係る半導体装置２００ａは、図１８に示すように、トレンチ型のＩＧＢＴである。
このように、実施形態１１に係る半導体装置２００及び実施形態１２に係る半導体装置２００ａは、ＩＧＢＴである点が実施形態１に係る半導体装置１００の場合とは異なるが、実施形態１に係る半導体装置１００の場合と同様に、抵抗体２４４を構成するポリシリコンの不純物濃度がゲート電極層２２４を構成するポリシリコンの不純物濃度よりも低いため、半導体装置の製造過程において抵抗体２４４を形成する際、ゲート電極層２２４よりも幅の狭い抵抗体を形成することなくゲート電極層２２４よりも抵抗値の高い抵抗体２４４を形成することが可能となる。このため、ゲート電極層２２４よりも幅の狭い抵抗体を精度よく製造する必要がなく、各抵抗体２４４の抵抗値にばらつきが生じ難くなる。その結果、各トランジスタの動作タイミングがずれたり、抵抗体の抵抗が高すぎるトランジスタの異常動作が生じたり、抵抗体の抵抗が高すぎて電流容量が小さくなり焼損が起こり易くなったりすることを抑制することが可能となる。
なお、実施形態１１に係る半導体装置２００及び実施形態１２に係る半導体装置２００ａは、ＩＧＢＴである点以外の点においては実施形態１に係る半導体装置１００と同様の構成を有するため、実施形態１に係る半導体装置１００が有する効果のうち該当する効果を有する。
［試験例］
試験例は、本発明の半導体装置が、高速スイッチングによって発生するノイズを低減することが可能であることを明らかにするための試験例である。
図１９は、試験例の結果を示すグラフである。なお、図１９において電界強度レベルの値は対数値である。
１．試料の作製
（１）試料１（実施例）
実施形態１に係る半導体装置１００と同様の構成の半導体装置をスイッチング電源に搭載し、これを試料１とした。
（２）試料２（比較例）
ゲート電極層とゲート引き出し配線とが抵抗体を介することなく電気的に接続された半導体装置をスイッチング電源に搭載し、これを試料２とした。
２．試験の方法
試験は、上記した試料１及び試料２をそれぞれ２４５Ｖの入力電圧でスイッチングをして、その際に発生するノイズの電界強度レベルをノイズ測定装置を用いて測定することにより行った。なお、測定したノイズの周波数帯は４０ＭＨｚから１１０ＭＨｚの範囲内である。
３．試験の結果
測定結果を図１９に示す。その結果、図１９からも分かるように、試料１の電界強度レベルが試料２の電界強度レベルよりも低い状態となっていることが分かった。その結果、本発明の半導体装置が、高速スイッチングによって発生するノイズを低減することが可能であることが明らかになった。
以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
（１）上記各実施形態及び図面において記載した各構成要素の個数、材質及び形状は例示であり、本発明の効果を損なわない範囲において変更することが可能である。
（２）上記各実施形態においては、第１不純物導入工程において、ポリシリコン層を形成した後に不純物を導入した場合を例にとって本発明を説明したが、本発明はこれに限定されるものではない。例えば、あらかじめ不純物を含有したポリシリコンを形成した場合であっても本発明を適用可能である。
（３）上記各実施形態においては、第１不純物導入工程において、ポリシリコン層を形成した後にイオン注入によって不純物を導入した場合を例にとって本発明を説明したが、本発明はこれに限定されるものではない。例えば、デポジションによって不純物を導入した場合であっても本発明を適用可能である。
（４）上記実施形態１，２，４〜６及び８〜１２においては、ゲート電極層１２４の幅と抵抗体１４４の幅とが等しい場合を例にとって本発明を説明したが、本発明はこれに限定されるものではない。例えば、ゲート電極層の幅よりも抵抗体の幅が長い場合であっても本発明を適用可能である。
（５）上記各実施形態においては、ゲートフィンガー１４０及びゲートパッド１４２がゲート引き出し配線１３６上にゲート絶縁層１２２を介して形成された場合を例にとって本発明を説明したが、本発明はこれに限定されるものではない。例えば、ゲートフィンガー１４０又は（及び）ゲートパッド１４２がゲート引き出し配線１３６上に直接形成されている場合であっても本発明を適用可能である。
（６）上記各実施形態においては、ゲートフィンガー（又は第２ゲートフィンガー）が金属からなる場合を例にとって本発明を説明したが、本発明はこれに限定されるものではない。例えば、ゲートフィンガー（又は第２ゲートフィンガー）がポリシリコン等の導電体で形成されている場合であっても本発明を適用可能である。なお、導電体の内部抵抗が高い場合には、ゲート抵抗を揃えるために抵抗体１４４（及び第２抵抗体１６２）の長さや不純物濃度を変えることが好ましい。
（７）上記実施形態４及び８においては、抵抗体１４４ｃの長さを調整した場合を例にとって本発明を説明したが、本発明はこれに限定されるものではない。例えば、抵抗体１４４ｃの不純物濃度を調整した場合であっても本発明を適用可能である。
１００、１００ａ、１００ｂ、１００ｃ、１００ｄ、１００ｅ、１００ｆ、１００ｇ、１００ｈ、１００ｉ、２００、２００ａ…半導体装置、１１０，２１０…半導体基板、１１２，２１２…低抵抗半導体層、１１４，２１４…ドリフト層、１１６，２１６…ベース領域、１１８…ｐ＋型張り出し拡散領域、１２０，２２０…ソース領域、１２２，２２２…ゲート絶縁層、１２４，１２４ｃ，２２４…ゲート電極層、１２４’…ポリシリコン層、１２６，２２６…層間絶縁層、１２７…金属層、１２８…ソース電極層、１３０…ドレイン電極層、１３２，２３２…ｐ＋型拡散領域、１３３，２３３…ｐ型拡散領域、１３４，２３４…フィールド酸化膜、１３６，２３６…ゲート引き出し配線、１３８，２３８…コンタクトホール、１４０，２４０…ゲートフィンガー、１４２，２４２…ゲートパッド、１４４，１４４ａ，１４４ｂ，１４４ｃ，２４４，２４４ａ…抵抗体、１５０，２５０…トレンチ、１５２，２５２…ゲート絶縁層、１５４，２５４…ゲート電極層、１５６，２５６…層間絶縁層、１６０、１６０ｆ…第２ゲート引き出し配線、１６２，１６２ａ，１６２ｂ，１６２ｆ…第２抵抗体、１６４，１６４ａ，１６４ｂ…第２ゲートフィンガー、２２０…エミッタ領域、２２８…エミッタ電極層、２３０…コレクタ電極層

Claims (18)

  1. 第１導電型又は第２導電型の低抵抗半導体層と第１導電型のドリフト層とが積層された半導体基板に画定されたセル領域と、前記セル領域を取り囲むゲートフィンガー形成領域及び前記セル領域に張り出したゲートパッド形成領域を含む周辺領域とを備える半導体装置であって、
    前記半導体装置は、
    前記セル領域において、
    前記低抵抗半導体層と、
    前記低抵抗半導体層上に形成された第１導電型の前記ドリフト層と、
    前記ドリフト層の表面に形成された第２導電型のベース領域と、
    前記ベース領域の表面に形成された第１導電型の高濃度半導体領域と、
    ポリシリコンからなり、前記ドリフト層と前記高濃度半導体領域とに挟まれた前記ベース領域上においてゲート絶縁層を介して形成されたゲート電極層とを有し、
    前記周辺領域において、
    前記低抵抗半導体層と、
    前記低抵抗半導体層上に形成された前記ドリフト層と、
    ポリシリコンからなり、前記ドリフト層の上方にフィールド酸化膜を介して前記ゲートフィンガー形成領域及び前記ゲートパッド形成領域に形成されたゲート引き出し配線と、
    金属からなり、前記ゲートフィンガー形成領域における前記ゲート引き出し配線の上方に形成されたゲートフィンガーと、
    金属からなり、前記ゲートパッド形成領域における前記ゲート引き出し配線の上方に形成され、かつ、前記ゲートフィンガーと連結されたゲートパッドとを有し、
    前記ゲート電極層と前記ゲート引き出し配線とは、不純物を含有するポリシリコンからなる抵抗体を介して電気的に接続され、
    前記抵抗体を構成するポリシリコンの不純物濃度は、前記ゲート電極層を構成するポリシリコンの不純物濃度よりも低く、
    前記抵抗体の幅は、前記ゲート電極層の幅と等しいことを特徴とする半導体装置。
  2. 第１導電型又は第２導電型の低抵抗半導体層と第１導電型のドリフト層とが積層された半導体基板に画定されたセル領域と、前記セル領域を取り囲むゲートフィンガー形成領域及び前記セル領域に張り出したゲートパッド形成領域を含む周辺領域とを備える半導体装置であって、
    前記半導体装置は、
    前記セル領域において、
    第１導電型又は第２導電型の前記低抵抗半導体層と、
    前記低抵抗半導体層上に形成された第１導電型の前記ドリフト層と、
    前記ドリフト層の表面に形成された第２導電型のベース領域と、
    前記ベース領域を開口し前記ドリフト層に達するように形成された複数のトレンチと、
    前記ベース領域内に配置されるとともに少なくとも一部を前記トレンチの内周面に露出するように形成された第１導電型の高濃度半導体領域と、
    所定の濃度で不純物を含有するポリシリコンからなり、前記トレンチの内周面にゲート絶縁層を介して前記トレンチの内部に埋め込まれたゲート電極層とを有し、
    前記周辺領域において、
    前記低抵抗半導体層と、
    前記低抵抗半導体層上に形成された前記ドリフト層と、
    ポリシリコンからなり、前記ドリフト層の上方にフィールド酸化膜を介して前記ゲートフィンガー形成領域及び前記ゲートパッド形成領域に形成されたゲート引き出し配線と、
    金属からなり、前記ゲートフィンガー形成領域における前記ゲート引き出し配線の上方に形成されたゲートフィンガーと、
    金属からなり、前記ゲートパッド形成領域における前記ゲート引き出し配線の上方に形成され、かつ、前記ゲートフィンガーと連結されたゲートパッドとを有し、
    前記ゲート電極層と前記ゲート引き出し配線とは、不純物を含有するポリシリコンからなる抵抗体を介して電気的に接続され、
    前記抵抗体を構成するポリシリコンの不純物濃度は、前記ゲート電極層を構成するポリシリコンの不純物濃度よりも低く、
    前記抵抗体の幅は、前記ゲート電極層の幅と等しいことを特徴とする半導体装置。
  3. 請求項１又は２に記載の半導体装置において、
    前記ゲート電極層として、ストライプ状に形成された複数のゲート電極層を有することを特徴とする半導体装置。
  4. 請求項１又は２に記載の半導体装置において、
    所定の濃度で不純物を含有するポリシリコンからなり、前記ゲートパッド形成領域から前記ゲートパッド形成領域と対向する側の前記ゲートフィンガー形成領域まで延在し、前記ドリフト層上にフィールド酸化膜を介して形成された第２ゲート引き出し配線をさらに有し、
    前記ゲート電極層と前記第２ゲート引き出し配線とは、不純物を含有するポリシリコンからなる第２抵抗体を介して電気的に接続され、
    前記第２抵抗体を構成するポリシリコンの不純物濃度は、前記ゲート電極層を構成するポリシリコンの不純物濃度よりも低いことを特徴とする半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記ゲート電極層として、ストライプ状に形成された複数のゲート電極層を有し、
    各ゲート電極層の一方端に前記第２抵抗体がそれぞれ形成され、
    各第２抵抗体のうち、前記ゲートフィンガー又は前記ゲートパッドに最も近い第２抵抗体の抵抗値は、前記各第２抵抗体のうち、前記ゲートフィンガー又は前記ゲートパッドに最も遠い第２抵抗体の抵抗値よりも高いことを特徴とする半導体装置。
  6. 請求項５に記載の半導体装置において、
    各第２抵抗体のうち、前記ゲートフィンガー又は前記ゲートパッドに最も近い第２抵抗体の長さは、各第２抵抗体のうち、前記ゲートフィンガー又は前記ゲートパッドに最も遠い第２抵抗体の長さよりも長いことを特徴とする半導体装置。
  7. 請求項５に記載の半導体装置において、
    各第２抵抗体のうち、前記ゲートフィンガー又は前記ゲートパッドに最も近い第２抵抗体を構成するポリシリコンの不純物濃度は、各第２抵抗体のうち、前記ゲートフィンガー又は前記ゲートパッドに最も遠い第２抵抗体を構成するポリシリコンの不純物濃度よりも低いことを特徴とする半導体装置。
  8. 請求項４に記載の半導体装置において、
    金属からなり、前記第２ゲート引き出し配線上に形成され、かつ、前記ゲートフィンガー及び前記ゲートパッドと連結された第２ゲートフィンガーを有することを特徴とする半導体装置。
  9. 請求項４〜８のいずれかに記載の半導体装置において、
    前記第２抵抗体の幅は、前記ゲート電極層の幅と等しいことを特徴とする半導体装置。
  10. 請求項１〜９のいずれかに記載の半導体装置において、
    前記抵抗体は、前記周辺領域に形成されていることを特徴とする半導体装置。
  11. 請求項１〜９のいずれかに記載の半導体装置において、
    前記抵抗体は、前記セル領域に形成されていることを特徴とする半導体装置。
  12. 第１導電型又は第２導電型の低抵抗半導体層と第１導電型のドリフト層とが積層された半導体基板に画定されたセル領域と、前記セル領域を取り囲むゲートフィンガー形成領域及び前記セル領域に張り出したゲートパッド形成領域を含む周辺領域とを備える半導体装置であって、
    前記半導体装置は、
    前記セル領域において、
    前記低抵抗半導体層と、
    前記低抵抗半導体層上に形成された第１導電型の前記ドリフト層と、
    前記ドリフト層の表面に形成された第２導電型のベース領域と、
    前記ベース領域の表面に形成された第１導電型の高濃度半導体領域と、
    ポリシリコンからなり、前記ドリフト層と前記高濃度半導体領域とに挟まれた前記ベース領域上においてゲート絶縁層を介して形成されたゲート電極層とを有し、
    前記周辺領域において、
    前記低抵抗半導体層と、
    前記低抵抗半導体層上に形成された前記ドリフト層と、
    ポリシリコンからなり、前記ドリフト層の上方にフィールド酸化膜を介して前記ゲートフィンガー形成領域及び前記ゲートパッド形成領域に形成されたゲート引き出し配線と、
    金属からなり、前記ゲートフィンガー形成領域における前記ゲート引き出し配線の上方に形成されたゲートフィンガーと、
    金属からなり、前記ゲートパッド形成領域における前記ゲート引き出し配線の上方に形成され、かつ、前記ゲートフィンガーと連結されたゲートパッドとを有し、
    前記ゲート電極層と前記ゲート引き出し配線とは、不純物を含有するポリシリコンからなる抵抗体を介して電気的に接続され、
    前記抵抗体を構成するポリシリコンの不純物濃度は、前記ゲート電極層を構成するポリシリコンの不純物濃度よりも低く、
    前記半導体装置は、所定の濃度で不純物を含有するポリシリコンからなり、前記ゲートパッド形成領域から前記ゲートパッド形成領域と対向する側の前記ゲートフィンガー形成領域まで延在し、前記ドリフト層上にフィールド酸化膜を介して形成された第２ゲート引き出し配線をさらに有し、
    前記ゲート電極層と前記第２ゲート引き出し配線とは、不純物を含有するポリシリコンからなる第２抵抗体を介して電気的に接続され、
    前記第２抵抗体を構成するポリシリコンの不純物濃度は、前記ゲート電極層を構成するポリシリコンの不純物濃度よりも低く、
    前記第２抵抗体の幅は、前記ゲート電極層の幅と等しいことを特徴とする半導体装置。
  13. 第１導電型又は第２導電型の低抵抗半導体層と第１導電型のドリフト層とが積層された半導体基板に画定されたセル領域と、前記セル領域を取り囲むゲートフィンガー形成領域及び前記セル領域に張り出したゲートパッド形成領域を含む周辺領域とを備える半導体装置であって、
    前記半導体装置は、
    前記セル領域において、
    第１導電型又は第２導電型の前記低抵抗半導体層と、
    前記低抵抗半導体層上に形成された第１導電型の前記ドリフト層と、
    前記ドリフト層の表面に形成された第２導電型のベース領域と、
    前記ベース領域を開口し前記ドリフト層に達するように形成された複数のトレンチと、
    前記ベース領域内に配置されるとともに少なくとも一部を前記トレンチの内周面に露出するように形成された第１導電型の高濃度半導体領域と、
    所定の濃度で不純物を含有するポリシリコンからなり、前記トレンチの内周面にゲート絶縁層を介して前記トレンチの内部に埋め込まれたゲート電極層とを有し、
    前記周辺領域において、
    前記低抵抗半導体層と、
    前記低抵抗半導体層上に形成された前記ドリフト層と、
    ポリシリコンからなり、前記ドリフト層の上方にフィールド酸化膜を介して前記ゲートフィンガー形成領域及び前記ゲートパッド形成領域に形成されたゲート引き出し配線と、
    金属からなり、前記ゲートフィンガー形成領域における前記ゲート引き出し配線の上方に形成されたゲートフィンガーと、
    金属からなり、前記ゲートパッド形成領域における前記ゲート引き出し配線の上方に形成され、かつ、前記ゲートフィンガーと連結されたゲートパッドとを有し、
    前記ゲート電極層と前記ゲート引き出し配線とは、不純物を含有するポリシリコンからなる抵抗体を介して電気的に接続され、
    前記抵抗体を構成するポリシリコンの不純物濃度は、前記ゲート電極層を構成するポリシリコンの不純物濃度よりも低く、
    前記半導体装置は、所定の濃度で不純物を含有するポリシリコンからなり、前記ゲートパッド形成領域から前記ゲートパッド形成領域と対向する側の前記ゲートフィンガー形成領域まで延在し、前記ドリフト層上にフィールド酸化膜を介して形成された第２ゲート引き出し配線をさらに有し、
    前記ゲート電極層と前記第２ゲート引き出し配線とは、不純物を含有するポリシリコンからなる第２抵抗体を介して電気的に接続され、
    前記第２抵抗体を構成するポリシリコンの不純物濃度は、前記ゲート電極層を構成するポリシリコンの不純物濃度よりも低く、
    前記第２抵抗体の幅は、前記ゲート電極層の幅と等しいことを特徴とする半導体装置。
  14. 第１導電型又は第２導電型の低抵抗半導体層と第１導電型のドリフト層とが積層された半導体基板に画定されたセル領域と、前記セル領域を取り囲むゲートフィンガー形成領域及び前記セル領域に張り出したゲートパッド形成領域を含む周辺領域とを備える半導体装置であって、
    前記半導体装置は、
    前記セル領域において、
    前記低抵抗半導体層と、
    前記低抵抗半導体層上に形成された第１導電型の前記ドリフト層と、
    前記ドリフト層の表面に形成された第２導電型のベース領域と、
    前記ベース領域の表面に形成された第１導電型の高濃度半導体領域と、
    ポリシリコンからなり、前記ドリフト層と前記高濃度半導体領域とに挟まれた前記ベース領域上においてゲート絶縁層を介して形成されたゲート電極層とを有し、
    前記周辺領域において、
    前記低抵抗半導体層と、
    前記低抵抗半導体層上に形成された前記ドリフト層と、
    ポリシリコンからなり、前記ドリフト層の上方にフィールド酸化膜を介して前記ゲートフィンガー形成領域及び前記ゲートパッド形成領域に形成されたゲート引き出し配線と、
    金属からなり、前記ゲートフィンガー形成領域における前記ゲート引き出し配線の上方に形成されたゲートフィンガーと、
    金属からなり、前記ゲートパッド形成領域における前記ゲート引き出し配線の上方に形成され、かつ、前記ゲートフィンガーと連結されたゲートパッドとを有し、
    前記ゲート電極層と前記ゲート引き出し配線とは、不純物を含有するポリシリコンからなる抵抗体を介して電気的に接続され、
    前記抵抗体を構成するポリシリコンの不純物濃度は、前記ゲート電極層を構成するポリシリコンの不純物濃度よりも低く、
    前記半導体装置は、所定の濃度で不純物を含有するポリシリコンからなり、前記ゲートパッド形成領域から前記ゲートパッド形成領域と対向する側の前記ゲートフィンガー形成領域まで延在し、前記ドリフト層上にフィールド酸化膜を介して形成された第２ゲート引き出し配線をさらに有し、
    前記ゲート電極層と前記第２ゲート引き出し配線とは、不純物を含有するポリシリコンからなる第２抵抗体を介して電気的に接続され、
    前記第２抵抗体を構成するポリシリコンの不純物濃度は、前記ゲート電極層を構成するポリシリコンの不純物濃度よりも低く、
    前記ゲート電極層として、ストライプ状に形成された複数のゲート電極層を有し、
    各ゲート電極層の一方端に前記第２抵抗体がそれぞれ形成され、
    各第２抵抗体のうち、前記ゲートフィンガー又は前記ゲートパッドに最も近い第２抵抗体の抵抗値は、前記各第２抵抗体のうち、前記ゲートフィンガー又は前記ゲートパッドに最も遠い第２抵抗体の抵抗値よりも高いことを特徴とする半導体装置。
  15. 第１導電型又は第２導電型の低抵抗半導体層と第１導電型のドリフト層とが積層された半導体基板に画定されたセル領域と、前記セル領域を取り囲むゲートフィンガー形成領域及び前記セル領域に張り出したゲートパッド形成領域を含む周辺領域とを備える半導体装置であって、
    前記半導体装置は、
    前記セル領域において、
    第１導電型又は第２導電型の前記低抵抗半導体層と、
    前記低抵抗半導体層上に形成された第１導電型の前記ドリフト層と、
    前記ドリフト層の表面に形成された第２導電型のベース領域と、
    前記ベース領域を開口し前記ドリフト層に達するように形成された複数のトレンチと、
    前記ベース領域内に配置されるとともに少なくとも一部を前記トレンチの内周面に露出するように形成された第１導電型の高濃度半導体領域と、
    所定の濃度で不純物を含有するポリシリコンからなり、前記トレンチの内周面にゲート絶縁層を介して前記トレンチの内部に埋め込まれたゲート電極層とを有し、
    前記周辺領域において、
    前記低抵抗半導体層と、
    前記低抵抗半導体層上に形成された前記ドリフト層と、
    ポリシリコンからなり、前記ドリフト層の上方にフィールド酸化膜を介して前記ゲートフィンガー形成領域及び前記ゲートパッド形成領域に形成されたゲート引き出し配線と、
    金属からなり、前記ゲートフィンガー形成領域における前記ゲート引き出し配線の上方に形成されたゲートフィンガーと、
    金属からなり、前記ゲートパッド形成領域における前記ゲート引き出し配線の上方に形成され、かつ、前記ゲートフィンガーと連結されたゲートパッドとを有し、
    前記ゲート電極層と前記ゲート引き出し配線とは、不純物を含有するポリシリコンからなる抵抗体を介して電気的に接続され、
    前記抵抗体を構成するポリシリコンの不純物濃度は、前記ゲート電極層を構成するポリシリコンの不純物濃度よりも低く、
    前記半導体装置は、所定の濃度で不純物を含有するポリシリコンからなり、前記ゲートパッド形成領域から前記ゲートパッド形成領域と対向する側の前記ゲートフィンガー形成領域まで延在し、前記ドリフト層上にフィールド酸化膜を介して形成された第２ゲート引き出し配線をさらに有し、
    前記ゲート電極層と前記第２ゲート引き出し配線とは、不純物を含有するポリシリコンからなる第２抵抗体を介して電気的に接続され、
    前記第２抵抗体を構成するポリシリコンの不純物濃度は、前記ゲート電極層を構成するポリシリコンの不純物濃度よりも低く、
    前記ゲート電極層として、ストライプ状に形成された複数のゲート電極層を有し、
    各ゲート電極層の一方端に前記第２抵抗体がそれぞれ形成され、
    各第２抵抗体のうち、前記ゲートフィンガー又は前記ゲートパッドに最も近い第２抵抗体の抵抗値は、前記各第２抵抗体のうち、前記ゲートフィンガー又は前記ゲートパッドに最も遠い第２抵抗体の抵抗値よりも高いことを特徴とする半導体装置。
  16. 請求項１〜１５のいずれかに記載の半導体装置を製造するための半導体装置の製造方法であって、
    ゲート電極層、ゲート引き出し配線及び抵抗体を形成する各形成領域に同一の組成からなるポリシリコン層を形成するポリシリコン層形成工程と、
    前記ゲート電極層、前記ゲート引き出し配線及び前記抵抗体のうち前記ゲート電極層及び前記ゲート引き出し配線を形成する各形成領域における前記ポリシリコン層に不純物を導入する不純物導入工程とをこの順序で含むことを特徴とする半導体装置の製造方法。
  17. 請求項４〜９、１２，１３，１４及び１５のいずれかに記載の半導体装置を製造するための半導体装置の製造方法であって、
    ゲート電極層、ゲート引き出し配線、第２ゲート引き出し配線、抵抗体及び第２抵抗体を形成する各形成領域に同一の組成からなるポリシリコン層を形成するポリシリコン層形成工程と、
    前記ゲート電極層、前記ゲート引き出し配線、前記第２ゲート引き出し配線、前記抵抗体及び前記第２抵抗体のうち前記ゲート電極層、前記ゲート引き出し配線及び前記第２ゲート引き出し配線を形成する各形成領域における前記ポリシリコン層に不純物を導入する不純物導入工程とをこの順序で含むことを特徴とする半導体装置の製造方法。
  18. 請求項１６又は１７に記載の半導体装置の製造方法において、
    前記不純物導入工程においては、イオン注入することによって不純物を導入することを特徴とする半導体装置の製造方法。
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