JP5493840B2 - 半導体装置 - Google Patents
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Description
前記のセル14は全て同一寸法であり、また、ゲート引き出し配線9の長さや幅の寸法、ゲート引き出し配線9とゲートランナー15とのコンタクト部13の寸法も全て同一である。そのため、全てのセル14は均一動作する。
特許文献1にはゲート配線とゲートとの間に抵抗を設けて各セルのスイッチング速度を揃えることで、誘導性負荷を駆動する際の破壊に対して強い縦型MOSFETを提供できることが記載されている。
前記の特許文献1〜3には、ターンオフ時の電流の立ち下がりを電流の小さな領域で緩やかにすることで、電磁波ノイズとターンオフ損失のトレードオフを改善するということについては記載されていない。
特許請求の範囲に記載の発明によれば、第1導電型の半導体基板の第1主面に配置される第2導電型のウエル層と、該ウエル層の表面に配置される第1導電型のソース層と、該ソース層と前記ウエル層を貫通するトレンチと、該トレンチの側壁に配置されるゲート絶縁膜と、該ゲート絶縁膜を介して前記トレンチに充填されるストライプのゲート電極と、前記半導体基板の第2主面に配置される第1導電型のドレイン層と、該ドレイン層と電気的に接続するドレイン電極と、前記ソース層と電気的に接続し前記ゲート電極と絶縁して配置されるソース電極と、前記ゲート電極と接続するゲート引き出し配線と、該ゲート引き出し配線とゲートランナーを接続するコンタクト部とを備え、前記ゲート電極と前記ゲート引き出し配線と前記コンタクト部をセルとし、該セルを複数有する半導体装置において、前記セルは、該セルの抵抗分からなるゲート抵抗と前記ゲート電極のゲート容量との積で決定するゲートの充放電時定数が小さい複数の通常セルと、該通常セルよりゲートの充放電時定数が大きい複数の遅延セルとを有し、前記遅延セルの前記ゲート絶縁膜の厚さが、前記通常セルの前記ゲート絶縁膜の厚さに比べ90%以下である半導体装置とする。
また、前記遅延セルが複数の単位セルと、該単位セル同士を直列に接続する接続配線と、前記ゲート引き出し配線と、前記コンタクト部からなり、前記通常セルが1本の単位セルと、前記ゲート引き出し配線と、前記コンタクト部からなる構成とする。
特許請求の範囲に記載の発明によれば、前記遅延セルが、1)前記単位セルが複数直列接続されること。2)前記ゲート引き出し配線の長さが10%以上前記通常セルより長いこと。3)前記ゲート引き出し配線の幅が前記通常セルの90%以下であること。4)前記コンタクト部の面積が前記通常セルの90%以下であること。5)前記ゲート電極の厚さが前記通常セルの90%以下であること。6)前記ゲート絶縁膜の厚さが前記通常セルの90%以下であること。7)一方の前記ゲート引き出し配線が前記ゲートランナーに接続すること。8)ゲート充放電時定数の異なる複数のセルで構成されること。のいずれか2つ以上の組み合わせで形成されるとよい。
その結果、dv/dtとターンオフ損失のトレードオフを改善できる。
この発明は、ゲート引き出し部40(ゲート引き出し配線9およびゲート引き出し配線9とゲートランナー15とのコンタクト部13のこと)の抵抗やゲート電極5の抵抗およびゲート容量Cgを一部のセルで大きくして、ゲートの充放電時定数τを大きくし、電流の小さな領域での電流の立ち下りを緩やかにして、オーバーシュート部でのdv/dtを抑制することで、電磁波ノイズの低減を図ることにある。また、電流領域の大きい領域での電流の立下りを急峻にして、ターンオフ損失の抑制を図る。
その結果、電磁波ノイズとターンオフ損失のトレードオフを改善することにある。
一方、中央に配置される第2セル14のゲート電極5において、ゲート電極5内をMOSFET100のスイッチング時にゲート容量Cgを介して一方のコンタクト部13に流れ出す電流の通電経路の最長の長さをL2とすると、L2=(L0/2)+L01となる。
図2は、ゲート抵抗を増やす例であり、同図(a)は単位セルを3本直列接続した場合の要部平面図であり、同図(b)は第1セルの2本のゲート引き出し配線のうち一方のみをゲートランナーに接続した要部断面図である。
実測に用いたパワーMOSFET100は4本の単位セル8を直列接続した第1セル11を、チップ18の両端部に各20本配置し合計で160本の単位セル8を配置した。、チップ10の中央には1本の単位セル8で構成された第2セル14を380本配置した。第2セル14のL2で生じるゲート抵抗Rg2を3kΩにし、第1セル11のL1で生じるゲート抵抗Rg1を48kΩとした。従って、40本の第1セル11を並列接続にしたときのゲート抵抗R1tは300Ωであり、380本の第2セル14を並列接続したときのゲート抵抗Rg2tは7.9Ωである。従って、チップとしての合成抵抗は1/(300Ω+7.9Ω)で7.7Ωである。
尚、コンタクト部26の面積を減少して第5セル27のゲート抵抗を48kΩにして、130本チップ18の両端部に配置し、ゲート抵抗が3kΩの第2セル14を380本チップの中央に配置することで、図4と同様の波形が得られた。
チップ18の両端部に位置する遅延セルである第7セル34のゲート酸化膜35の厚さを、第2セル14のゲート酸化膜4の厚さに対して10%以上薄くすることで、第7セル34のゲート容量Cgを大きくする。本実施例の場合も第1実施例と同様の効果が得られる。
尚、前記の第2〜第6実施例においても、第1実施例で説明したように、一方のゲート引き出し配線9のみをゲートランナー15に接続することで、ゲート抵抗Rgを増大させることができる。
以上において、第1導電型をn型、第2導電型をp型で説明してきたが、第1導電型をp型、第2導電型をn型としてもよい。
2 ウエル層
3 ソース層
4、35 ゲート酸化膜
5、23、32 ゲート電極
6 層間絶縁膜
7 ソース電極
8 単位セル
9、22、25、33 ゲート引き出し配線
10 接続配線
11、21、24、27、31、34 第1セル
12 半導体基板
13、26 コンタクト部
14 第2セル
15 ゲートランナー
16 ゲートパッド
18 チップ
40 ゲート引き出し部
100、200、300、400、500、600 パワーMOSFET
Claims (12)
- 第1導電型の半導体基板の第1主面に配置される第2導電型のウエル層と、該ウエル層の表面に配置される第1導電型のソース層と、該ソース層と前記半導体基板に挟まれた前記ウエル層上にゲート絶縁膜を介して配置されるストライプのゲート電極と、前記半導体基板の第2主面に配置される第1導電型のドレイン層と、該ドレイン層と電気的に接続するドレイン電極と、前記ソース層と電気的に接続し前記ゲート電極と絶縁して配置されるソース電極と、前記ゲート電極と接続するゲート引き出し配線と、該ゲート引き出し配線とゲートランナーを接続するコンタクト部とを備え、前記ゲート電極と前記ゲート引き出し配線と前記コンタクト部をセルとし、該セルを複数有する半導体装置において、前記セルは、該セルの抵抗分からなるゲート抵抗と前記ゲート電極のゲート容量との積で決定するゲートの充放電時定数が小さい通常セルと、該通常セルより前記ゲートの充放電時定数が大きい遅延セルとを有し、前記遅延セルが複数の単位セルと、該単位セル同士を直列に接続する接続配線と、前記ゲート引き出し配線と、前記コンタクト部からなり、前記通常セルが1本の単位セルと、前記ゲート引き出し配線と、前記コンタクト部からなることを特徴とする半導体装置。
- 第1導電型の半導体基板の第1主面に配置される第2導電型のウエル層と、該ウエル層の表面に配置される第1導電型のソース層と、該ソース層と前記ウエル層を貫通するトレンチと、該トレンチの側壁に配置されるゲート絶縁膜と、該ゲート絶縁膜を介して前記トレンチに充填されるストライプのゲート電極と、前記半導体基板の第2主面に配置される第1導電型のドレイン層と、該ドレイン層と電気的に接続するドレイン電極と、前記ソース層と電気的に接続し前記ゲート電極と絶縁して配置されるソース電極と、前記ゲート電極と接続するゲート引き出し配線と、該ゲート引き出し配線とゲートランナーを接続するコンタクト部とを備え、前記ゲート電極と前記ゲート引き出し配線と前記コンタクト部をセルとし、該セルを複数有する半導体装置において、前記セルは、該セルの抵抗分からなるゲート抵抗と前記ゲート電極のゲート容量との積で決定するゲートの充放電時定数が小さい複数の通常セルと、該通常セルよりゲートの充放電時定数が大きい複数の遅延セルとを有し、前記遅延セルが複数の単位セルと、該単位セル同士を直列に接続する接続配線と、前記ゲート引き出し配線と、前記コンタクト部からなり、前記通常セルが1本の単位セルと、前記ゲート引き出し配線と、前記コンタクト部からなることを特徴とする半導体装置。
- 第1導電型の半導体基板の第1主面に配置される第2導電型のウエル層と、該ウエル層の表面に配置される第1導電型のソース層と、該ソース層と前記半導体基板に挟まれた前記ウエル層上にゲート絶縁膜を介して配置されるストライプのゲート電極と、前記半導体基板の第2主面に配置される第1導電型のドレイン層と、該ドレイン層と電気的に接続するドレイン電極と、前記ソース層と電気的に接続し前記ゲート電極と絶縁して配置されるソース電極と、前記ゲート電極と接続するゲート引き出し配線と、該ゲート引き出し配線とゲートランナーを接続するコンタクト部とを備え、前記ゲート電極と前記ゲート引き出し配線と前記コンタクト部をセルとし、該セルを複数有する半導体装置において、前記セルは、該セルの抵抗分からなるゲート抵抗と前記ゲート電極のゲート容量との積で決定するゲートの充放電時定数が小さい通常セルと、該通常セルより前記ゲートの充放電時定数が大きい遅延セルとを有し、前記遅延セルの前記ゲート絶縁膜の厚さが、前記通常セルの前記ゲート絶縁膜の厚さに比べ90%以下であることを特徴とする半導体装置。
- 第1導電型の半導体基板の第1主面に配置される第2導電型のウエル層と、該ウエル層の表面に配置される第1導電型のソース層と、該ソース層と前記ウエル層を貫通するトレンチと、該トレンチの側壁に配置されるゲート絶縁膜と、該ゲート絶縁膜を介して前記トレンチに充填されるストライプのゲート電極と、前記半導体基板の第2主面に配置される第1導電型のドレイン層と、該ドレイン層と電気的に接続するドレイン電極と、前記ソース層と電気的に接続し前記ゲート電極と絶縁して配置されるソース電極と、前記ゲート電極と接続するゲート引き出し配線と、該ゲート引き出し配線とゲートランナーを接続するコンタクト部とを備え、前記ゲート電極と前記ゲート引き出し配線と前記コンタクト部をセルとし、該セルを複数有する半導体装置において、前記セルは、該セルの抵抗分からなるゲート抵抗と前記ゲート電極のゲート容量との積で決定するゲートの充放電時定数が小さい複数の通常セルと、該通常セルよりゲートの充放電時定数が大きい複数の遅延セルとを有し、前記遅延セルの前記ゲート絶縁膜の厚さが、前記通常セルの前記ゲート絶縁膜の厚さに比べ90%以下であることを特徴とする半導体装置。
- 前記遅延セルが複数の単位セルと、該単位セル同士を直列に接続する接続配線と、前記ゲート引き出し配線と、前記コンタクト部からなり、前記通常セルが1本の単位セルと、前記ゲート引き出し配線と、前記コンタクト部からなることを特徴とする請求項3または4に記載の半導体装置。
- 前記遅延セルの前記ゲート引き出し配線の長さが、前記通常セルの前記ゲート引き出し配線の長さに比べ10%以上長いことを特徴とする請求項1〜5のいずれか一項に記載の半導体装置。
- 前記遅延セルの前記ゲート引き出し配線の幅が、前記通常セルの前記ゲート引き出し配線の幅に比べ90%以下であることを特徴とする請求項1〜5のいずれか一項に記載の半導体装置。
- 前記遅延セルの前記コンタクト部の面積が、前記通常セルの前記コンタクト部の面積に比べ90%以下であることを特徴とする請求項1〜5のいずれか一項に記載の半導体装置。
- 前記遅延セルの前記ゲート電極の厚さが、前記通常セルの前記ゲート電極の厚さに比べ90%以下であることを特徴とする請求項1〜5のいずれか一項に記載の半導体装置。
- 前記遅延セルの一方の前記ゲート引き出し配線が前記ゲートランナーに接続することを特徴とする請求項1〜5のいずれか一項に記載の半導体装置。
- 前記ゲート充放電時定数の異なる複数の遅延セルを有することを特徴とする請求項1〜5のいずれか一項に記載の半導体装置。
- 前記遅延セルが、前記単位セルが複数直列接続された構成であること、前記ゲート引き出し配線の長さが10%以上前記通常セルより長い構成、前記ゲート引き出し配線の幅が前記通常セルの90%以下の構成、前記コンタクト部の面積が前記通常セルの90%以下の構成、前記ゲート電極の厚さが前記通常セルの90%以下の構成および前記ゲート絶縁膜の厚さが前記通常セルの90%以下の構成のいずれか2つ以上を組み合わせることを特徴とする請求項1〜5のいずれか一項に記載の半導体装置。
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