JPS61172371A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61172371A JPS61172371A JP60013705A JP1370585A JPS61172371A JP S61172371 A JPS61172371 A JP S61172371A JP 60013705 A JP60013705 A JP 60013705A JP 1370585 A JP1370585 A JP 1370585A JP S61172371 A JPS61172371 A JP S61172371A
- Authority
- JP
- Japan
- Prior art keywords
- region
- source
- groove
- semiconductor substrate
- mosfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 230000005669 field effect Effects 0.000 claims abstract description 9
- 230000002093 peripheral effect Effects 0.000 claims abstract description 6
- 239000002184 metal Substances 0.000 claims description 5
- 239000012535 impurity Substances 0.000 claims description 4
- 230000000694 effects Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- YCIMNLLNPGFGHC-UHFFFAOYSA-N catechol Chemical compound OC1=CC=CC=C1O YCIMNLLNPGFGHC-UHFFFAOYSA-N 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- PIICEJLVQHRZGT-UHFFFAOYSA-N Ethylenediamine Chemical compound NCCN PIICEJLVQHRZGT-UHFFFAOYSA-N 0.000 description 1
- 206010067482 No adverse event Diseases 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ソース！ゲート・ドレインからなる電界効果
トランジスタ（ＦＥＴ）、特に高周波電力用ＭＯ３ＦＥ
Ｔを含んだ半導体装置に関する。
トランジスタ（ＦＥＴ）、特に高周波電力用ＭＯ３ＦＥ
Ｔを含んだ半導体装置に関する。
従来の技術
ＭＯＳＦＥＴを高周波電力用として用いる場合には、帰
還として働くソース側のインダクタンスを小さくして高
周波でのゲインを確保すると同時に、ソース・ゲート・
ドレインの繰り返しピッチを縮小することにより、単位
面積当シのゲート幅を長くし、大電力化する必要がある
。特に、ラテラル構造を有するＭＯＳＦＥＴは、高耐圧
化する目的で表面に低濃度のドリフト領域を必要とする
のでさらに面積を必要とし、高周波での動作は可能であ
るが、電力密度が低く、大出力化には問題があった。ま
だ、ＭＯＳＦＥＴの活性領域中に■溝を形成し、基板と
表面のソースやドレインを金属電極で直接接続する構造
では、■溝の幅の寸法分さらに面積が増加してしまうと
いう結果になっていた。
還として働くソース側のインダクタンスを小さくして高
周波でのゲインを確保すると同時に、ソース・ゲート・
ドレインの繰り返しピッチを縮小することにより、単位
面積当シのゲート幅を長くし、大電力化する必要がある
。特に、ラテラル構造を有するＭＯＳＦＥＴは、高耐圧
化する目的で表面に低濃度のドリフト領域を必要とする
のでさらに面積を必要とし、高周波での動作は可能であ
るが、電力密度が低く、大出力化には問題があった。ま
だ、ＭＯＳＦＥＴの活性領域中に■溝を形成し、基板と
表面のソースやドレインを金属電極で直接接続する構造
では、■溝の幅の寸法分さらに面積が増加してしまうと
いう結果になっていた。
第３図は、従来の活性領域中のソース領域に■溝を形成
した高周波電力用ＭＯ９ＦＥＴの断面図である。第３図
において、不純物濃度が１×１ｏ１８〜１ Ｘ １０”
／Ｃ肩程度の戸型半導体基板１の主面側には基板より低
濃度で厚みが５〜６μｍ程度のＰ型エピタキシャル層２
が堆積され、その表面上にＭＯ３ＦＥＴ７５；形成され
る。ＭＯＳＦＥＴの周辺部は１μｍ程度の厚みのフィー
ルド酸化膜３が形成される。ＭＯＳＦＥＴは、ゲート酸
化膜４上に形成されたゲート電極５とこのゲート電極５
に隣接したドレイン領域６及びソース領域７とから構成
される。第３図に示した従来の例は、活性領域であるソ
ース領域７の部分にＰ＋型半導体基板１に達する深さの
溝８を形成し、その傾斜した側面及び表面にへ！等の金
属電極を用い戸型半導体基板１とソース領域７を接続す
るもので、９はソース電極、１０はドレイン電極である
。この様な構造にすることにより、Ｐ＋型半導体基板１
をソースとして用いることができるので、ＭＯＳＦＥＴ
を実装した場合ソース側のポンディング・ワイヤーが不
要となり、ソース側のインダクタンス成分を除去でき、
高周波域のゲインを確保できる。
した高周波電力用ＭＯ９ＦＥＴの断面図である。第３図
において、不純物濃度が１×１ｏ１８〜１ Ｘ １０”
／Ｃ肩程度の戸型半導体基板１の主面側には基板より低
濃度で厚みが５〜６μｍ程度のＰ型エピタキシャル層２
が堆積され、その表面上にＭＯ３ＦＥＴ７５；形成され
る。ＭＯＳＦＥＴの周辺部は１μｍ程度の厚みのフィー
ルド酸化膜３が形成される。ＭＯＳＦＥＴは、ゲート酸
化膜４上に形成されたゲート電極５とこのゲート電極５
に隣接したドレイン領域６及びソース領域７とから構成
される。第３図に示した従来の例は、活性領域であるソ
ース領域７の部分にＰ＋型半導体基板１に達する深さの
溝８を形成し、その傾斜した側面及び表面にへ！等の金
属電極を用い戸型半導体基板１とソース領域７を接続す
るもので、９はソース電極、１０はドレイン電極である
。この様な構造にすることにより、Ｐ＋型半導体基板１
をソースとして用いることができるので、ＭＯＳＦＥＴ
を実装した場合ソース側のポンディング・ワイヤーが不
要となり、ソース側のインダクタンス成分を除去でき、
高周波域のゲインを確保できる。
ソース領域７と、戸型半導体基板１は、抵抗率の低い、
１等のソース電極９で接続されるのでソースの抵抗分も
殆んど問題とならない。この様な従来の技術としては、
例えば特開昭５５−１６２２７０号公報に示された半導
体装置がある。
１等のソース電極９で接続されるのでソースの抵抗分も
殆んど問題とならない。この様な従来の技術としては、
例えば特開昭５５−１６２２７０号公報に示された半導
体装置がある。
発明が解決しようとする問題点
第３図に示した従来の半導体装置においては、■溝８が
、ＭＯ３ＦＥ、Ｔの活性領域であるソース領域７の部分
に形成されているため、ソース・ゲート・ドレインの繰
り返しピッチを縮小できず面積が増大し、単位面積当り
のゲート幅が短かく、電力密度が低下し出力電力は小さ
な値しか得られなかった。
、ＭＯ３ＦＥ、Ｔの活性領域であるソース領域７の部分
に形成されているため、ソース・ゲート・ドレインの繰
り返しピッチを縮小できず面積が増大し、単位面積当り
のゲート幅が短かく、電力密度が低下し出力電力は小さ
な値しか得られなかった。
本発明はかかる点に鑑みてなされたもので、半導体基板
をソースとする構造で、ソース側のインダクタンスをな
くすことができると同時に、ソース側の抵抗成分が小さ
く、しかも高い電力密度を有し、出力電力の大きな電界
効果トランジスタを含んだ半導体装置を提供することを
目的としている。
をソースとする構造で、ソース側のインダクタンスをな
くすことができると同時に、ソース側の抵抗成分が小さ
く、しかも高い電力密度を有し、出力電力の大きな電界
効果トランジスタを含んだ半導体装置を提供することを
目的としている。
問題点を解決するための手段
本発明は上記問題点を解決するだめ、エピタキシャル層
の主面に形成された電界効果トランジスタの活性領域の
外側に位置する周辺部の絶縁膜領域に、半導体基板に達
する深さの溝を形成し、この溝を介して電界効果トラン
ジスタのソースあるいはゲートと半導体基板とを電極に
より相互に接続するものである。
の主面に形成された電界効果トランジスタの活性領域の
外側に位置する周辺部の絶縁膜領域に、半導体基板に達
する深さの溝を形成し、この溝を介して電界効果トラン
ジスタのソースあるいはゲートと半導体基板とを電極に
より相互に接続するものである。
作 用
本発明は上記した構成により、ソース・ゲート・ドレイ
ンの繰り返しピッチを縮小でき、単位面積当りのゲート
幅が長くなシ、電力密度及び出力電力を増加させること
ができる。また、本発明の構造によれば、ＦＥＴとＶ溝
は異なる位置に形成されるので、ＦＥＴ自体の構造は何
ら制限を受けず、■溝の側面やエピタキシャル層の表面
に高不純物濃度領域を設けることができ、ソース側の抵
抗分を下げることができる。
ンの繰り返しピッチを縮小でき、単位面積当りのゲート
幅が長くなシ、電力密度及び出力電力を増加させること
ができる。また、本発明の構造によれば、ＦＥＴとＶ溝
は異なる位置に形成されるので、ＦＥＴ自体の構造は何
ら制限を受けず、■溝の側面やエピタキシャル層の表面
に高不純物濃度領域を設けることができ、ソース側の抵
抗分を下げることができる。
実施例
第１図は本発明の半導体装置の一実施例を示す断面図で
ある。第１図において、第３図と等価な構成部分には同
一の参照番号及び記号を付して説明を省略する。第１図
に示した本発明の一実施例は、２重拡散型のＭＯＳＦＥ
Ｔである。Ｐ型チャンネル形成領域１１とソース領域７
は、ゲート電極５に高融点金属又は高融点金属シリサイ
ドを用い、ゲート電極５の端部からの２重拡散によって
形成される。ドリフト領域１２は空乏層を広げやすくし
高耐圧化するだめの領域で、この領域中にドレイン領域
６が形成される。
ある。第１図において、第３図と等価な構成部分には同
一の参照番号及び記号を付して説明を省略する。第１図
に示した本発明の一実施例は、２重拡散型のＭＯＳＦＥ
Ｔである。Ｐ型チャンネル形成領域１１とソース領域７
は、ゲート電極５に高融点金属又は高融点金属シリサイ
ドを用い、ゲート電極５の端部からの２重拡散によって
形成される。ドリフト領域１２は空乏層を広げやすくし
高耐圧化するだめの領域で、この領域中にドレイン領域
６が形成される。
本実施例において、Ｐ＋型半導体基板１に達する深さの
Ｖ溝８は、ＭＯＳＦＥＴの活性領域の外側に位置する周
辺部のフィールド酸化膜３の領域に形成される。■溝８
の側面及び底面と、ＭＯＳＦＥＴのソース領域７をソー
ス電極９で相互に接続することにより、戸型半導体基板
１とソース領域７を低抵抗で接続できる。■溝８を、Ｍ
ＯＳＦＥＴの活性領域内に形成しないので、ソース・ゲ
ート・ドレインの繰り返しピッチを縮小することが容易
で集積化し易く、単位面積当りのゲート幅を増加させ出
力電力を大きくできる。例えば６μｍの厚みのＰ型エピ
タキシャル層２に■溝を形成する場合、■溝の表面の開
口部は、約１ｏμｍの幅を必要とする。ＭＯＳＦＥＴの
活性領域にＶ溝を設けない本実施例においてはこの寸法
分のピッチを縮めることができる。■溝の形成方法は、
エチレンジアミンとピロカテコールと水の混合液又はＫ
ＯＨ系の異方性エツチングを用いれば良い。
Ｖ溝８は、ＭＯＳＦＥＴの活性領域の外側に位置する周
辺部のフィールド酸化膜３の領域に形成される。■溝８
の側面及び底面と、ＭＯＳＦＥＴのソース領域７をソー
ス電極９で相互に接続することにより、戸型半導体基板
１とソース領域７を低抵抗で接続できる。■溝８を、Ｍ
ＯＳＦＥＴの活性領域内に形成しないので、ソース・ゲ
ート・ドレインの繰り返しピッチを縮小することが容易
で集積化し易く、単位面積当りのゲート幅を増加させ出
力電力を大きくできる。例えば６μｍの厚みのＰ型エピ
タキシャル層２に■溝を形成する場合、■溝の表面の開
口部は、約１ｏμｍの幅を必要とする。ＭＯＳＦＥＴの
活性領域にＶ溝を設けない本実施例においてはこの寸法
分のピッチを縮めることができる。■溝の形成方法は、
エチレンジアミンとピロカテコールと水の混合液又はＫ
ＯＨ系の異方性エツチングを用いれば良い。
また、本実施例によればＭＯＳＦＥＴの活性領域とＶ溝
の位置が分離されているので、■溝の側面に高濃度層を
形成して抵抗成分を下げても、ＭＯＳＦＥＴの構造には
何ら影響を及ぼすことがない。第２図は本実施例のＶ溝
８の部分の断１面図で、■溝８の側面部分にＰ 型の側
面高濃度領域１３及びＭＯＳＦＥＴの活性領域を除くＰ
型エピタキシャル層２０表面に表面高濃度領域１４を設
けたもので、この様な構成とすることによりさらにソー
ス側の抵抗分を下げることができる。
の位置が分離されているので、■溝の側面に高濃度層を
形成して抵抗成分を下げても、ＭＯＳＦＥＴの構造には
何ら影響を及ぼすことがない。第２図は本実施例のＶ溝
８の部分の断１面図で、■溝８の側面部分にＰ 型の側
面高濃度領域１３及びＭＯＳＦＥＴの活性領域を除くＰ
型エピタキシャル層２０表面に表面高濃度領域１４を設
けたもので、この様な構成とすることによりさらにソー
ス側の抵抗分を下げることができる。
なお、本発明は上記実施例に限定されず、２重拡散型の
ＭＯＳＦＥＴでなく通常のラテラル構造のＭＯＳＦＥＴ
においても、ＭＯＳＦＥＴの活性領域外に設けた■溝を
介してソースと半導体基板を接続することができる。ま
た、基板をゲートとする接合型ＦＥＴに本発明の構造を
用いれば、ゲート抵抗を下げることができるので、ノイ
ズ等を低減させることもできる。本発明の一実施例とし
て、ＮチャンネルのＦＥＴを例に取り説明を加えたが、
ＰチャンネルのＦＥＴに応用しても同様の効果が得られ
ることは言うまでもない。
ＭＯＳＦＥＴでなく通常のラテラル構造のＭＯＳＦＥＴ
においても、ＭＯＳＦＥＴの活性領域外に設けた■溝を
介してソースと半導体基板を接続することができる。ま
た、基板をゲートとする接合型ＦＥＴに本発明の構造を
用いれば、ゲート抵抗を下げることができるので、ノイ
ズ等を低減させることもできる。本発明の一実施例とし
て、ＮチャンネルのＦＥＴを例に取り説明を加えたが、
ＰチャンネルのＦＥＴに応用しても同様の効果が得られ
ることは言うまでもない。
発明の効果
以上のように、本発明によれば次の効果を得ることがで
きる〇 （１）半導体基板に達する深さの溝を、ＦＥＴの活性領
域の外側に位置する周辺部の絶縁膜領域に設けたことに
より、ＦＥＴのソース・ゲート・ドレインの繰り返しピ
ッチを縮め集積化できる。
きる〇 （１）半導体基板に達する深さの溝を、ＦＥＴの活性領
域の外側に位置する周辺部の絶縁膜領域に設けたことに
より、ＦＥＴのソース・ゲート・ドレインの繰り返しピ
ッチを縮め集積化できる。
従って、単位面積当りのゲート幅が長くなり、電力密度
及び出力電力を大きくすることができる０ （２）■溝の形成によりＦＥＴの構造が影響を受けるこ
とがない。従って、■溝の側面及びＭＯＳＦＥＴの活性
領域外のエピタキシャル層の表面を高濃度化することで
さらに抵抗分を下げることができる。
及び出力電力を大きくすることができる０ （２）■溝の形成によりＦＥＴの構造が影響を受けるこ
とがない。従って、■溝の側面及びＭＯＳＦＥＴの活性
領域外のエピタキシャル層の表面を高濃度化することで
さらに抵抗分を下げることができる。
第１図及び第２図は本発明の一実施例における半導体装
置の断面図、第３図は従来の半導体装置の断面図である
。 １・・・・・・Ｐ＋型半導体基板、２・・・・・・Ｐ型
エピタキシャル層、３・・・・・・フィールド酸化膜、
７・・・・・・ソース領域、８・・・・・・■溝、９・
・・・・・ソース電極、１３・・・・・・側面高濃度領
域、１４・・・・・・表面高濃度領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図
置の断面図、第３図は従来の半導体装置の断面図である
。 １・・・・・・Ｐ＋型半導体基板、２・・・・・・Ｐ型
エピタキシャル層、３・・・・・・フィールド酸化膜、
７・・・・・・ソース領域、８・・・・・・■溝、９・
・・・・・ソース電極、１３・・・・・・側面高濃度領
域、１４・・・・・・表面高濃度領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図
Claims (3)
- （１）一導電型の半導体基板と、この半導体基板上に形
成され半導体基板と同一導電型で、半導体基板より低不
純物濃度のエピタキシャル層と、前記エピタキシャル層
の主面に形成された電界効果トランジスタと、この電界
効果トランジスタの活性領域外の周辺部絶縁膜領域に位
置し半導体基板に達する深さの溝を備え、電界効果トラ
ンジスタのソースあるいはゲートと半導体基板とを前記
溝を介して金属電極により相互に接続したことを特徴と
する半導体装置。 - （２）溝の側面部に一導電型でエピタキシャル層より高
い不純物濃度の第１高濃度領域を有していることを特徴
とする特許請求の範囲第１項記載の半導体装置。 - （３）電界効果トランジスタの活性領域を除くエピタキ
シャル層主面の周辺部全域に、エピタキシャル層より高
い不純物濃度で一導電型の第２高濃度領域が形成されて
おり、溝の側面部の第１高濃度領域と連接していること
を特徴とする特許請求の範囲第２項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60013705A JPS61172371A (ja) | 1985-01-28 | 1985-01-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60013705A JPS61172371A (ja) | 1985-01-28 | 1985-01-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61172371A true JPS61172371A (ja) | 1986-08-04 |
Family
ID=11840625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60013705A Pending JPS61172371A (ja) | 1985-01-28 | 1985-01-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61172371A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998011609A1 (en) | 1996-09-10 | 1998-03-19 | Spectrian, Inc. | Lateral dmos transistor for rf/mircrowave applications |
| US5869875A (en) * | 1997-06-10 | 1999-02-09 | Spectrian | Lateral diffused MOS transistor with trench source contact |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5889865A (ja) * | 1981-11-24 | 1983-05-28 | Hitachi Ltd | 絶縁ゲ−ト型半導体装置及びその製造法 |
-
1985
- 1985-01-28 JP JP60013705A patent/JPS61172371A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5889865A (ja) * | 1981-11-24 | 1983-05-28 | Hitachi Ltd | 絶縁ゲ−ト型半導体装置及びその製造法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998011609A1 (en) | 1996-09-10 | 1998-03-19 | Spectrian, Inc. | Lateral dmos transistor for rf/mircrowave applications |
| US5821144A (en) * | 1996-09-10 | 1998-10-13 | Spectrian, Inc. | Lateral DMOS transistor for RF/microwave applications |
| US5869875A (en) * | 1997-06-10 | 1999-02-09 | Spectrian | Lateral diffused MOS transistor with trench source contact |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3291957B2 (ja) | 縦型トレンチｍｉｓｆｅｔおよびその製造方法 | |
| JP3581447B2 (ja) | 高耐圧半導体装置 | |
| US5057884A (en) | Semiconductor device having a structure which makes parasitic transistor hard to operate | |
| US6700156B2 (en) | Insulated gate semiconductor device | |
| JPH05226661A (ja) | 半導体装置及びその製造方法 | |
| JPS63296282A (ja) | 半導体装置 | |
| JP3219045B2 (ja) | 縦型ｍｉｓｆｅｔの製造方法 | |
| JPH04251983A (ja) | 半導体装置 | |
| JPH0621468A (ja) | 絶縁ゲート型半導体装置 | |
| JPH0334466A (ja) | 縦形二重拡散ｍｏｓｆｅｔ | |
| JP2006303323A (ja) | 半導体装置およびその製造方法 | |
| JPS63266882A (ja) | 縦型絶縁ゲ−ト電界効果トランジスタ | |
| JPH1197689A (ja) | 半導体装置 | |
| JP2003017695A (ja) | 半導体装置 | |
| JPS61172371A (ja) | 半導体装置 | |
| JPH09181304A (ja) | 半導体装置及びその製造方法 | |
| JP2689874B2 (ja) | 高耐圧ｍｏｓトランジスタ | |
| JP3204752B2 (ja) | 半導体装置 | |
| JPS63254769A (ja) | 縦型絶縁ゲ−ト電界効果トランジスタ | |
| JPH09199721A (ja) | 電界効果トランジスタ | |
| JPH051083Y2 (ja) | ||
| JPH0251279A (ja) | 縦型電界効果トランジスタ | |
| JP3017838B2 (ja) | 半導体装置およびその製造方法 | |
| JPS63177566A (ja) | 電界効果トランジスタ | |
| JPS61276252A (ja) | Ｃｍｏｓ半導体装置 |