JPH0654798B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH0654798B2 JPH0654798B2 JP60046399A JP4639985A JPH0654798B2 JP H0654798 B2 JPH0654798 B2 JP H0654798B2 JP 60046399 A JP60046399 A JP 60046399A JP 4639985 A JP4639985 A JP 4639985A JP H0654798 B2 JPH0654798 B2 JP H0654798B2
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- 239000004065 semiconductor Substances 0.000 title claims description 35
- 238000000034 method Methods 0.000 title claims description 18
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000012535 impurity Substances 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 10
- 238000002347 injection Methods 0.000 claims description 5
- 239000007924 injection Substances 0.000 claims description 5
- 230000002093 peripheral effect Effects 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 description 15
- 238000002955 isolation Methods 0.000 description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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Description
【発明の詳細な説明】 （産業上の利用分野） この発明は、高集積かつ高性能なバイポーラ型の半導体
集積回路装置の製造方法に関する。
集積回路装置の製造方法に関する。
（従来の技術） 第２図は特願昭５８−１０４２６０号公報により開示さ
れたバイポーラ型半導体集積回路装置の断面構造図であ
り、１はＰ−型シリコン基板、２はＮ＋型埋込層、３は
素子分離シリコン酸化膜である。
れたバイポーラ型半導体集積回路装置の断面構造図であ
り、１はＰ−型シリコン基板、２はＮ＋型埋込層、３は
素子分離シリコン酸化膜である。
ここでＮ＋型埋込層２上には、Ｎ−型エピタキシヤル層
４、Ｐ型層５が形成されており、このＰ型層５には、Ｎ
型層６が形成されている。
４、Ｐ型層５が形成されており、このＰ型層５には、Ｎ
型層６が形成されている。
Ｐ型層６には、Ｐ＋型層７とＮ＋型層８が形成されてお
り、Ｎ型層６はベース、Ｐ型層５はコレクタ、Ｐ＋型層
７はエミツタとするＰＮＰトランジスタが形成されてい
る。
り、Ｎ型層６はベース、Ｐ型層５はコレクタ、Ｐ＋型層
７はエミツタとするＰＮＰトランジスタが形成されてい
る。
また、Ｎ型層６をエミツタ、Ｐ型層５をベース、Ｎ＋型
埋込層２をコレクタとするＮＰＮトランジスタが形成さ
れており、これらのＰＮＰトランジスタとＮＰＮトラン
ジスタが分離酸化膜３によつて周囲を画定されたシリコ
ン島領域内に併合形成され、独立したゲートを構成して
いる。
埋込層２をコレクタとするＮＰＮトランジスタが形成さ
れており、これらのＰＮＰトランジスタとＮＰＮトラン
ジスタが分離酸化膜３によつて周囲を画定されたシリコ
ン島領域内に併合形成され、独立したゲートを構成して
いる。
第３図は上記ゲートの等価回路であり、Q1,Q2は各々上
記ＰＮＰトランジスタおよびＮＰＮトランジスタであ
る。また、第２図および第３図において、Ｖは0.7〜0.9
Ｖの電源電極、Ｇは接地電極、Ｉは入力電極、O1,O2,O3
は出力電極であり、O1,O2,O3はＮ−エピタキシヤル層４
との界面にシヨツトキバリヤダイオード（以下ＳＢＤと
呼ぶ）D1,D2,D3を構成し、互いに分離されている。
記ＰＮＰトランジスタおよびＮＰＮトランジスタであ
る。また、第２図および第３図において、Ｖは0.7〜0.9
Ｖの電源電極、Ｇは接地電極、Ｉは入力電極、O1,O2,O3
は出力電極であり、O1,O2,O3はＮ−エピタキシヤル層４
との界面にシヨツトキバリヤダイオード（以下ＳＢＤと
呼ぶ）D1,D2,D3を構成し、互いに分離されている。
上記ゲートの動作は第３図の等価回路から明らかなよう
に、集積注入論理（Integrated Injection Logic：以下
Ｉ２Ｌと呼ぶ）とほぼ同等であり、複数のゲートの出力
を互いに結線して、次段ゲートの入力とするワイヤード
アンド（Wired AND）によつて論理を構成する飽和型デ
ジタル論理ゲートである。
に、集積注入論理（Integrated Injection Logic：以下
Ｉ２Ｌと呼ぶ）とほぼ同等であり、複数のゲートの出力
を互いに結線して、次段ゲートの入力とするワイヤード
アンド（Wired AND）によつて論理を構成する飽和型デ
ジタル論理ゲートである。
なお、第２図のＮ＋型層８は、接地電極ＧをＮ型層６と
オーミツク性接続するために設けられたもので、Ｎ型層
６の不純物濃度が十分に高い場合には不要となる。
オーミツク性接続するために設けられたもので、Ｎ型層
６の不純物濃度が十分に高い場合には不要となる。
通常のＩ２Ｌにおいては、ＰＮＰトランジスタQ1を横型
（ラテラル）トランジスタ、ＮＰＮトランジスタQ2を倒
立動作縦型（バーテイカル）トランジスタで構成するた
め、両トランジスタの特性が不十分であるのに対し、第
２図に示す構造では、ＰＮＰトランジスタQ1、ＮＰＮト
ランジスタQ2をともに順方向動作の縦型トランジスタで
構成しているため無効電力が少く、高速動作に適した構
造になつている。
（ラテラル）トランジスタ、ＮＰＮトランジスタQ2を倒
立動作縦型（バーテイカル）トランジスタで構成するた
め、両トランジスタの特性が不十分であるのに対し、第
２図に示す構造では、ＰＮＰトランジスタQ1、ＮＰＮト
ランジスタQ2をともに順方向動作の縦型トランジスタで
構成しているため無効電力が少く、高速動作に適した構
造になつている。
したがつて、Ｉ２Ｌと同等の高集積性を保ち、Ｉ２Ｌよ
りも高速に動作する集積回路装置を実現させ得る構造で
ある。
りも高速に動作する集積回路装置を実現させ得る構造で
ある。
（発明が解決しようとする問題点） しかしながら、既存の技術によつて、上記構造を形成す
るには、Ｐ型層５、Ｎ型層６、Ｐ＋型層７を順次拡散形
成する３重拡散トランジスタをＰＮＰトランジスタQ1と
して用いる必要があつた。
るには、Ｐ型層５、Ｎ型層６、Ｐ＋型層７を順次拡散形
成する３重拡散トランジスタをＰＮＰトランジスタQ1と
して用いる必要があつた。
しかし、一般に高性能のトランジスタを３重拡散によつ
て得ることは極めて困難であり、再現性にも乏しいとい
う欠点がある。
て得ることは極めて困難であり、再現性にも乏しいとい
う欠点がある。
また、Ｐ型層５は低濃度に形成することが必要なため、
ＮＰＮトランジスタQ2のベース抵抗が大きくなり、高速
動作を阻害し、さらに横方向注入による無効電力が大き
く、高い電流増幅率を得ることが困難となる。
ＮＰＮトランジスタQ2のベース抵抗が大きくなり、高速
動作を阻害し、さらに横方向注入による無効電力が大き
く、高い電流増幅率を得ることが困難となる。
この問題点を回避するためには、ＮＰＮトランジスタの
不活性ベースを高濃度化する新たな写真蝕刻工程と拡散
工程が要求され、工程の複雑化を招く欠点がある。
不活性ベースを高濃度化する新たな写真蝕刻工程と拡散
工程が要求され、工程の複雑化を招く欠点がある。
この発明は、前記従来技術がもつている問題点のうち、
３重拡散による高性能トランジスタの製造の困難性と、
高速動作の阻害と高電流増幅率を得ることの困難性と、
工程の複雑化という点について解決した半導体集積回路
装置の製造方法を提供するものである。
３重拡散による高性能トランジスタの製造の困難性と、
高速動作の阻害と高電流増幅率を得ることの困難性と、
工程の複雑化という点について解決した半導体集積回路
装置の製造方法を提供するものである。
（問題点を解決するための手段） この発明は、半導体集積回路装置の製造方法において、
表面に高濃度の第２導電型の第１領域を有する第１導電
型の半導体基板を準備する工程と、この第１領域の一部
である第２領域に第１導電型の不純物を導入する工程
と、この後、前記半導体基板の表面に、低濃度の第２導
電型半導体層を形成する工程と、この半導体層表面の前
記第２領域の周辺部に対応する領域に選択的に第１導電
型の不純物を導入すると共に、前記第２領域に導入され
た第１導電型の不純物を前記半導体層に拡散させて第１
導電型の第３領域を形成し、前記周辺部を除く前記第２
領域に対応する半導体層を前記第３領域で囲まれた第２
導電型の第４領域とする工程と、この第４領域表面に高
濃度第１導電型領域である第５領域および高濃度第２導
電型領域である第６領域を形成する工程と、前記第３、
第５および第６領域ならびに前記第３領域に接する前記
低濃度の第２導電型半導体層の表面に電極を形成するこ
とにより前記第３ないし第６の領域で第１のバイポーラ
トランジスタを形成し、前記第３、第４および第６領域
ならびに前記第３領域に接する低濃度の第２導電型半導
体層とで第２のバイポーラトランジスタを形成する工程
とを導入したものである。
表面に高濃度の第２導電型の第１領域を有する第１導電
型の半導体基板を準備する工程と、この第１領域の一部
である第２領域に第１導電型の不純物を導入する工程
と、この後、前記半導体基板の表面に、低濃度の第２導
電型半導体層を形成する工程と、この半導体層表面の前
記第２領域の周辺部に対応する領域に選択的に第１導電
型の不純物を導入すると共に、前記第２領域に導入され
た第１導電型の不純物を前記半導体層に拡散させて第１
導電型の第３領域を形成し、前記周辺部を除く前記第２
領域に対応する半導体層を前記第３領域で囲まれた第２
導電型の第４領域とする工程と、この第４領域表面に高
濃度第１導電型領域である第５領域および高濃度第２導
電型領域である第６領域を形成する工程と、前記第３、
第５および第６領域ならびに前記第３領域に接する前記
低濃度の第２導電型半導体層の表面に電極を形成するこ
とにより前記第３ないし第６の領域で第１のバイポーラ
トランジスタを形成し、前記第３、第４および第６領域
ならびに前記第３領域に接する低濃度の第２導電型半導
体層とで第２のバイポーラトランジスタを形成する工程
とを導入したものである。
（作用） この発明によれば、半導体集積回路装置の製造方法に以
上のような工程を導入したので、第１領域から第１導電
型の高濃度の第３領域の表面側領域を拡散で形成され、
そのイオン注入ドーズ量により、ＰＮＰトランジスタの
電流利得をそのエミツタの拡散深さにより独立に制御で
きかつ第３領域の底部側領域の低抵抗により第３領域の
表面側領域の横方向への無効電流注入を抑制するように
作用し、したがつて、前記問題点を除去できる。
上のような工程を導入したので、第１領域から第１導電
型の高濃度の第３領域の表面側領域を拡散で形成され、
そのイオン注入ドーズ量により、ＰＮＰトランジスタの
電流利得をそのエミツタの拡散深さにより独立に制御で
きかつ第３領域の底部側領域の低抵抗により第３領域の
表面側領域の横方向への無効電流注入を抑制するように
作用し、したがつて、前記問題点を除去できる。
（実施例） 以下、この発明の半導体集積回路装置の製造方法の実施
例について図面に基づき説明する。第１図(A)ないし第
１図(E)はその一実施例の工程説明図である。この第１
図(A)〜第１図(E)において、第２図と同一部分には同一
符号を付して説明する。
例について図面に基づき説明する。第１図(A)ないし第
１図(E)はその一実施例の工程説明図である。この第１
図(A)〜第１図(E)において、第２図と同一部分には同一
符号を付して説明する。
まず第１図(A)のように、半導体基体としてのＰ−型シ
リコン基板１にＮ＋型埋込拡散層２を形成したのち、表
面に薄いシリコン酸化膜１０を形成し、レジスト１１を
マスクとして、硼素をイオン注入し、不活性雰囲気中で
アニールする。
リコン基板１にＮ＋型埋込拡散層２を形成したのち、表
面に薄いシリコン酸化膜１０を形成し、レジスト１１を
マスクとして、硼素をイオン注入し、不活性雰囲気中で
アニールする。
Ｎ＋型埋込拡散層２の形成にはエピタキシヤル工程での
オートドープの少いアンチモンを不純物として用いるの
が適当であり、表面濃度は１０19〜１０20cm-3程度、層
抵抗は５０Ω／□以下、好ましくは２０〜３０Ω／□程
度が好適である。
オートドープの少いアンチモンを不純物として用いるの
が適当であり、表面濃度は１０19〜１０20cm-3程度、層
抵抗は５０Ω／□以下、好ましくは２０〜３０Ω／□程
度が好適である。
また、硼素のドーズ量は１×１０13〜５×１０13程度が
適当であり、素子分離を完全にするためのチヤンネルス
トツプ層（図示していない）を兼ねることができる。な
お、イオン注入のマスクとしては、厚い酸化膜若しくは
その他の材料としてもよい。
適当であり、素子分離を完全にするためのチヤンネルス
トツプ層（図示していない）を兼ねることができる。な
お、イオン注入のマスクとしては、厚い酸化膜若しくは
その他の材料としてもよい。
次いで、第１図(B)のように、不純物濃度１０16cm-3前
後、厚さ２〜３μｍのＮ型エピタキシヤル層４を形成
し、公知の方法によつて素子分離シリコン酸化膜３によ
り分離を行なう。その後、素子領域表面に酸化膜を形成
し、不活性Ｐ型層形成用の開口を行なう。
後、厚さ２〜３μｍのＮ型エピタキシヤル層４を形成
し、公知の方法によつて素子分離シリコン酸化膜３によ
り分離を行なう。その後、素子領域表面に酸化膜を形成
し、不活性Ｐ型層形成用の開口を行なう。
この時点では、破線で示した領域にイオン注入されてい
る硼素は通例高濃度のＮ＋型埋込層２に埋没しており、
まだ活性Ｐ型層は形成されていない。
る硼素は通例高濃度のＮ＋型埋込層２に埋没しており、
まだ活性Ｐ型層は形成されていない。
次に、第１図(C)のように、複数の島領域に分割する素
子分離を行うために、不活性Ｐ型層５１をＮ型エピタキ
シヤル層４に拡散形成し、ＰＮＰトランジスタのエミツ
タ用の開口を行なう。不活性Ｐ型層５１は表面濃度１０
19〜１０20cm-3程度の高濃度に形成され、その熱処理に
よつて、埋込拡散層２内に含まれていた硼素が上方拡散
して活性Ｐ型層５２を形成し、不活性Ｐ型層５１と接続
して、Ｎ型層６をエピタキシヤル層４から分離する。
子分離を行うために、不活性Ｐ型層５１をＮ型エピタキ
シヤル層４に拡散形成し、ＰＮＰトランジスタのエミツ
タ用の開口を行なう。不活性Ｐ型層５１は表面濃度１０
19〜１０20cm-3程度の高濃度に形成され、その熱処理に
よつて、埋込拡散層２内に含まれていた硼素が上方拡散
して活性Ｐ型層５２を形成し、不活性Ｐ型層５１と接続
して、Ｎ型層６をエピタキシヤル層４から分離する。
次に、第１図(D)に示すように、ＰＮＰトランジスタの
エミツタとなるＰ＋型層７を拡散形成し、Ｎ型層６のオ
ーミツクコンタクト用Ｎ＋層の開口を行う。このＰ＋型
層７の拡散深さによつて、ＰＮＰトランジスタの電流利
得が制御される。
エミツタとなるＰ＋型層７を拡散形成し、Ｎ型層６のオ
ーミツクコンタクト用Ｎ＋層の開口を行う。このＰ＋型
層７の拡散深さによつて、ＰＮＰトランジスタの電流利
得が制御される。
引続き、第１図(E)のようにＮ＋型層８を拡散形成し、
通常のコンタクトホール開口、金属配線工程を経て、第
２図に示したのと同様の半導体集積回路装置が完成され
る。
通常のコンタクトホール開口、金属配線工程を経て、第
２図に示したのと同様の半導体集積回路装置が完成され
る。
このように、この発明の実施例の製造方法によれば、Ｎ
ＰＮトランジスタの電流利得は硼素のイオン注入ドーズ
量により、またＰＮＰトランジスタの電流利得はＰ＋型
層７の拡散深さにより、それぞれ独立に制御できるので
再現性よく高利得を得ることが可能となる。
ＰＮトランジスタの電流利得は硼素のイオン注入ドーズ
量により、またＰＮＰトランジスタの電流利得はＰ＋型
層７の拡散深さにより、それぞれ独立に制御できるので
再現性よく高利得を得ることが可能となる。
また、Ｐ型層は活性Ｐ型層５２と不活性Ｐ型層５１の二
つの部分より成り、ＮＰＮトランジスタの活性ベースと
なる活性Ｐ型層５２を取りまくＮＰＮトランジスタのベ
ース抵抗は著しく減少し、また、横方向への無効電流注
入が大幅に抑制され、スイツチング周波数が改善され、
高速動作が可能となる。
つの部分より成り、ＮＰＮトランジスタの活性ベースと
なる活性Ｐ型層５２を取りまくＮＰＮトランジスタのベ
ース抵抗は著しく減少し、また、横方向への無効電流注
入が大幅に抑制され、スイツチング周波数が改善され、
高速動作が可能となる。
既に述べたように、第２図に示す半導体集積回路装置は
Ｉ２Ｌと同じ動作をする。通常のＩ２ＬではＰＮＰトラ
ンジスタのエミツタ接地電流利得は１〜４程度であるの
に対し、この発明の製造方法により得られる半導体集積
回路装置においては、１００以上とすることも容易であ
り、無効電力が減少し、かつ論理振幅がＳＢＤによつて
ほぼ半減するため、低消費電力性が著しく向上する。
Ｉ２Ｌと同じ動作をする。通常のＩ２ＬではＰＮＰトラ
ンジスタのエミツタ接地電流利得は１〜４程度であるの
に対し、この発明の製造方法により得られる半導体集積
回路装置においては、１００以上とすることも容易であ
り、無効電力が減少し、かつ論理振幅がＳＢＤによつて
ほぼ半減するため、低消費電力性が著しく向上する。
一方、Ｉ２ＬのＮＰＮトランジスタは、複数のコレクタ
を持つ場合、電流利得は１０以下、通例５以下であり、
遮断周波数も５０MHz程度と低いが、この発明によつて
得られる半導体集積回路装置においては、１００以上の
利得１GHz前後の遮断周波数が容易に得られるため、著
しく高速性、負荷駆動能力が向上する。
を持つ場合、電流利得は１０以下、通例５以下であり、
遮断周波数も５０MHz程度と低いが、この発明によつて
得られる半導体集積回路装置においては、１００以上の
利得１GHz前後の遮断周波数が容易に得られるため、著
しく高速性、負荷駆動能力が向上する。
また、従来の３重拡散法と比較して、この発明の製造方
法では素子分離のチヤンネルガツト層形成と同時に活性
Ｐ型層５２を形成することができるため、実質的に写真
蝕刻工程および拡散工程が各１回減少し、工程が短縮さ
れる利点がある。
法では素子分離のチヤンネルガツト層形成と同時に活性
Ｐ型層５２を形成することができるため、実質的に写真
蝕刻工程および拡散工程が各１回減少し、工程が短縮さ
れる利点がある。
さらに、この発明の製造方法により、Ｐ＋型層７および
Ｎ＋型層８を用いて通常のバイポーラトランジスタを同
一基板上に形成することが可能であり、高利得のＰＮＰ
トランジスタや抵抗素子が形成できることは言うまでも
ない。
Ｎ＋型層８を用いて通常のバイポーラトランジスタを同
一基板上に形成することが可能であり、高利得のＰＮＰ
トランジスタや抵抗素子が形成できることは言うまでも
ない。
したがつて、この発明の製造方法により得られる第２図
に示されるような半導体集積回路装置は、デジタル・ア
ナログ回路混載型などに代表される複合集積回路装置に
適し、特に、その動作がＩ２Ｌと同じであることから、
従来Ｉ２Ｌによつて製造されていた製品群に広範な応用
分野がある。
に示されるような半導体集積回路装置は、デジタル・ア
ナログ回路混載型などに代表される複合集積回路装置に
適し、特に、その動作がＩ２Ｌと同じであることから、
従来Ｉ２Ｌによつて製造されていた製品群に広範な応用
分野がある。
（発明の効果） 以上詳細に説明したように、この発明によれば、第１導
電型の半導体基体上の第２導電型の第１の領域に第１導
電型の不純物を導入して、その上に第２導電型のエピタ
キシヤル層を成長させ、エピタキシヤル層の一部の底面
に第１導電型の不純物を上方拡散させた領域を形成する
とともに、この領域の側面にエピタキシヤル層の表面か
ら拡散させた第１導電型の領域を形成して両領域から成
る第３領域とし、島領域のエピタキシヤル層を第３領域
によつて側面と底面を画定するようにしたので、以下に
列挙するごとき効果を奏する。
電型の半導体基体上の第２導電型の第１の領域に第１導
電型の不純物を導入して、その上に第２導電型のエピタ
キシヤル層を成長させ、エピタキシヤル層の一部の底面
に第１導電型の不純物を上方拡散させた領域を形成する
とともに、この領域の側面にエピタキシヤル層の表面か
ら拡散させた第１導電型の領域を形成して両領域から成
る第３領域とし、島領域のエピタキシヤル層を第３領域
によつて側面と底面を画定するようにしたので、以下に
列挙するごとき効果を奏する。
(1)再現性よく高利得が得られる。
(2)高速動作が可能となるとともに負荷駆動能力が向上
する。
する。
(3)低消費電力性が著しく向上する。
(4)工程が短縮される。
第１図(A)ないし第１図(E)はこの発明の半導体集積回路
装置の製造方法の一実施例の工程説明図、第２図は従来
の半導体集積回路装置の断面図、第３図は第２図の半導
体集積回路装置の等価回路図である。 １……Ｐ−型シリコン基板、２……Ｎ＋型埋込拡散層、
３……素子分離シリコン酸化膜、４……Ｎ型エピタキシ
ヤル層、５１……不活性Ｐ型層、５２……活性Ｐ型層、
６……Ｎ型層、７……Ｐ＋型層、８……Ｎ＋型層。
装置の製造方法の一実施例の工程説明図、第２図は従来
の半導体集積回路装置の断面図、第３図は第２図の半導
体集積回路装置の等価回路図である。 １……Ｐ−型シリコン基板、２……Ｎ＋型埋込拡散層、
３……素子分離シリコン酸化膜、４……Ｎ型エピタキシ
ヤル層、５１……不活性Ｐ型層、５２……活性Ｐ型層、
６……Ｎ型層、７……Ｐ＋型層、８……Ｎ＋型層。
Claims (2)
- 【請求項１】表面に高濃度の第２導電型の第１領域を有
する第１導電型の半導体基板を準備する工程と、 この第１領域の一部である第２領域に第１導電型の不純
物を導入する工程と、 この後、前記半導体基板の表面に、低濃度の第２導電型
半導体層を形成する工程と、 この半導体層表面の前記第２領域の周辺部に対応する領
域に選択的に第１導電型の不純物を導入すると共に、前
記第２領域に導入された第１導電型の不純物を前記半導
体層に拡散させて第１導電型の第３領域を形成し、前記
周辺部を除く前記第２領域に対応する半導体層を前記第
３図領域で囲まれた第２導電型の第４領域とする工程
と、 この第４領域表面に高濃度第１導電型領域である第５領
域および高濃度第２導電型領域である第６領域を形成す
る工程と、 前記第３、第５および第６領域ならびに前記第３領域に
接する前記低濃度の第２導電型半導体層の表面に電極を
形成することにより前記第３ないし第６の領域で第１の
バイポーラトランジスタを形成し、前記第３、第４およ
び第６領域ならびに前記第３領域に接する低濃度の第２
導電型半導体層とで第２のバイポーラトランジスタを形
成する工程とを有することを特徴とする半導体集積回路
の製造方法。 - 【請求項２】前記第３領域に接する低濃度の第２導電型
半導体層の表面には複数の電極を形成し、集積注入論理
回路を形成することを特徴とする特許請求の範囲第１項
記載の半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60046399A JPH0654798B2 (ja) | 1985-03-11 | 1985-03-11 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60046399A JPH0654798B2 (ja) | 1985-03-11 | 1985-03-11 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61206251A JPS61206251A (ja) | 1986-09-12 |
| JPH0654798B2 true JPH0654798B2 (ja) | 1994-07-20 |
Family
ID=12746072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60046399A Expired - Lifetime JPH0654798B2 (ja) | 1985-03-11 | 1985-03-11 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0654798B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6775906B1 (en) | 2000-10-20 | 2004-08-17 | Silverbrook Research Pty Ltd | Method of manufacturing an integrated circuit carrier |
-
1985
- 1985-03-11 JP JP60046399A patent/JPH0654798B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61206251A (ja) | 1986-09-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |