JPH01109769A - 半導体装置 - Google Patents
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- JPH01109769A JPH01109769A JP26842987A JP26842987A JPH01109769A JP H01109769 A JPH01109769 A JP H01109769A JP 26842987 A JP26842987 A JP 26842987A JP 26842987 A JP26842987 A JP 26842987A JP H01109769 A JPH01109769 A JP H01109769A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は、スイッチングを行う半導体装置に係り、特
にターンオフ特性の向上に関するものである。
にターンオフ特性の向上に関するものである。
第５図は従来の絶縁ゲート・バイポーラ・トランジスタ
の構造を示す断面図である。
の構造を示す断面図である。
この図において、１は低濃度のｎ型不純物を含む第２の
半導体領域としてのｎ−型半導体領域、２は中濃度のｐ
型不純物を含むｐ型半導体領域、３は高濃度のｎ型不純
物を含むｎ＋型半導体領域、４は絶縁膜、５はゲート電
極、６はエミッタ電極、７はコレクタ電極、８はＩ＆ｉ
ｍ度のｎ型不純物を含む第３の半導体領域としてのｎ
４’型型半体領域、９は高濃度のｐ型不純物を含む第１
の半導体領域としてのｐ＋型半導体領域である。
半導体領域としてのｎ−型半導体領域、２は中濃度のｐ
型不純物を含むｐ型半導体領域、３は高濃度のｎ型不純
物を含むｎ＋型半導体領域、４は絶縁膜、５はゲート電
極、６はエミッタ電極、７はコレクタ電極、８はＩ＆ｉ
ｍ度のｎ型不純物を含む第３の半導体領域としてのｎ
４’型型半体領域、９は高濃度のｐ型不純物を含む第１
の半導体領域としてのｐ＋型半導体領域である。
次に動作について説明する。
″エミッタ電極６に対して正となる電圧をゲート電極５
に印加すると、ｐ型半導体領域２と絶縁膜４との界面に
ｎ型チャネルが形成される。この時、エミッタ電極６に
対して正となる電圧をコレクタ電極７に印加すると、ｎ
型チャネルを通ってソースとなるｎ＋型半導体領域３か
ら電子がペース領域となるｎ 型半導体領域１に流れ込
む５．これによってとのｎ−型半導体領域１の電位が低
ドし、コレクタ領域となるｐ＋型半導体領域９から正孔
が注入される。この結果、ｎ−型半導体領域１に多数の
正孔と電子が蓄積されて比抵抗が減少し、エミッタ電極
６とコレクタ電極７との間に大電流が流れ、絶縁ゲート
バイポーラトランジスタ通状態になる。この時、ｐ＋ｌ
型半導体領域９ら注入されな正孔の大部分はｎ−型半導
体領域１内において、エミッタ電極６から流れ込む電子
と再結合するが、残りの正孔はｐ型半導体領域２へ流れ
込む。
に印加すると、ｐ型半導体領域２と絶縁膜４との界面に
ｎ型チャネルが形成される。この時、エミッタ電極６に
対して正となる電圧をコレクタ電極７に印加すると、ｎ
型チャネルを通ってソースとなるｎ＋型半導体領域３か
ら電子がペース領域となるｎ 型半導体領域１に流れ込
む５．これによってとのｎ−型半導体領域１の電位が低
ドし、コレクタ領域となるｐ＋型半導体領域９から正孔
が注入される。この結果、ｎ−型半導体領域１に多数の
正孔と電子が蓄積されて比抵抗が減少し、エミッタ電極
６とコレクタ電極７との間に大電流が流れ、絶縁ゲート
バイポーラトランジスタ通状態になる。この時、ｐ＋ｌ
型半導体領域９ら注入されな正孔の大部分はｎ−型半導
体領域１内において、エミッタ電極６から流れ込む電子
と再結合するが、残りの正孔はｐ型半導体領域２へ流れ
込む。
ゲー（・電極５の正電圧がな（なると、ｎ型チ￥ネルが
消滅してエミッタ電極６からｎ−型半導体領域１への電
子電流が止まるが、この電子電流はｐ＋ｌ型半導体領域
９エミッタ、ｎ−型半導体領域１をペース、ｐ型半導体
領域２をコレクタとするｌ） ｎ ｐ＋−ランジスタの
ペース電流に対応している。したがって、電子電流が止
まる場合には絶縁ゲー１〜・バイポーラ・トランジスタ
のターンオフ波形はｐｎＰ）ラノジスタにおいてペース
が開放された場合のターンオフ波形と同じになる。
消滅してエミッタ電極６からｎ−型半導体領域１への電
子電流が止まるが、この電子電流はｐ＋ｌ型半導体領域
９エミッタ、ｎ−型半導体領域１をペース、ｐ型半導体
領域２をコレクタとするｌ） ｎ ｐ＋−ランジスタの
ペース電流に対応している。したがって、電子電流が止
まる場合には絶縁ゲー１〜・バイポーラ・トランジスタ
のターンオフ波形はｐｎＰ）ラノジスタにおいてペース
が開放された場合のターンオフ波形と同じになる。
ここでは ｎ ｌ型半導体領域８があるために、ｐｎｐ
＋・ランジスタのエミッタ注入効率が低くなっており、
これによってｐｎｐ＋−ランジスタのターンオフ時間が
短くなっている。
＋・ランジスタのエミッタ注入効率が低くなっており、
これによってｐｎｐ＋−ランジスタのターンオフ時間が
短くなっている。
例えば耐圧がｔｏｏｏｖ程度の絶縁ゲート・バ仁ポーラ
・トランジスタの易き、第５図に示したｎ−型半導体領
域１の厚みＷｌは１００〜１２０−程度に設計されてい
る。一方、素子全体の厚みＷは、用いる半導体基板の直
棒にも依存するが、直径が４インチの場合厚みＷは２０
０１程度が限界であり、厚みＷがそれ以下になると、半
導体基板が割れるという不都合が生ずる。
・トランジスタの易き、第５図に示したｎ−型半導体領
域１の厚みＷｌは１００〜１２０−程度に設計されてい
る。一方、素子全体の厚みＷは、用いる半導体基板の直
棒にも依存するが、直径が４インチの場合厚みＷは２０
０１程度が限界であり、厚みＷがそれ以下になると、半
導体基板が割れるという不都合が生ずる。
上記のような従来の絶縁ゲーＩ・・バイポーラ・トラン
ジスタでは、ｎ＋ｌ型半導体領域８よびｐ＋ｌ型半導体
領域９厚みＷ，がともに１００−程度以上になるが、同
一基板内に高濃度のｎ型領域とｅ４Ｉ濃度のｐ型領域を
交互に、かつ厚く （深く）形成する乙とは技術的に困
難であす、濃度や厚みが制限されるという問題点があっ
た、。
ジスタでは、ｎ＋ｌ型半導体領域８よびｐ＋ｌ型半導体
領域９厚みＷ，がともに１００−程度以上になるが、同
一基板内に高濃度のｎ型領域とｅ４Ｉ濃度のｐ型領域を
交互に、かつ厚く （深く）形成する乙とは技術的に困
難であす、濃度や厚みが制限されるという問題点があっ
た、。
この発明は、かかる問題点を解決するためになされたも
ので、高濃度のｎ型領域または高濃度のｐ型領域が薄く
、製造が容易な半導体装置を得ることを目的とする。
ので、高濃度のｎ型領域または高濃度のｐ型領域が薄く
、製造が容易な半導体装置を得ることを目的とする。
この発明に係る半導体装置は、一主面に主電極が形成さ
れ、他主面で第２導電型の第２の半導体領域と接触する
第１導電型の第１の半導体領域の他主面側に、選択的に
トンネル接合部を介して第２導電型の第３の半導体領域
を形成したものである。
れ、他主面で第２導電型の第２の半導体領域と接触する
第１導電型の第１の半導体領域の他主面側に、選択的に
トンネル接合部を介して第２導電型の第３の半導体領域
を形成したものである。
この発明においては、第２の半導体領域中の電子ゲ第３
の半導体領域，印加される電圧の小さいトンネル接合部
，第１の半導体領域を通って主電極へと流れる。
の半導体領域，印加される電圧の小さいトンネル接合部
，第１の半導体領域を通って主電極へと流れる。
第１図はこの発明の半導体装置としての絶縁ゲート・バ
イポーラ・１〜ランジスタのー’Ａｋ例の構造を示す断
面図である。
イポーラ・１〜ランジスタのー’Ａｋ例の構造を示す断
面図である。
この図において、第５図と同一符号は同一または相当部
分を示し、１ｏはトンネル接合部で、不純物濃度が＝１
×１０″。ｃｒ１１３以上のｎ ｌ型領域１０ａと、不
純物濃度が２１ Ｘ Ｉ Ｏ ”ｃｍ−”ＪＪ，上のｐ
＋ｌ型領域１０ａから構成されている。
分を示し、１ｏはトンネル接合部で、不純物濃度が＝１
×１０″。ｃｒ１１３以上のｎ ｌ型領域１０ａと、不
純物濃度が２１ Ｘ Ｉ Ｏ ”ｃｍ−”ＪＪ，上のｐ
＋ｌ型領域１０ａから構成されている。
この絶縁ゲート・バイポーラ・トランジスタでは、ｎ４
型領域１０ａとｐ＋ｌ型領域１０ａでトンネル接合部１
０が形成されているが、このような場蕎には、第３の半
導体領域としてのｎ゛型半導体領域８がコレクタ電極７
から離れた構造であっても第２の半導体領域としてのｎ
−型半導体領域１内の電子がトンネル接合部１０を通っ
て容易に流れるため、電気的にｎ＋ｌ型半導体領域８コ
レクタ電極ｌと接続された場合と等価になる。したがっ
て、このようにトンネル接合部１０を形成すれば高濃度
のｎ＋ｌ型半導体領域８第１の半導体領域としての高濃
度のｐ″型半導体領域９よりも薄くすることができる，
。
型領域１０ａとｐ＋ｌ型領域１０ａでトンネル接合部１
０が形成されているが、このような場蕎には、第３の半
導体領域としてのｎ゛型半導体領域８がコレクタ電極７
から離れた構造であっても第２の半導体領域としてのｎ
−型半導体領域１内の電子がトンネル接合部１０を通っ
て容易に流れるため、電気的にｎ＋ｌ型半導体領域８コ
レクタ電極ｌと接続された場合と等価になる。したがっ
て、このようにトンネル接合部１０を形成すれば高濃度
のｎ＋ｌ型半導体領域８第１の半導体領域としての高濃
度のｐ″型半導体領域９よりも薄くすることができる，
。
次に、第２図（ａ）〜（Ｌｎ）を参照して第１図に示し
た絶縁ゲート・バイポーラ・トランジスタの製造工程を
説明する。なお、これらの図において、第１図と同一符
号は同一または相当部分を示し、１１、１２は酸化膜、
１３．１４は感光性樹ＩＩＳバターンである。
た絶縁ゲート・バイポーラ・トランジスタの製造工程を
説明する。なお、これらの図において、第１図と同一符
号は同一または相当部分を示し、１１、１２は酸化膜、
１３．１４は感光性樹ＩＩＳバターンである。
まず、第２図（−１に示すような高濃度のｐ型不純物、
例えば＝Ｉ Ｘ １０１ｇｃｍ−”のボロンを含むｐ４
梨半導体領域９となろＳｉ基板の表面に酸化膜１１を５
０００人形成したのち、通常の写真製版技術を用いて酸
化膜１１を第２図（ｂ）に示すように選択的に除去する
。
例えば＝Ｉ Ｘ １０１ｇｃｍ−”のボロンを含むｐ４
梨半導体領域９となろＳｉ基板の表面に酸化膜１１を５
０００人形成したのち、通常の写真製版技術を用いて酸
化膜１１を第２図（ｂ）に示すように選択的に除去する
。
次に、第２図（Ｃ）に示すように、酸化Ｉｔｓ！１１を
マスクとして８１基板を選択的に約５１ｎａエツチング
したのち、第２図（ｄ）に示すように、ｐ型不純物濃度
が一＝ｌＸｌＯ”’傭−３のｐ１型領域１０ｂを不純物
拡散法やエピタキシャル成長法で形成する。
マスクとして８１基板を選択的に約５１ｎａエツチング
したのち、第２図（ｄ）に示すように、ｐ型不純物濃度
が一＝ｌＸｌＯ”’傭−３のｐ１型領域１０ｂを不純物
拡散法やエピタキシャル成長法で形成する。
次に、第２図（ｅ）に示すように、 ２１Ｘ ｌ ０２
０ｃｍ −”０） ｎ型不純物を含むｎ＋型領領域１０
ａｉｅｐ＋型領域１０ｂ上にエピタキシャル成長法で形
成し、さらに第２図（ｆ）に示すように、＝ＩＸＩＯ”
帥−３のｎ型不純物を含むｎ１型半導体領域８をｎ′型
領領域１０ａ上にエピタキシャル成長法で形成する。
０ｃｍ −”０） ｎ型不純物を含むｎ＋型領領域１０
ａｉｅｐ＋型領域１０ｂ上にエピタキシャル成長法で形
成し、さらに第２図（ｆ）に示すように、＝ＩＸＩＯ”
帥−３のｎ型不純物を含むｎ１型半導体領域８をｎ′型
領領域１０ａ上にエピタキシャル成長法で形成する。
この場合、ｐ型半導体領域９の主表面とｎ＋型半う３体
領域８の主表面が同一平面になるようにｎ１型半導体領
域８の厚みを制御する必要がある。
領域８の主表面が同一平面になるようにｎ１型半導体領
域８の厚みを制御する必要がある。
次に、酸化膜１１を除去したのち、第２図（ｇ）に示す
ように、ｎ＋＋半導体領域８およびｐ＋＋半導体領域９
の主表面上にｐ ７ Ｘ １０ ”ｃｍ−’のｎ型不純
物を含むｎ−型半導体領域１を１００．の厚みにエピタ
キシャル成長法で形成する。
ように、ｎ＋＋半導体領域８およびｐ＋＋半導体領域９
の主表面上にｐ ７ Ｘ １０ ”ｃｍ−’のｎ型不純
物を含むｎ−型半導体領域１を１００．の厚みにエピタ
キシャル成長法で形成する。
次に、第２図（ｈ）に示すように、ｎ−型半導体領域１
の主表面上に酸化膜１２を７５０人形成し、さらにその
上に感光性樹脂パターン１３を形成する。
の主表面上に酸化膜１２を７５０人形成し、さらにその
上に感光性樹脂パターン１３を形成する。
次に、例えば加速電圧５０ＫｅＶ、ドーズ量２．５Ｘ
１０ ”ａｍ−’でボロンイオンを注入し、感光性樹脂
パターン１３を除去したのち、１１８０℃で６時間ボロ
ンを拡散して第２図（ｉ）に示すように、ｐ型半導体領
域２を形成する。
１０ ”ａｍ−’でボロンイオンを注入し、感光性樹脂
パターン１３を除去したのち、１１８０℃で６時間ボロ
ンを拡散して第２図（ｉ）に示すように、ｐ型半導体領
域２を形成する。
次に、酸化膜１２を全面除去したのち、再度酸化して全
面に厚み１４００λの絶縁Ｍ４を形成し、さらにその上
に厚みが４５００人のポリシリコン股を形成する。その
後、通常の写真製版技術“を用いてポリシリコンをパタ
ーニングしてゲート電極５を形成する。
面に厚み１４００λの絶縁Ｍ４を形成し、さらにその上
に厚みが４５００人のポリシリコン股を形成する。その
後、通常の写真製版技術“を用いてポリシリコンをパタ
ーニングしてゲート電極５を形成する。
次いで、ゲート電極５およびゲート電極５のパターニン
グに用いたその上の感光性樹脂パターン（図示せず）を
マスクとして、例えば加速電圧６０ＫｅＶ、ドーズ量ｉ
Ｘ １０１４〜３ Ｘ １．０１４ａｍ−”の条件で
ボロンイオンを注入し、感光性＋！ｊ！脂パターンを除
去したのち、１１８０℃で１０時間ボロンを拡散してｐ
型半導体領域２を第２図（ｊ）に示すような形状とする
。
グに用いたその上の感光性樹脂パターン（図示せず）を
マスクとして、例えば加速電圧６０ＫｅＶ、ドーズ量ｉ
Ｘ １０１４〜３ Ｘ １．０１４ａｍ−”の条件で
ボロンイオンを注入し、感光性＋！ｊ！脂パターンを除
去したのち、１１８０℃で１０時間ボロンを拡散してｐ
型半導体領域２を第２図（ｊ）に示すような形状とする
。
次に、絶縁膜４の上に感光性樹脂パターン１４を形成し
、ゲート電極５および感光性樹脂パターン１４をマスク
として絶縁膜４を第２図（ｋ）に示すように、選択的に
エツチングする。
、ゲート電極５および感光性樹脂パターン１４をマスク
として絶縁膜４を第２図（ｋ）に示すように、選択的に
エツチングする。
次に、リンをガス拡散法によりデボジットシて第２図（
Ｑ）に示すように、ｎ＋＋半導体領域３を形成する３、
乙の時、例えばシート抵抗値は４Ω／日程度とする。
Ｑ）に示すように、ｎ＋＋半導体領域３を形成する３、
乙の時、例えばシート抵抗値は４Ω／日程度とする。
そ１ノで、絶縁膜４を除去しＡＩ！等の金属膜を蒸着し
たのち、通常の写真製版技術でパターニングし−て第２
図（ｍ）に不すように、エミッタ電極６を形成するとと
もに、コレクタ電極７を形成すれば第１図に示した素子
が完成する。
たのち、通常の写真製版技術でパターニングし−て第２
図（ｍ）に不すように、エミッタ電極６を形成するとと
もに、コレクタ電極７を形成すれば第１図に示した素子
が完成する。
なお、上記実施例ではコレクタ短絡型の絶縁ゲート・バ
イポーラ・トランジスタについて説明したが、この発明
はこれに限定されるものではなく、第３図に示すように
、ゲートターンオフサイリスクに適用することや第４図
に示すように、静電誘導サイリスタに適用することも可
能であや、このような類似の構造を有する他の半導体装
置に対？７てもトンネル接合を利用した新しい構造を提
供することができる。なお、第４図における２ｎはｐ１
１型半導領域を示す、。
イポーラ・トランジスタについて説明したが、この発明
はこれに限定されるものではなく、第３図に示すように
、ゲートターンオフサイリスクに適用することや第４図
に示すように、静電誘導サイリスタに適用することも可
能であや、このような類似の構造を有する他の半導体装
置に対？７てもトンネル接合を利用した新しい構造を提
供することができる。なお、第４図における２ｎはｐ１
１型半導領域を示す、。
この発明は以上説明したとお秒、一主面に主電極が形成
され、他主面で第２導電型の第２の半導体領域と接触す
る第１導電型の第１の半導体領域の他主面側に、選択的
にトンネル接合部を介して第２導電型の第３の半導体領
域を形成したので、第２の半導体Ｍ域中の電子が第３の
半導体領域。
され、他主面で第２導電型の第２の半導体領域と接触す
る第１導電型の第１の半導体領域の他主面側に、選択的
にトンネル接合部を介して第２導電型の第３の半導体領
域を形成したので、第２の半導体Ｍ域中の電子が第３の
半導体領域。
印加される電圧の小さいトンネル接合部、第１の半導体
領域を通って主電極へと流れるようになり、第３の半導
体領域を薄（形成することが司能になる。したがって、
製造が容易になり、歩留り２品質も向上するという効果
がある。。
領域を通って主電極へと流れるようになり、第３の半導
体領域を薄（形成することが司能になる。したがって、
製造が容易になり、歩留り２品質も向上するという効果
がある。。
第１図はこの発明の半導体装置としての絶縁ゲート・バ
イポーラ・トランジスタの構造を示す断面図、第２図は
、第１図に示（７た絶縁ゲート・バイポーラ・トランジ
スタの製造工程を説明するための図、第３図、第４図は
この発明の半導体装置の他の実施例の構造を示す断面図
、第５図は従来の絶縁ゲ−１・・バイボーラド：７ンレ
スタの構造を示す断面図である１、 図において、１はｎ−型半導体領域、２はｐ型半導体領
域、３はｎ ＋型半導体領域、４は絶縁膜、５はゲート
電極、６はエミッタ電極、７はコレクタ電極、８はｎ＋
型半導体領域、９はｐ１型型半体領域、１０ば）・ンネ
ル接合部、１０ａはｎ ｌ型領域、１０ｂはｐ４型領域
である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 宕 １ｏｂ：ｐ中型ダ埒−城 第２図 第２図 第２図 第２図 第２図 第３図 を 第４図
イポーラ・トランジスタの構造を示す断面図、第２図は
、第１図に示（７た絶縁ゲート・バイポーラ・トランジ
スタの製造工程を説明するための図、第３図、第４図は
この発明の半導体装置の他の実施例の構造を示す断面図
、第５図は従来の絶縁ゲ−１・・バイボーラド：７ンレ
スタの構造を示す断面図である１、 図において、１はｎ−型半導体領域、２はｐ型半導体領
域、３はｎ ＋型半導体領域、４は絶縁膜、５はゲート
電極、６はエミッタ電極、７はコレクタ電極、８はｎ＋
型半導体領域、９はｐ１型型半体領域、１０ば）・ンネ
ル接合部、１０ａはｎ ｌ型領域、１０ｂはｐ４型領域
である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 宕 １ｏｂ：ｐ中型ダ埒−城 第２図 第２図 第２図 第２図 第２図 第３図 を 第４図
Claims (1)
- 主電極間に流れる電流を制御電極に印加される電圧に
よって制御する構成の半導体装置において、一主面に前
記主電極が形成され、他主面で第２導電型の第２の半導
体領域と接触する第１導電型の第１の半導体領域の他主
面側に、選択的にトンネル接合部を介して第２導電型の
第３の半導体領域を形成したことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26842987A JPH01109769A (ja) | 1987-10-22 | 1987-10-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26842987A JPH01109769A (ja) | 1987-10-22 | 1987-10-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01109769A true JPH01109769A (ja) | 1989-04-26 |
Family
ID=17458367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26842987A Pending JPH01109769A (ja) | 1987-10-22 | 1987-10-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01109769A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991003842A1 (en) * | 1989-08-31 | 1991-03-21 | Nippondenso Co., Ltd. | Insulated gate bipolar transistor |
| JPH03166766A (ja) * | 1989-11-27 | 1991-07-18 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタおよびその製造方法 |
| US5381026A (en) * | 1990-09-17 | 1995-01-10 | Kabushiki Kaisha Toshiba | Insulated-gate thyristor |
| CN103872113A (zh) * | 2012-12-13 | 2014-06-18 | 中国科学院微电子研究所 | 一种隧穿型逆导igbt及其制造方法 |
-
1987
- 1987-10-22 JP JP26842987A patent/JPH01109769A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991003842A1 (en) * | 1989-08-31 | 1991-03-21 | Nippondenso Co., Ltd. | Insulated gate bipolar transistor |
| JPH03166766A (ja) * | 1989-11-27 | 1991-07-18 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタおよびその製造方法 |
| US5381026A (en) * | 1990-09-17 | 1995-01-10 | Kabushiki Kaisha Toshiba | Insulated-gate thyristor |
| CN103872113A (zh) * | 2012-12-13 | 2014-06-18 | 中国科学院微电子研究所 | 一种隧穿型逆导igbt及其制造方法 |
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