KR970053820A - 반도체 소자의 캐패시터 제조방법 - Google Patents

반도체 소자의 캐패시터 제조방법 Download PDF

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sacrificial
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신동원
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김주용
현대전자산업 주식회사
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Abstract

본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 미세 콘택을 형성하면서 동시에 고용량의 핀형 저장전극을 갖는 캐패시터 제조방법에 관한 것으로, 미세 콘택 형성 이전에 캐패시터 핀들이 서로 연결되어 있으므로, 미세 콘택 형성 후에도 필요한 경우 추가로 옥사이드 스페이서를 적용시킬 수도 있으며, 종래의 핀형 캐패시터에 비해 단순한 제조 공정의 추가를 통해 미세 콘택홀을 형성하므로 절연사화막 내에 형성된 비트라인과 캐패시터의 전극이 콘택홀 내에서 쇼트될 위험을 줄일 수 이는 효과가 있다.

Description

반도체 소자의 캐패시터 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1C도 내지 제1E는본 발명에 따른 일 실시예의 단면도.

Claims (3)

  1. 반도체 소자의 캐패시터 제조방법에 있어서, 트랜지스터 및 비트 라인이 구성된 실리콘 기판위에 절연 산화막 층과 전하저장 전극용 제1폴리실리콘과 제1희생용 산화막, 제2폴리실리콘, 제2희생용 산화막, 제3폴리실리콘을 차례로 증착하고, 상기 제3폴리실리콘 상부에 감광막을 도포한 후, 저장 전극용 콘택 마스크를 사용하여 콘택용 패턴을 형성하는 공정과; 건식 식각으로 상기 제3폴리실리콘, 제2희생용 산화막, 제2폴리실리콘, 제1희생용 산화막, 제1폴리실리콘을 차례로 식각하여 부분 식각홈을 형성하고 폴리실리콘 스페이서를 형성하는 공정; 건식 식각으로 하부의 절연산화막을 식각하여 저장전극을 미세 콘택홀을 형성하고 제4폴리실리콘을 증착한 후, 저장 전극용 마스크를 이용하여 저장 전극용 패턴을 형성하는 공정; 제4 및 제3폴리실리콘, 상기 제2희생용 산화막, 상기 제2폴리실리콘, 상기 제1희생용 산화막, 상기 제1폴리실리콘을 차례대로 식각하고, 습식식각으로 상기 제1 및 제2희생용 산화막을 제거하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  2. 제1항에 있어서, 상기 미세 콘택 형성공정 후에 추가로 미세 콘택홀 내에 옥사이드 스페이서를 적용하는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  3. 반도체 소자의 캐패시터 제조방법에 있어서, 트랜지스터 및 비트 라인등이 구성된 실리콘 기판위에 절연 산화막 층과 전하저장 전극용 제1폴리실리콘과 제1희생용 산화막, 제2폴리실리콘, 제2희생용 산화막, 제3폴리실리콘을 차례로 증착하고, 상기 제3폴리실리콘, 제3희생용 산화막을 차례로 증착하고 상기 제3희생용 산화막 상부에 감광막을 도포한 후, 저장 전극용 콘택 마스크를 사용하여 콘택용 패턴을 형성하는 공정; 건식 식각으로 상기 제3희생용 산화막, 상기 제3폴리실리콘, 상기 제2회생용 산화막, 상기 제2폴리 실리콘, 상기 제1회생용 산화막을 차례로 식각하여부분 식각홈을 형성하고 옥사이드 스페이서를 형성하는 공정; 건식 식각으로 하부의 상기 제1폴리실리콘, 절연산화막을 식각하여 저장전극용 미세 콘택홀을 형성하고 제4폴리실리콘을 증착한 후, 저장 전극용 마스크를 이용하여 저장 전극용 패턴을 형성하는 공정; 상기 제4 및 제3폴리실리콘, 제2희생용 산화막, 제2폴리 실리콘, 제1희생용 산화막, 제1폴리실리콘을 차례대로 식각하고, 습식식각으로 상기 제1 및 제2희생용 산화막을 제거하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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