KR940027165A - 반도체 소자의 적층구조 캐패시터 형성 방법 - Google Patents

Abstract

본 발명은 고집적 DRAM(dynamic RAM) 반도체 소자의 적층구조 캐패시터 형성 방법에 관한 것으로, 0.3mm 이하의 사진식각 기술로는 직접묘획이 불가능한 부분을 간접묘획 방법을 사용하여 아주 간단한 공정으로 좁은 면적에서 충분한 값의 전하용량을 확보 할 수 있는 캐패시터를 형성함으로써 공정의 간소화 및 고집적 메모리 소자의 신뢰도를 높일 수 있는 효과가 있다.

Description

반도체 소자의 적층구조 캐패시터 형성 방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명에 따른 캐패시터 형성 공정도.

Claims (3)

1. 반도체 기판(1)에 필드 산화막(2) ,게이트 산화막(3), 워드라인 스페이서(spacer) 절연막(3'), 워드라인(4), 소오스 영역(5), 드레인 영역(6), 제1평탄화 절연막(7), 차폐(shield) 비트라인(8), 제2평탄화 절연막(9) 이 형성된 반도체 소자의 적층구조 캐패시터 형형 방법에 있어서, 상기 제2평탄화 절연막(9)상에 제3절연막(10)을 형성한 후 소오스 영역(5) 상에 전하저장전극 콘택 홀을 형성하는 제1 단계, 웨이퍼 구조 전체상부에 제1 폴리실리콘막(11)을 증착한 후 상기 제1폴리실리콘막(11)상에 제4절연막(12)을 증착시키는 제2단계, 상기 제1폴리실리콘막(11)을 국부적인 부분적 식각을 하되 중앙 부위의 식각 부위 보다는 예정된 크기의 전하저장전극을 결정지울 수 있도록 형성될 가장자리 부위의 식각 깊이를 더 깊게 식각하는 제3단계, 상기 제4절연막(12)를 제거한 후 폴리실리콘과 식각 선택비가 우수한 제5 절연막을 증착한 다음에 전면식각(blanket etch) 하여 단차가 형성된 부분에 제5 절연막 스페이서(14)를 형성하는 제4단계, 상기 제5절연막 스페이서(14)를 이용하여 제1 폴리실리콘막(11)을 전면식각한 후 제3 절연막(10) 과 제5 절연막 스페이서(14)를 습식식각하여 전하저장전극 모양을 완성하는 제5 단계, 웨이퍼 구조 전체표면에 유전체막(15)을 형성한 후 제2 폴리실리콘(11')을 증착하여 플레이트 전극을 형성하는 제6 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 적층구조 케페시터 형성방법.
2. 제1항에 있어서, 상기 제3단계는 포토마스크 공정을 거쳐 형성된 제1 감광막 마스크 패턴(13)을 사용하여 전하저장전극 콘택부위의 상부에 제4 절연막(12)과 제1 폴리실리콘막(11)의 일부를 건식식각한 후 상기 제1 감광막 마스크 패턴(13)을 제거하는 단계와, 전하저장전극의 패턴을 형성하기 위하여 다시 포토마스크 공정을 거쳐 상기 제1 폴리실리콘막(11)의 식각부위상에 제2감광막 마스크 패턴(13')을 형성하여 제4 절연막(12)을 건식식각한후 상기 제1 폴리실리콘막(11)의 일부를 건식식각하고 상기 제2 감광막 마스크 패턴(13')을 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 적층구조 캐패시터 형성방법.
3. 제1항에 있어서, 상기 제3단계는 전하저장전극의 패턴을 형성하기 위하여 포토 마스크 공정을 거쳐 상기 제1 폴리실리콘막(11)의 식각부위상에 제2 감광막 마스크 패턴(13')을 형성하여 제4 절연막(12)을 건식식각한 후 상기 제1 폴리실리콘막(11)의 일부를 건식식각하고 상기 제2 감광막 마스크 패턴(13')을 제거하는 단계와, 다시 포토마스크 공정을 거쳐 형성된 제1 감광막 마스크 패턴(13)을 사용하여 전하저장전극 콘택부위의 상부에 제4절연막(12) 과 제1폴리실리콘막(11)의 일부를 건식식각한 후 상기 제1 감광막 마스크 패턴(13)을 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 적층구조 캐패시터 형성방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.