KR960012504A - 반도체 기억장치 제조방법 - Google Patents
반도체 기억장치 제조방법 Download PDFInfo
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Abstract
본 발명은 반도체 기억장치 제조방법에 관한 것으로, 디램(DRAM)에 적용되는 캐패시터의 용량을 증대시키기 위하여 새로운 공정방법을 이용하여 더욱 많은 축전용량을 확보할 수 있는 저장전극을 구비하여 종래의 실린더형 저장전극보다 표면적을 증대시킬 수 있고, 저장전극의 단차를 줄일 수 있으므로 후속공정을 용이하게 형성할 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 내지 제6도는 본 발명에 의해 반도체 기억장치 제조단계를 도시한 단면도.
Claims (5)
- 반도체 기억장치 제조방법에 있어서, 반도체 기판에 게이트전극과 소오스/드레인 확산영역이 구비된 MOSFET를 형성하는 단계와, 전체적으로 평탄화용 절연막과 제1절연막을 중착한 다음, 콘택마스크를 이용한 식각공정으로 상기 MOSFET의 소오스/드레인 확산영역이 노출된 콘택홀을 형성하는 단계와, 제1다결정실리콘막, 제2절연막, 제3절연막, 실리콘질화막을 순차적으로 적충하는 단계와, 저장전극 마스크를 이용한 식각공정으로 상기 실리콘질화막과 제3절연막을 식각하여 패턴을 형성하고 이 패턴 측벽에 실리콘질화막 스페이서를 형성하는 단계와, 상기 제2절연막을 습식식각으로 일정폭 식각하고, 제3절연막을 제2절연막보다 더 많이 식각하는 단계와, 제2다결정실리콘막을 중착한 다음, 이방성식각으로 제2다결정실리콘막과 노출되어지는 제1다결정실리콘막을 식각하여 패턴을 형성하는 단계와, 상기 실리콘질화막, 실리콘질화막 스페이서, 남아 있는 제3절연막, 제2절연막, 제1절연막을 각각 제거하여 제1다결정실리콘막, 제2다결정실리콘막 패턴으로 이루어진 저장전극의 표면을 노출시키는 단계와, 상기 저장전극의 표면에 유전체막과 프레이트전극을 형성하는 단계를 포함하는 반도체 기억장치 제조방법.
- 제1항에 있어서, 상기 제3절연막은 PSG막으로 형성하는 것을 특징으로 하는 반도체 기억장치 제조방법.
- 제1항에 있어서, 상기 제2절연막은 TEOS막으로 형성하는 것을 특징으로 하는 반도체 기억장치 제조방법.
- 제1항에 있어서, 상기 제1절연막은 평탄화용 절연막에 대하여 습식 식각선택비가 큰 것을 특징으로 하는 반도체 기억장치 제조방법.
- 제1항에 있어서, 상기 제2절연막을 습식식각으로 일정폭 식각하고, 제3절연막을 제2절연막보다 더 많이 식각하기 위해 50:1의 BOE용액에서 식각하는 것을 특징으로 하는 반도체 기억장치 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
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| KR1019940024227A KR960012504A (ko) | 1994-09-26 | 1994-09-26 | 반도체 기억장치 제조방법 |
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Publications (1)
| Publication Number | Publication Date |
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| KR960012504A true KR960012504A (ko) | 1996-04-20 |
Family
ID=66766766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019940024227A KR960012504A (ko) | 1994-09-26 | 1994-09-26 | 반도체 기억장치 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR960012504A (ko) |
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1994
- 1994-09-26 KR KR1019940024227A patent/KR960012504A/ko not_active Application Discontinuation
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