KR960005846A - 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로, 단순한 공정에 의해 3차원 구조의 대용량 커패시터를 갖춘 반도체 메모리장치를 제조함과 아울러 셀어레이 영역과 주변회로 영역간의 광범위한 평탄화를 이룰 수 있도록 하기 위한 것이다.
본 발명은 셀어레이영역과 주변회로 영역으로 이루어진 반도체 기판상에 트랜지스터를 형성하는 공정과, 상기 기판상에 평탄화층을 형성하여 기판 표면을 평탄화시키는 공정, 상기 평탄화 된 기판상에 습식식각액에 대해 표면부위의 식각 속도가 다른 부분에 비해 느린 산화막을 형성하는 공정, 상기 평탄화층 및 산화막을 선택적으로 식각하여 스토리지노드 콘택을 형성하는 공정, 기판 전면에 제1도전층을 형성하는 공정, 상기 제1도전층을 커패시터 스토리지노드 패턴으로 패터닝하는 공정, 기판 전면에 더미층을 형성하는 공정, 상기 더미층을 선택적으로 식각하여 상기 제1도전층으로 된 스토리지노드 패턴이 형성되어 있지 않은 부분상에만 더미층 패턴을 형성하는 공정, 상기 더미층패턴의 측면에 제2도전층 측벽을 형성하여 상기 제1도전층으로 된 스토리지노드 패턴과 제2도전층 측벽으로 이루어진 스토리지노드를 형성하는 공정, 주변회로 영역상에만 선택적으로 마스킹층을 형성하는 공정, 습식식각을 행하여 셀어레이 영역의 상기 더미층패턴 및 상기 산화막의 표면부위를 제거하는 상기 주변회로 영역상의 마스킹층을 제거하는 공정, 상기 스토리지노드의 전표면에 유전체막을 형성하는 공정, 상기 유전체막 전면에 커패시터 플레이트 전극을 형성하는 공정으로 이루어진 반도체장치의 제조방법을 제공한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 반도체장치 제조방법을 도시한 공정순서도이다.
Claims (3)
- 셀어레이영역과 주변회로 영역으로 이루어진 반도체 기판상에 트랜지스터를 형성하는 공정과, 상기 기판상에 평탄화층을 형성하여 기판 표면을 평탄화시키는 공정, 상기 평탄화 된 기판상에 습식식각액에 대해 표면부위의 식각 속도가 다른 부분에 비해 느린 산화막을 형성하는 공정, 상기 평탄화층 및 산화막을 선택적으로 식각하여 스토리지노드 콘택을 형성하는 공정, 기판 전면에 제1도전층을 형성하는 공정, 상기 제1도전층을 커패시터 스토리지노드 패턴으로 패터닝하는 공정, 기판 전면에 더미층을 형성하는 공정, 상기 더미층을 선택적으로 식각하여 상기 제1도전층으로 된 스토리지노드 패턴이 형성되어 있지 않은 부분상에만 더미층 패턴을 형성하는 공정, 상기 더미층패턴의 측면에 제2도전층 측벽을 형성하여 상기 제1도전층으로 된 스토리지노드 패턴과 제2도전층 측벽으로 이루어진 스토리지노드를 형성하는 공정, 주변회로 영역상에만 선택적으로 마스킹층을 형성하는 공정, 습식식각을 행하여 셀어레이 영역의 상기 더미층패턴 및 상기 산화막의 표면부위를 제거하는 상기 주변회로 영역상의 마스킹층을 제거하는 공정, 상기 스토리지노드의 전표면에 유전체막을 형성하는 공정, 상기 유전체막 전면에 커패시터 플레이트 전극을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 습식식각액에 대해 표면부위의 식각속도가 다른 부분에 비해 느린 산화막은 산화막 표면부위의 불순물의 농도를 조절하여 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제1도전층은 도오프드 플리실리콘을 증착하여 형성하거나 HSG 폴리실리콘을 증착하고 이위에 도우프드 폴리실리콘을 증착하여 형성하는 것을 특징으로 하는 반도체장치의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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- 1994-07-08 KR KR1019940016480A patent/KR100304946B1/ko not_active IP Right Cessation
Cited By (1)
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