FR3125352A1 - Cellule mémoire programmable une seule fois - Google Patents

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Abstract

Cellule mémoire programmable une seule fois La présente description concerne une cellule mémoire programmable une seule fois (OTP) comprenant un transistor (10) comprenant au moins un premier élément conducteur de grille (101) agencé dans au moins une première tranchée (102) formée dans un substrat (25) semiconducteur ; au moins une première portion de canal (103), enterrée dans le substrat (25) et s’étendant au niveau d’au moins une première face latérale (101a) du premier élément conducteur de grille (101); et une capacité (30) apte à former une mémoire ; ladite première portion de canal (103) étant reliée à une électrode de la capacité (30). Figure pour l'abrégé : Fig. 2

Description

Cellule mémoire programmable une seule fois
La présente description concerne de façon générale les dispositifs électroniques, et plus particulièrement les mémoires programmables une seule fois.
Certains types de dispositifs à mémoire et notamment les dispositifs à mémoire programmable une seule fois, appelés en anglais « one time programmable » (OTP), fonctionnent en associant un transistor à une capacité. La cellule mémoire (un oxyde constituant le diélectrique de la capacité) présente un état natif (issu de fabrication) définissant un premier état (arbitrairement 0). Lors d’une étape de programmation de la cellule vers un deuxième état (arbitrairement 1), le transistor envoie un signal qui permet de claquer l’oxyde, ce qui le rend conducteur avec une certaine résistance qui est relativement faible.
Les mémoires OTP actuelles occupent une surface de plusieurs centaines de micromètres carrés sur les substrats des puces électroniques.
De plus, la résistance de l’oxyde des cellules mémoires OTP "claquées", est difficilement contrôlable. Ceci engendre une dispersion de valeurs de résistances entre les différentes mémoires d’un même lot ce qui n’est pas satisfaisant.
Il existe un besoin d’une mémoire OTP permettant de pallier au moins partiellement un ou plusieurs inconvénients des dispositifs existants, tels que la taille des mémoires OTP et/ou la dispersion de résistance de l’oxyde quand celui-ci est claqué.
Un mode de réalisation permet de diminuer au moins partiellement la taille des mémoires OTP en utilisant un transistor à grille enterrée. Des cellules mémoires OTP de taille réduite, par exemple dont la taille est inférieure à 30 µm2, sont ainsi obtenues.
Un mode de réalisation permet d’améliorer au moins partiellement les dispersions de résistance de l’oxyde une fois claqué en focalisant les charges issues du transistor vers un endroit précis de l’oxyde de la capacité.
Un mode de réalisation prévoit une cellule mémoire programmable une seule fois comprenant :
- un transistor comprenant :
au moins un premier élément conducteur de grille agencé dans au moins une première tranchée formée dans un substrat semiconducteur ;
au moins une première portion de canal, enterrée dans le substrat et s’étendant au niveau d’au moins une première face latérale du premier élément conducteur de grille; et
- une capacité apte à former une mémoire ;
ladite première portion de canal étant reliée à une électrode de la capacité.
Dans un mode de réalisation, la première portion de canal est formée selon un premier type de dopage.
Dans un mode de réalisation, la première portion de canal est séparée du premier élément conducteur de grille par une première couche d’isolant.
Dans un mode de réalisation, la capacité comprend :
une deuxième couche d’isolant agencée sur une première face du substrat ;
au moins un deuxième élément conducteur formé sur la deuxième couche d’isolant ; et
une électrode, formée selon le premier type de dopage, dans le substrat, et en regard d’au moins une partie du deuxième élément conducteur,
la deuxième couche d’isolant étant agencée, au moins en partie, entre l’électrode et le deuxième élément conducteur.
Dans un mode de réalisation, la capacité comprend une deuxième portion formée dans le substrat, en contact avec le deuxième isolant, et agencée entre l’électrode de la capacité et la première portion de canal du transistor,
la deuxième portion étant formée selon un deuxième type de dopage avec une concentration en dopants supérieure à une concentration en dopants du substrat.
Dans un mode de réalisation, le transistor comprend au moins une portion de polarisation de canal agencée en contact avec la première portion de canal,
la portion de polarisation de canal étant formée selon le premier type de dopage avec une concentration en dopants supérieure à une concentration en dopants de la première portion de canal et séparée du premier élément conducteur de grille par la première couche d’isolant.
Dans un mode de réalisation, le transistor comprend au moins une source formée dans le substrat et agencée en contact avec la première portion de canal, la source étant formée selon le deuxième type de dopage et séparée du premier élément conducteur de grille par la première couche d’isolant.
Dans un mode de réalisation, la cellule mémoire comprend en outre un troisième élément conducteur, isolé électriquement par rapport au premier élément conducteur de grille et le substrat, et agencé au moins en partie dans ladite au moins une première tranchée.
Dans un mode de réalisation, le troisième élément conducteur est en outre agencé dans le substrat et encercle au moins un ensemble formé par le transistor et la capacité.
Dans un mode de réalisation, le troisième élément conducteur est relié à une masse électrique.
Dans un mode de réalisation, le premier élément conducteur de grille est agencé en outre dans au moins une deuxième tranchée formée dans le substrat, la première portion de canal s’étendant au moins entre la première tranchée et la deuxième tranchée.
Dans un mode de réalisation, la première portion de canal s’étend en outre au niveau d’au moins une deuxième face latérale du premier élément conducteur de grille.
Un mode de réalisation supplémentaire prévoit un dispositif électronique comprenant :
- au moins une telle cellule mémoire ; et
- un circuit de commande configuré pour appliquer une première tension comprise entre 5 et 15 Volts entre le premier élément conducteur de grille et la source, et pour appliquer une deuxième tension comprise entre 5 et 15 Volts entre le premier élément conducteur de grille et la portion de polarisation de canal.
Dans un mode de réalisation, le circuit de commande est configuré pour appliquer une tension supérieure à 5 Volts entre le deuxième élément conducteur et l’électrode de la capacité.
Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :
la illustre, de façon schématique, un circuit d’une cellule mémoire OTP selon un mode de réalisation ;
la est une vue de dessus d’une cellule mémoire OTP selon un mode de réalisation;
la est une vue en perspective d’une cellule mémoire OTP au niveau de la zone A de la ;
la est une vue en perspective d’une cellule mémoire OTP au niveau de la zone B de la ; et
la est une vue de dessus d’un dispositif électronique comprenant quatre cellules de mémoire OTP selon un mode de réalisation.

Claims (14)

  1. Cellule mémoire programmable une seule fois (OTP) comprenant :
    - un transistor (10) comprenant :
    au moins un premier élément conducteur de grille (101) agencé dans au moins une première tranchée (102) formée dans un substrat (25) semiconducteur ;
    au moins une première portion de canal (103), enterrée dans le substrat (25) et s’étendant au niveau d’au moins une première face latérale (101a) du premier élément conducteur de grille (101); et
    - une capacité (30) apte à former une mémoire ;
    ladite première portion de canal (103) étant reliée à une électrode de la capacité (30).
  2. Cellule mémoire selon la revendication 1, dans lequel la première portion de canal (103) est formée selon un premier type de dopage.
  3. Cellule mémoire selon la revendication 2, dans lequel la première portion de canal (103) est séparée du premier élément conducteur de grille (101) par une première couche d’isolant (104).
  4. Cellule mémoire selon la revendication 3, dans lequel la capacité (30) comprend :
    une deuxième couche d’isolant (301) agencée sur une première face du substrat (25) ;
    au moins un deuxième élément conducteur (302) formé sur la deuxième couche d’isolant (301) ; et
    une électrode (303), formée selon le premier type de dopage, dans le substrat (25), et en regard d’au moins une partie du deuxième élément conducteur (302),
    la deuxième couche d’isolant (301) étant agencée, au moins en partie, entre l’électrode (303) et le deuxième élément conducteur (302).
  5. Cellule mémoire selon la revendication 4, dans lequel la capacité (30) comprend une deuxième portion (304) formée dans le substrat (25), en contact avec le deuxième isolant (301), et agencée entre l’électrode (303) de la capacité et la première portion de canal (103) du transistor (10),
    la deuxième portion (304) étant formée selon un deuxième type de dopage avec une concentration en dopants supérieure à une concentration en dopants du substrat (25).
  6. Cellule mémoire selon la revendication 5, dans lequel le transistor (10) comprend au moins une portion de polarisation de canal (106) agencée en contact avec la première portion de canal (103),
    la portion de polarisation de canal (106) étant formée selon le premier type de dopage avec une concentration en dopants supérieure à une concentration en dopant de la première portion de canal (103) et séparée du premier élément conducteur de grille (101) par la première couche d’isolant (104).
  7. Cellule mémoire selon la revendication 6, dans lequel le transistor (10) comprend au moins une source (108) formée dans le substrat (25) et agencée en contact avec la première portion de canal (103),
    la source (108) étant formée selon le deuxième type de dopage et séparée du premier élément conducteur de grille (101) par la première couche d’isolant (104).
  8. Cellule mémoire selon l’une quelconque des revendications 1 à 7, comprenant en outre un troisième élément conducteur (400), isolé électriquement par rapport au premier élément conducteur de grille (101) et le substrat (25), et agencé au moins en partie dans ladite au moins une première tranchée (102).
  9. Cellule mémoire selon la revendication 8, dans lequel le troisième élément conducteur (400) est en outre agencé dans le substrat (25) et encercle au moins un ensemble formé par le transistor (10) et la capacité (30).
  10. Cellule mémoire selon la revendication 8 ou 9, dans lequel le troisième élément conducteur (400) est relié à une masse électrique.
  11. Cellule mémoire selon l’une quelconque des revendications 1 à 10, dans lequel le premier élément conducteur de grille (101) est agencé en outre dans au moins une deuxième tranchée (107) formée dans le substrat (25),
    la première portion de canal (103) s’étendant au moins entre la première tranchée (102) et la deuxième tranchée (107).
  12. Cellule mémoire selon l’une quelconque des revendications 1 à 11, dans lequel la première portion de canal (103) s’étend en outre au niveau d’au moins une deuxième face latérale (101b) du premier élément conducteur de grille (101).
  13. Dispositif électronique comprenant :
    - au moins une cellule mémoire OTP selon l’une quelconque des revendications 1 à 12 ; et
    - un circuit de commande (CTRL) configuré pour appliquer une première tension comprise entre 5 et 15 Volts au premier élément conducteur de grille (101), et pour appliquer une deuxième tension comprise entre 5 et 15 Volts entre le premier élément conducteur de grille (101) et la portion de polarisation de canal (106).
  14. Dispositif selon la revendication 13, dans lequel le circuit de commande (CTRL) est configuré pour appliquer une tension supérieure à 5 Volts entre le deuxième élément conducteur (302) et une électrode (303) de la capacité (30).
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