CN1708850A - 芯片级肖特基器件 - Google Patents

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Abstract

一种芯片级肖特基封装，其仅在管芯的一个主表面上布置有至少一个阴极和至少一个阳极，焊料隆起焊盘连接到电极用于将该封装表面安装在电路板上。

Description

芯片级肖特基器件
发明领域
本发明涉及半导体器件，尤其涉及芯片级肖特基器件。
发明背景
传统的半导体器件，例如表面安装器件(SMD)，通常包括半导体管芯、具有外部引线的引线框以及可由塑性材料模制的壳。在这些传统的器件中，外部引线不仅起到支撑器件的作用，还起到为半导体管芯提供电连接的作用，而壳则通过对半导体管芯进行封装来提供对其的保护。当然，为了封装半导体管芯，壳自身必须比该半导体管芯大。同时，外部引线通常从壳侧向地延伸出，从而进一步增加了器件占用的面积。
由于对更高性能的便携式设备(例如蜂窝电话、便携式计算机、个人数字助手等)需求的增加，对能够提供高功率密度而占用电路板上的较小空间的半导体器件的需求在日益增加，以便改进性能并同时减小尺寸。为了实现小型化的需求，已经提出用于例如MOSFET(金属氧化物半导体场效应晶体管)的半导体开关管芯(switching die)的芯片级器件。芯片级封装具有或近似具有半导体管芯的尺寸，从而比传统的半导体封装占用更小的电路板上的面积。为了确保芯片级器件具有或近似具有半导体管芯的尺寸，管芯的电极仅被设置在一个表面上，以便管芯可通过例如适当放置的焊料隆起焊盘(solder bump)连接到例如印刷电路板的导电焊盘(conductive pad)。这种结构传统上被称作倒装芯片。第4,250,520号美国专利公开了一种倒装芯片器件的例子。但是，被第4,250,520号美国专利提出的倒装芯片器件不是芯片级器件，因为其上形成有半导体管芯的基底占用了比管芯自身相对更大的面积。
肖特基二极管是广泛应用在电子电路中的元件。因此希望具有芯片级肖特基封装以便实现电子电路的小型化。
发明内容
按照现有技术的肖特基二极管包括布置在管芯的一个主表面上的阳极和布置在该管芯的相反的主表面上的阴极。所以，为了封装传统的肖特基二极管，必须提供引线结构以适合表面安装的封装。
按照本发明的一个方面，提供一种包括肖特基管芯的肖特基器件，所述肖特基管芯具有第一部分和第二部分，所述第一部分低掺杂以第一导电类型的掺杂剂，所述第二部分高掺杂以第一导电类型的掺杂剂。管芯的第一部分布置在其第二部分上方且包括其上布置有肖特基势垒层的主表面。电极(可以为阳极)布置在肖特基势垒层的上方且与之电连接。管芯的第一部分还包括从第一部分的主表面向第二部分延伸的下沉区(sinker)。该下沉区高掺杂以第一导电类型的掺杂剂。电极(可为阴极)被布置在下沉区的上方且与之电连接。此外，钝化层布置在阴极和阳极的上方。焊料隆起焊盘通过在钝化层中的各自的开口连接到阴极和阳极。
按照本发明的一个实施方案，阳极覆盖管芯的第一部分的主表面的主体范围且围绕同样布置在管芯的同一主表面上的至少一个阴极。在本实施方案中，在管芯的第一部分中围绕阴极的周边形成有保护环。该保护环是与管芯的第一和第二部分的极性具有相反极性的扩散区。
按照本发明的另一实施方案，阳极覆盖管芯的第一部分的主表面的主体范围且被同样布置在管芯的同一主表面上的至少一个阴极所围绕。在本实施方案中，在管芯的第一部分中围绕阳极的周边形成有保护环。该保护环是与管芯的第一和第二部分的极性具有相反极性的扩散区。
本发明的其他特征和有益效果将会通过下面参考附图对本发明的描述而变得更加清楚。
附图的简要说明
图1是按照本发明的第一实施方案的器件的立体图；
图2是按照本发明的第一实施方案的器件的俯视图；
图3是沿着图2中的线3-3、从箭头方向观察的横断面图；
图4表示装配在印刷电路板上的本发明所述的器件；
图5表示按照本发明的第二实施方案的器件的俯视图；
图6表示按照本发明的第三实施方案的器件的俯视图；
图7表示按照本发明的第四实施方案的器件的俯视图；
图8用图表的形式表示正向电压(VF)随着阳极区域中电荷的变化；
图9用图表的形式表示按照图1-7所示的实施方案的器件的实施例的VF的实验测量结果；
图10表示按照图1-7所示的实施方案的器件的实施例的VF和漏电流的实验测量的标绘图。
附图的详细说明
图1表示按照本发明的器件10的第一实施方案。器件10优选地为具有两个阴极12和一个阳极14的肖特基二极管，其中阴极和阳极仅布置在管芯20的一个主表面16上。在按照本发明的第一实施方案中，阳极14上设置有两个焊料隆起焊盘18，在各阴极12上分别布置并与其电连接有焊料隆起焊盘18。优选地，当器件10如下所述地装配在电路板上时，焊料隆起焊盘18相互分开并被布置为形成支撑结构。
参照图2和3，阳极14布置在肖特基势垒层22上方并与之电连接。肖特基势垒层22布置在管芯20的主表面16上方并与之欧姆连接。管芯20包括布置在第二部分26上方的第一部分24。管芯20的第一部分24被低掺杂，而第二部分26被高掺杂。在本发明的优选实施方案中，管芯20的第二部分26是高掺杂以N型掺杂剂的硅衬底，而管芯20的第一部分24是低掺杂以N型掺杂剂的外延生长硅层。
器件10中的阴极12同样被欧姆连接到管芯20的主表面16。下沉区(sinker)28在阴极12和管芯20的第二部分26之间延伸。下沉区28为高掺杂区，在本优选实施方案中，其掺杂有N型掺杂剂。
器件10还包括钝化层30。钝化层30布置在阴极12和阳极14的上方。钝化层30包括开口，焊料隆起焊盘18通过这些开口连接到各个电极。
在如图2和3所示的实施方案中，第一保护环32在管芯20的第一部分24中围绕阴极12的周边设置。同样，第二保护环34在管芯20的第一部分24中围绕阳极14的外周设置。保护环32和34是与管芯20的第一部分24中的掺杂剂具有相反导电性的掺杂剂的扩散，因此在本发明的这一优选实施方案中为P型。每个阴极12通过沿着其外围布置的间隙36和绝缘层38的组合与阳极14绝缘。
在本发明的这一优选实施方案中，肖特基势垒层22由钼组成，而阴极12和阳极14由适当的铝或铝硅合金组成。当然，可使用任何其它合适的材料组成肖特基势垒层22、阴极12和阳极14。例如可使用钒或钯(paladium)组成肖特基势垒层22。同样，为了提高附着力(adhesion)，优选地，如果电极由例如铝硅合金组成，可在焊料隆起焊盘18和电极之间布置与其相连的镍被膜40(nickel flashing)。钝化层30优选地由氮化硅或其它适当的材料组成。
图4示出了装配在电路板42上的器件10。电路板42包括导电焊盘44，焊料隆起焊盘18连接到导电焊盘44。当器件10工作时，电流通过管芯20的主体在阴极12和阳极14之间流动。
图5、6和7分别表示按照本发明的第二、第三和第四实施方案的器件46、48和50的俯视图。首先参照图5，按照本发明的第二实施方案的器件46除了不具有两个阴极以外，包括了按照第一实施方案的器件10的所有特征，器件46包括环绕阳极14的单个阴极12。
因此，按照本发明的一个方面，阳极14和阴极12的各自的面积可变化以改变该器件的工作特性，从而获得该器件的理想性能。例如，可通过改变按照本发明的器件中的阴极和阳极的各自的面积而使VF正向电压最优化。图8表示当阳极区覆盖更多的有源区时，VF降低，这是理想的结果。按照图8，当阳极面积为有源区的约80％时，VF处于最小。
图9用图表的形式表示按照本发明的第一、第二、第三和第四实施方案的不同实施例的60密耳(mil)器件10、46、48和50与标准60密耳和36密耳器件相比的电测试的结果。如图9所示，按照本发明的器件呈现出的VF值可与36密耳标准器件相比，与60密耳标准器件相比具有稍高的VF值。
尽管增加尺寸可以获得与标准36密耳器件相同的性能，但是按照本发明的器件将最终占用较小的电路板上的空间，如表1中表示的数据所示。
                    倒装芯片与表面安装
  表面安装   倒装芯片
  零件号   10MQ040N   20BQO3O   A   B
  (SMA)   (SMB)
  尺寸
  垂直剖面   2.4mm   2.4mm   0.8mm   0.8mm
  封装面积   13.3mm2   17.9mm2   2.3mm2   3.6mm2
  181mil×114mil   185mil×150mil   60mil×60mil   75mil×75mil
  管芯尺寸   36mil×36mil   50mil×50mil   60mil×60mil   75mil×75mil
  阳极面积   0.472mm2   1.061mm2   1.069mm2   3.240mm2
  正向电压
  1A的VF(V)   0.54   0.41(0.44)   0.35(0.38)
  2A的VF(V)   0.47   0.47(0.50)   0.40(0.43)
  漏电流
  最大IRM(μA)   13   29   6(29)   19(89)
参照图10，实验结果表明，按照本发明的第一、第二、第三和第四实施方案的器件10、46、48和50的漏电流落在相同的通用范围。但是，如表2所示，实验测量结果表明，按照本发明的第一实施方案的器件10显示出比其它实施方案更高的雪崩能量(avalanche energy)。
                      雪崩测试
  管芯         每个设计类型的失效能量[mJ]#
  46   48   50   10
  1   40,5   x   x   45,1
  2   40,5   36,1   32,0   45,1
  3   40,5   x   32,0   40,5
  4   40,5   40,5   36,1   45,1
  5   36,1   36,1   32,0   x
  6   40,5   32,0   36,1   50,0
  7   40,5   40,5   36,1   45,1
  8   36,1   32,0   32,0   50,0
  9   40,5   24,5   36,1   50,0
  10   40,5   40,5   36,1   50,0
  平均   39,6   35,3   34,4   46,8
                        表2
按照本发明的器件可通过在管芯的主表面上淀积或生长氧化物或其它绝缘层而制成。然后可在绝缘层中开设至少一个窗口以使其上方布置有绝缘层的主表面的选定区域暴露。之后可通过注入以及后续的扩散驱动以在管芯20的第一部分24中形成下沉区28。接着，可在绝缘层中开设第二窗口以使管芯20的主表面的预先选定的区域暴露。然后可在被第二窗口暴露的选定区域上淀积肖特基势垒层22。然后形成阴极12以及阳极14，接着形成钝化层30。接下来，在阴极12和阳极14的上方形成暴露阴极12和阳极14的部分的开口。然后将镍被膜施加到阴极12和阳极14被钝化层30中的开口所暴露的部分。接着，在钝化层30中的开口中形成焊料隆起焊盘18。
优选地，按照本发明的多个器件形成在单个晶片中。该晶片在焊料隆起焊盘18形成之后被切决(dice)以获得多个按照本发明的器件。因为阳极和阴极的电触点布置在按照本发明的器件中的公用表面上，因此就不必像垂直传导器件的情况那样需要背部研磨或背部金属溅射。
虽然本发明已经对其具体的实施方案进行了描述，但是许多其它的变化和修改以及其它用途对本领域技术人员是显而易见的。因此优选地，本发明不被本文的具体公开所限定，而应仅由所附的权利要求进行限定。

Claims (18)

1.一种半导体器件封装，包括：
具有第一主表面的半导体管芯；
布置在所述第一主表面的一部分上方并与之欧姆接触的肖特基结构物；
与所述肖特基结构物电连接的第一电极；
与所述半导体管芯的所述第一主表面电连接但与所述第一电极电绝缘的第二电极；
多个焊料隆起焊盘，至少一个所述焊料隆起焊盘连接到所述第一电极和所述第二电极中的一个。
2.如权利要求1所述的半导体器件封装，进一步包括布置在所述第一电极和所述第二电极上方的钝化层，其中所述多个焊料隆起焊盘布置在所述钝化层的自由表面的上方并且穿过所述钝化层中的开口延伸到所述第一和第二电极。
3.如权利要求1所述的半导体器件封装，其中所述第一电极围绕所述第二电极。
4.如权利要求3所述的半导体器件封装，进一步包括形成在所述半导体管芯之中并且布置成围绕在所述第二电极周围的保护环。
5.如权利要求1所述的半导体器件封装，其中所述第二电极围绕所述第一电极。
6.如权利要求5所述的半导体器件封装，进一步包括形成在所述半导体管芯之中并且布置成围绕在所述第一电极周围的保护环。
7.如权利要求1所述的半导体器件封装，其中所述肖特基结构物是钼层。
8.如权利要求1所述的半导体器件封装，其中所述第一电极是阳极，所述第二电极是阴极。
9.如权利要求1所述的半导体器件封装，其中所述半导体管芯包括第一低掺杂部分和第二高掺杂部分，其中所述第一部分布置在所述第二部分上方，以及进一步包括从所述第一部分的主表面向所述第二部分延伸的下沉区，其中所述第二电极电连接到所述下沉区。
10.如权利要求9所述的半导体器件封装，其中所述下沉区包括处在所述第一部分之中的高掺杂区。
11.如权利要求1所述的半导体器件封装，进一步包括布置在所述多个焊料隆起焊盘的至少之一和与其相关的电极之间的镍层。
12.如权利要求1所述的半导体器件封装，其中所述肖特基结构物包括钯层。
13.如权利要求1所述的半导体器件封装，其中所述肖特基结构物包括钒层。
14.如权利要求1所述的半导体器件封装，其中所述第一电极包括铝。
15.如权利要求1所述的半导体器件封装，其中所述第二电极包括铝。
16.如权利要求2所述的半导体器件封装，其中所述钝化层包括氮化硅。
17.如权利要求1所述的半导体器件封装，其中所述半导体管芯包括与所述第一主表面相对的第二主表面，所述第二主表面没有任何电连接。
18.如权利要求1所述的半导体器件封装，其中所述半导体管芯包括为所述半导体器件封装定出侧边界的侧缘。
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