JP2777357B2 - フラッシュメモリ素子の製造方法 - Google Patents

フラッシュメモリ素子の製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はフラッシュメモリ素
子の製造方法に関し、特にポリシリコン層及びシリサイ
ド層の積層構造によりなるゲート電極を有する高電圧用
トランジスタ及び低電圧用トランジスタを形成する過程
においてメモリセルをなす誘電体膜の損傷を最小化する
ことができるフラッシュメモリ素子の製造方法に関する
ものである。
【０００２】
【従来の技術】一般的にプログラム及び消去動作を速や
かに実現するためゲート電極はポリシリコン層及びシリ
サイド層の２層構造を有し、フラッシュＥＥＰＲＯＭセ
ルには８０乃至１５０Å厚さのゲート酸化膜を有する低
電圧用トランジスタと１５０乃至３００Å厚さのゲート
酸化膜を有する高電圧用トランジスタが形成されてい
る。
【０００３】ポリシリコン層／シリサイド層の積層構造
によりなるゲート電極を有する高電圧用トランジスタと
低電圧用トランジスタを包含する一般的なフラッシュメ
モリ素子の製造方法を添付した図面を参照して説明する
と次の通りである。
【０００４】図１乃至図13は一般的なフラッシュメモリ
素子の製造方法を段階別に説明するための素子の断面図
であり、図１はフィールド酸化膜２によりメモリセル領
域Ａ、高電圧用トランジスタ領域Ｂ及び低電圧用トラン
ジスタ領域Ｃが区分されたシリコン基板１上に酸化膜３
が形成されている状態を表す。
【０００５】酸化膜３を一部除去してメモリセル領域Ａ
のシリコン基板１を露出させ（図２参照）、メモリセル
領域Ａにトンネル酸化膜４を形成した後、全体構造上部
に第１ポリシリコン層５を形成する（図３参照）。その
後、高電圧用及び低電圧用トランジスタ領域Ｂ，Ｃに形
成された第１ポリシリコン層５を除去し、メモリセル領
域Ａのトンネル酸化膜４上部に第１ポリシリコン５を残
留させる（図４参照）。
【０００６】各フィールド酸化膜２を包含する全体構造
上部に下部酸化膜6A、窒化膜6B及び上部酸化膜6CのＯＮ
Ｏ構造を有する誘電体膜６を形成した後（図５参照）、
高電圧用及び低電圧用トランジスタ領域Ｂ，Ｃに形成さ
れた誘電体膜６を選択的に除去し、第１次洗浄工程を実
施する（図６参照）。
【０００７】その後、高電圧用及び低電圧用トランジス
タ領域Ｂ，Ｃ上にイオン注入及び第２次洗浄工程を実施
し、ＨＦを使用して高電圧用及び低電圧用トランジスタ
領域Ｂ，Ｃ上に形成された酸化膜３を除去する（図７参
照）。この時、図７を通じてみられるようにメモリセル
領域Ａに形成されたＯＮＯ構造の誘電体膜６の内、上部
酸化膜6CもまたＨＦを用いた酸化膜除去工程時に除去さ
れる。
【０００８】フィールド酸化膜２を除いた全体構造上部
に中間酸化膜6Dを形成し（図８参照）、その後、低電圧
用トランジスタ領域Ｃに形成された中間酸化膜6Dを除去
した後、第３次洗浄工程を実施する（図９参照）。
【０００９】図10に第３次洗浄工程を実施した後、低電
圧用トランジスタ領域Ｃにゲート酸化膜７が形成された
状態を図示した。この時、低電圧用トランジスタ領域Ｃ
にゲート酸化膜７を形成する前に実施する洗浄工程によ
りメモリセル領域Ａに形成されたＯＮＯ構造の誘電体膜
６の内、窒化膜6Bは損傷を受け、ゲート酸化膜７形成時
に窒化膜6B上に上部酸化膜6Cが再び形成されてＯＮＯ構
造の誘電体膜６が形成される。
【００１０】その後、フィールド酸化膜２を包含する全
体構造上部に第２ポリシリコン層８及びシリサイド層９
が順次に形成され（図11参照）、第２ポリシリコン層８
及びシリサイド層９をパターニングして高電圧用及び低
電圧用トランジスタ領域Ｂ，Ｃにゲート電極10B ，10C
を形成する（図12参照）。
【００１１】図13はメモリセル領域Ａをパターニングし
てゲート電極10A を形成した状態を図示する。
【００１２】
【発明が解決しようとする課題】以上のような方法によ
りメモリセル領域Ａ、高電圧用トランジスタ領域Ｂ及び
低電圧用トランジスタ領域Ｃにゲート電極10A ，10B ，
10C を各々形成する過程においてメモリセル領域Ａに形
成された誘電体膜６は各酸化膜除去後実施される洗浄工
程に用いられた洗浄溶液により損傷をうけるため素子の
特性が劣化する問題が発生する。
【００１３】したがって、本発明はゲート電極形成過程
において誘電体膜の損傷を最小限におさえながら均一な
誘電体膜を形成することにより上記の問題点を解消する
ことができるフラッシュメモリ素子の製造方法を提供す
ることにその目的がある。
【００１４】
【課題を解決するための手段】本発明によるフラッシュ
メモリ素子の製造方法はフィールド酸化膜によりメモリ
セル領域、高電圧用トランジスタ領域及び低電圧用トラ
ンジスタ領域に区分されたシリコン基板上に酸化膜を形
成する段階と、メモリセル領域に形成された酸化膜を除
去し、露出されたシリコン基板上にトンネル酸化膜を形
成する段階と、フィールド酸化膜を包含する全体構造上
部に第１ポリシリコン層を形成し、第１ポリシリコン層
を一部除去し、メモリセル領域と高電圧用トランジスタ
領域のアクティブ領域に第１ポリシリコン層を残留させ
る段階と、フィールド酸化膜を包含する全体構造上部に
ＯＮＯ構造の誘電体膜を形成する段階と、低電圧用トラ
ンジスタ領域に形成された誘電体膜を除去した後、洗浄
する段階と、低電圧用トランジスタ領域にゲート酸化膜
を形成した後、全体構造上部に第２ポリシリコン層を形
成する段階と、高電圧用トランジスタ領域に形成された
第２ポリシリコン層及び誘電体膜を除去した後、洗浄す
る段階と、シリコン基板の全体構造上部に第３ポリシリ
コン層及びシリサイド層を順次に形成する段階と、パタ
ーニング工程を通じて高電圧用トランジスタ領域と低電
圧用トランジスタ領域にゲート電極を各々形成する段階
と、パターニング工程を通じてメモリセル領域にゲート
電極を形成する段階によりなる。
【００１５】
【発明の実施の形態】以下、本発明によるフラッシュメ
モリ素子の製造方法を添付した図面を参照して詳細に説
明すると次の通りである。
【００１６】図14乃至図24はフラッシュメモリ素子の製
造方法を説明するための素子の断面図であり、図14はフ
ィールド酸化膜12によりメモリセル領域Ａ、高電圧用ト
ランジスタ領域Ｂ及び低電圧用トランジスタ領域Ｃに区
分されたシリコン基板11上に酸化膜13を形成した状態を
図示した。
【００１７】シリコン基板11が露出されるようにメモリ
セル領域Ａに形成された酸化膜13を除去し、露出された
シリコン基板11上にトンネル酸化膜14を形成する（図15
参照）。フィールド酸化膜12を包含する全体構造上部に
第１ポリシリコン層15を形成し（図16参照）、その後、
第１ポリシリコン層15を一部除去してメモリセル領域2A
と高電圧用トランジスタ領域Ｂのアクティブ領域に第１
ポリシリコン層15を残留させる（図17参照）。
【００１８】フィールド酸化膜12を包含した全体構造上
部に下部酸化膜16A 、窒化膜16B 及び上部酸化膜16C の
ＯＮＯ構造を有する誘電体膜16を形成し（図18参照）、
その後、低電圧用トランジスタ領域Ｃに形成された誘電
体膜16を除去した後、洗浄工程を実施する（図19参
照）。この時、メモリセル領域Ａに形成された誘電体膜
16の内、上部酸化膜16C は洗浄溶液により損傷を受け
る。
【００１９】引き続き、低電圧用トランジスタ領域Ｃに
ゲート酸化膜17を形成した後、全体構造上部に第２ポリ
シリコン層18を形成し（図20参照）、高電圧用トランジ
スタ領域Ｂに形成された第２ポリシリコン層18及び誘電
体膜16を順次に除去した後、洗浄工程を実施する（図21
参照）。
【００２０】図22はシリコン基板11の全体構造上部に第
３ポリシリコン層21及びシリサイド層19を順次に形成し
た状態を図示し、この後、パターニング工程を実施する
ことにより高電圧用トランジスタ領域Ｂと低電圧用トラ
ンジスタ領域Ｃには酸化膜13，17、ポリシリコン層15，
21，18，21及びシリサイド層19とによりなるゲート電極
20B ，20C が各々形成される。
【００２１】更にパターニング工程を再び実施してメモ
リセル領域Ａにトンネル酸化膜14、第１ポリシリコン層
15、誘電体膜16、第２及び第３ポリシリコン層18，21及
びシリサイド層19が積層された構造のゲート電極20A を
形成する（図24参照）。
【００２２】上述したように本発明によるゲート電極20
A ，20B ，20C 形成時、メモリセル領域Ａに形成された
誘電体膜16、特に、上部酸化膜16C は低電圧用トランジ
スタ領域Ｃに形成された誘電体膜16を除去した後、実施
される洗浄過程においてのみ損傷を受けるため誘電体膜
16の損傷回数を最小化することができるため良好な誘電
体膜を形成することができる。
【００２３】上記説明において第２ポリシリコン層18又
は第１ポリシリコン層15上に第３ポリシリコン層21が形
成されているが、第１及び第２ポリシリコン層15，18の
厚さが充分な場合は第３ポリシリコン層21を形成しない
ことも有り得る。
【００２４】
【発明の効果】上述したように本発明によればゲート電
極形成過程において洗浄工程による誘電体膜の損傷を最
大限減少することにより素子の特性を向上することがで
きる効果がある。
【図面の簡単な説明】
【図１】フラッシュメモリ素子の一般的な製造方法を説
明するための素子の断面図である。
【図２】フラッシュメモリ素子の一般的な製造方法を説
明するための素子の断面図である。
【図３】フラッシュメモリ素子の一般的な製造方法を説
明するための素子の断面図である。
【図４】フラッシュメモリ素子の一般的な製造方法を説
明するための素子の断面図である。
【図５】フラッシュメモリ素子の一般的な製造方法を説
明するための素子の断面図である。
【図６】フラッシュメモリ素子の一般的な製造方法を説
明するための素子の断面図である。
【図７】フラッシュメモリ素子の一般的な製造方法を説
明するための素子の断面図である。
【図８】フラッシュメモリ素子の一般的な製造方法を説
明するための素子の断面図である。
【図９】フラッシュメモリ素子の一般的な製造方法を説
明するための素子の断面図である。
【図10】フラッシュメモリ素子の一般的な製造方法を説
明するための素子の断面図である。
【図11】フラッシュメモリ素子の一般的な製造方法を説
明するための素子の断面図である。
【図12】フラッシュメモリ素子の一般的な製造方法を説
明するための素子の断面図である。
【図13】フラッシュメモリ素子の一般的な製造方法を説
明するための素子の断面図である。
【図14】本発明によるフラッシュメモリ素子の製造方法
を説明するための素子の断面図である。
【図15】本発明によるフラッシュメモリ素子の製造方法
を説明するための素子の断面図である。
【図16】本発明によるフラッシュメモリ素子の製造方法
を説明するための素子の断面図である。
【図17】本発明によるフラッシュメモリ素子の製造方法
を説明するための素子の断面図である。
【図18】本発明によるフラッシュメモリ素子の製造方法
を説明するための素子の断面図である。
【図19】本発明によるフラッシュメモリ素子の製造方法
を説明するための素子の断面図である。
【図20】本発明によるフラッシュメモリ素子の製造方法
を説明するための素子の断面図である。
【図21】本発明によるフラッシュメモリ素子の製造方法
を説明するための素子の断面図である。
【図22】本発明によるフラッシュメモリ素子の製造方法
を説明するための素子の断面図である。
【図23】本発明によるフラッシュメモリ素子の製造方法
を説明するための素子の断面図である。
【図24】本発明によるフラッシュメモリ素子の製造方法
を説明するための素子の断面図である。
【符号の説明】
１，11…シリコン基板 ２，12…フィールド酸化膜 ３，13…酸化膜 ４，14…トンネル酸化膜 ５，15…第１ポリシリコン層 6A，16A …下部酸化膜 6B，16B …窒化膜 6C，16C …上部酸化膜 6D…中間酸化膜 ６，16…誘電体膜 ７，17…ゲート酸化膜 ８，18…第２ポリシリコン層 ９，19…シリサイド層 21…第３ポリシリコン層 10A 〜10C ，20A 〜20C …ゲート電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/115 H01L 21/8247 H01L 27/10 481 H01L 29/788 H01L 29/792

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 フラッシュメモリ素子の製造方法におい
    て、 フィールド酸化膜によりメモリセル領域、高電圧用トラ
    ンジスタ領域及び低電圧用トランジスタ領域に区分され
    たシリコン基板上に酸化膜を形成する段階と、 メモリセル領域に形成された酸化膜を除去し、露出され
    たシリコン基板上にトンネル酸化膜を形成する段階と、 フィールド酸化膜を包含する全体構造上部に第１ポリシ
    リコン層を形成し、第１ポリシリコン層を一部除去し、
    メモリセル領域と高電圧用トランジスタ領域のアクティ
    ブ領域に第１ポリシリコン層を残留させる段階と、 フィールド酸化膜を包含する全体構造上部にＯＮＯ構造
    の誘電体膜を形成する段階と、 低電圧用トランジスタ領域に形成された誘電体膜を除去
    した後、洗浄する段階と、 低電圧用トランジスタ領域にゲート酸化膜を形成した
    後、全体構造上部に第２ポリシリコン層を形成する段階
    と、 高電圧用トランジスタ領域に形成された第２ポリシリコ
    ン層及び誘電体膜を除去した後、洗浄する段階と、 シリコン基板の全体構造上部に第３ポリシリコン層及び
    シリサイド層を順次に形成する段階と、 パターニング工程を通じて高電圧用トランジスタ領域と
    低電圧用トランジスタ領域にゲート電極を各々形成する
    段階と、 パターニング工程を通じてメモリセル領域にゲート電極
    を形成する段階とによりなるフラッシュメモリ素子の製
    造方法。
  2. 【請求項２】 フラッシュメモリ素子の製造方法におい
    て、 フィールド酸化膜によりメモリセル領域、高電圧用トラ
    ンジスタ領域及び低電圧用トランジスタ領域に区分され
    たシリコン基板上に酸化膜を形成する段階と、 メモリセル領域に形成された酸化膜を除去し、露出され
    たシリコン基板上にトンネル酸化膜を形成する段階と、 フィールド酸化膜を包含する全体構造上部に第１ポリシ
    リコン層を形成し、第１ポリシリコン層を一部除去して
    メモリセル領域と高電圧用トランジスタ領域のアクティ
    ブ領域に第１ポリシリコン層を残留させる段階と、 フィールド酸化膜を包含した全体構造上部にＯＮＯ構造
    の誘電体膜を形成する段階と、 低電圧用トランジスタ領域に形成された誘電体膜を除去
    した後、洗浄する段階と、 低電圧用トランジスタ領域にゲート酸化膜を形成した
    後、全体構造上部に第２ポリシリコン層を形成する段階
    と、 高電圧用トランジスタ領域に形成された第２ポリシリコ
    ン層及び誘電体膜を除去した後、洗浄する段階と、 シリコン基板の全体構造上部にシリサイド層を形成する
    段階と、 パターニング工程を通じて高電圧用トランジスタ領域と
    低電圧用トランジスタ領域にゲート電極を各々形成する
    段階と、 パターニング工程を通じてメモリセル領域にゲート電極
    を形成する段階とによりなるフラッシュメモリ素子の製
    造方法。
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