JPH1065027A - 半導体不揮発性記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 この発明は、重ね合わせ余裕が確保できない
シュリンクされたメモリセルにおいても重ね合わせ余裕
が確保できるようにしたコントロールゲートのマスク形
状を提供することを目的とする。 【解決手段】 この発明の半導体不揮発性記憶装置は、
半導体基板上に、層間絶縁膜を介してフローティングゲ
ートとコントロールゲートが積層されたスタックゲート
を設けた半導体不揮発性記憶装置において、前記コント
ロールゲートは、フィールド酸化膜７内で４５゜以上の
曲げ部分５２が設けられたマスク５１を用いて形成し
た。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、フローティング
ゲート上に層間絶縁膜を介してコントロールゲートが積
層されたスタックゲート構造を有する半導体不揮発性記
憶装置に関する。

【０００２】

【従来の技術】電気的に書き換えおよび消去可能な半導
体不揮発性記憶装置（以下、ＥＥＰＲＯＭという。）の
中でフラッシュＥＥＰＲＯＭ（以下、フラッシュメモリ
という。）が、近年注目されている。

【０００３】従来のＥＥＰＲＯＭは一般に単ビット消去
を基本にしているの対し、フラッシュメモリはブロック
単位での消去を前提としている。このため、フラッシュ
メモリは、従来のＥＥＰＲＯＭに比べると比較的使いに
くい装置であるが、１ビットの単素子化やブロック消去
等の採用により、ＤＲＡＭ（ダイナミック・ランダム・
アクセス・メモリ）に匹敵或いはそれ以上の集積度が期
待できる次世代のメモリ（ＲＯＭ）として注目されてお
り、その市場の大きさは計り知れない。

【０００４】フラッシュメモリには、いろいろな構造・
方式のものが提案されているが、その一つとして、米国
特許第５，２８０，４４６号に提案されている構造・方
式がある。

【０００５】この方式のメモリセルの構造は図９に示す
ように、基板１に形成されるソース２・ドレイン３間の
チャネル領域が２つの領域からなっており、ソース側の
チャネル領域上には、ゲート絶縁膜１１を介してセレク
トゲート６が形成され、ドレイン側のチャネル領域上に
はゲート絶縁膜１２を介してフローティングゲート４が
形成されている。このフローティングゲート４上にはイ
ンターポリ絶縁膜（層間絶縁膜）１３を介してコントロ
ールゲート５が形成されている、以下、これらを合わせ
てスタックゲートという。また、セレクトゲート６は絶
縁膜１４を挟んでコントロールゲート５上を乗り越え、
後述するようにチャネル長方向の隣のセルのセレクトゲ
ートとつながっている。

【０００６】このような構造をとることにより、ソース
側の基板チャネル領域からフローティングゲート４への
チャネルホットエレクトロン注入、いわゆるＳＳＩ方式
（Ｓｏｒｃｅ Ｓｉｄｅ Ｉｎｊｅｃｔｉｏｎ）が可能
になっており、ドレイン側からのチャネルホットエレク
トロン注入による方式に比べ、高い電子注入効率を実現
している。また、セレクトゲート６を有することによ
り、オーバーイレースの問題も解決している。

【０００７】図１０に、この方式のメモリセルをアレイ
状に配置した様子を示す。図１６（ａ）は上面図、
（ｂ）は同図のＡ−Ａ’線断面図である。各メモリセル
のドレイン３側のチャネル領域上は、ゲート酸化膜１２
を介して各セルに個別のフローティングゲート４で覆わ
れており、またインターポリ絶縁膜１３を介してフロー
ティングゲート４を覆うように形成されたコントロール
ゲート５はチャネル幅方向（ソースからドレインに向か
う方向に垂直な方向）へライン状に延び、複数のセルで
共通となっている。また、その方向の隣り合うセルはフ
ィールド酸化膜（素子分離領域）７によって分離されて
いる。

【０００８】一方、各メモリセルのソース２側のチャネ
ル領域をゲート酸化膜１１を介して覆うセレクトゲート
６は、コントロールゲート５上を乗り越えてチャネル長
方向（ソースからドレインに向かう方向）へライン状に
のび、その方向の複数のセルで共通となっている。ソー
ス２及びドレイン３は拡散層で構成され、チャネル幅方
向に複数のメモリセルで共通化されるライン状に形成さ
れている。

【０００９】このことにより、コントロールゲート５と
セレクトゲート６のマトリックス選択によりある特定の
セルが選択可能となり、チャネル幅方向でのドレイン３
の共通化が可能となり、ドレインライン３を拡散層で形
成することにより、コンタクトホールが不必要となって
素子面積の低減を実現することができる。

【００１０】この素子のセレクトゲート６はフローティ
ングゲート４、インターポリ絶縁膜１３、コントロール
ゲート５およびコントロールゲート５上の絶縁膜１４上
を乗り越えて長くライン状に延びていて、ワード線とし
て用いられている。

【００１１】また、セレクトゲート６の抵抗は、動作速
度に大きくかかわっており、低抵抗化が重要である。こ
のためセレクトゲート６には、ポリシリコンとタングス
テンシリサイド等の高融点金属シリサイド膜を積層し
た、いわゆるポリサイドゲートが通常用いられている。

【００１２】

【発明が解決しようとする課題】上記したフラッシュメ
モリにおいては、フローティングゲートとコントロール
ゲートをセルフアライン化するために、スタックゲート
を同時にエッチングしている。このエッチング工程（以
下、ＳＡＭＯＳエッチング工程という。）において、基
板のエッチングやダメージを防ぎ且つＳＡＭＯＳエッチ
ングを容易にする目的で図１１に示すようなウイグル型
コントロールゲートが提案されている。このウイグル型
コントロールゲートは、フィールド酸化膜７上で４５゜
の角度の曲げ部分５０を持つ形状のコントロールゲート
マスク５Ｍを用いて形成している。なお、図１１におい
て、４Ｍはフローティングゲートマスクである。このウ
イグル型コントロールゲート５の形状は、図１２に示す
ように、パターニングにおける写真製版時に曲げ部分へ
の光の入り込みが少なくなるために丸まった形にパター
ニングされてしまう。これはフローティングゲートマス
ク４Ｍとコントロールゲートマスク５Ｍの重ね合わせ余
裕（図中Ａ）を減らす方向であり、フローティングゲー
ト４のショートを引き起こす原因となる。

【００１３】図１３及び図１４に示すように、メモリセ
ルサイズが縮小（シュリンク）されていくとさらに、コ
ントロールゲート５の曲げ部分への光の入り込みが少な
くなり、上記重ね合わせ余裕（図中Ａ）が確保できなく
なるという欠点がある。例えば、０．８μｍルールでは
重ね合わせ余裕が確保できても、０．６μｍルールで
は、重ね合わせ余裕が確保できず、ウイグル型コントロ
ールゲートは使用できない。

【００１４】従来、スタックゲートのエッチング時に基
板の掘れ、ダメージの防止を増速酸化により実現したり
（例えば、特開平５−１３７７０号公報参照）、周辺ト
ランジスタ領域のＯＮＯ膜除去時の基板ダメージ防止方
法が提案されている（例えば、特開平４−１８６７７８
号公報、特開平６−３１０７３３号公報、特開平７−１
３５２６４号公報参照）が、これらの各方法において
は、ゲート形状について、何等開示も示唆もされていな
い。また、特開平６−１８８３９５公報には、セル面積
縮小の目的で折れ曲がったゲート形状が提案されている
が、スタックゲートに対しては何等開示も示唆もされて
いない。

【００１５】この発明は、上述した従来の問題点を解決
するためになされたものにして、従来では、重ね合わせ
余裕が確保できないシュリンクされたメモリセルにおい
ても重ね合わせ余裕が確保できるようにしたコントロー
ルゲートのマスク形状を提供することを目的とする。

【００１６】

【課題を解決するための手段】この発明の半導体不揮発
性記憶装置は、半導体基板上に、層間絶縁膜を介してフ
ローティングゲートとコントロールゲートが積層された
スタックゲートを設けた半導体不揮発性記憶装置におい
て、前記コントロールゲートは、素子分離領域内で４５
゜以上の曲げ部分が設けられていることを特徴とする。

【００１７】上記のように構成することで、コントロー
ルゲート用のマスクの曲げ部分を大きくとることがで
き、写真製版によるパターニング時に光の入り込む面積
を大きくとることができるため、より小さなメモリセル
で十分な重ね合わせ余裕を確保できる。

【００１８】また、前記曲げ部分は、４５゜ラインと垂
直ラインとが交互に組み合わせて形成されていることを
特徴とする。

【００１９】上記のように構成することで、最小グリッ
ド上にすべての点をレイアウトできるため、マスク作成
及び検査を容易にすることができる。

【００２０】

【発明の実施の形態】以下、この発明の実施の形態を図
面に従い説明する。図１ないし図７はこの発明の半導体
不揮発性記憶装置の構造を実現するための製造方法を工
程別に示す図である。

【００２１】まず、シリコン半導体基板１上に通常の選
択酸化法により素子分離のためのフィールド酸化膜７を
形成し、続いてゲート酸化膜１２を熱酸化により８ｎｍ
の厚さ成長させた後、フローティングゲート４となるリ
ンドープのポリシリコン１をＬＰ−ＣＶＤ法により堆積
する。次に、レジスト塗布及び現像等の公知の写真製版
技術及びドライエッチング技術を用いてフローティング
マスク４Ｍにより図１の点線で囲まれた領域４１を開口
する。これはフローティングゲート４とコントロールゲ
ート６を同時にエッチングするＳＡＭＯＳエッチングを
行ったときに、フィールド酸化膜７を介してフローティ
ングゲート４を分離し、フローティングゲート４を形成
するためである（図１参照）。

【００２２】次に、フローティングゲート４とコントロ
ールゲート間５の絶縁のために、フローティングゲート
４となるポリシリコンの表面に熱酸化法により酸化膜を
１０ｎｍ成長させ、続いてＬＰ−ＣＶＤ法により窒化膜
を１５ｎｍ堆積し、最後にこの窒化膜の表面の５ｎｍ程
を熱酸化により酸化膜として、層間絶縁膜となるＯＮＯ
膜１３を形成する。そして、コントロールゲート５とな
るリンドープのポリシリコンをＬＰ−ＣＶＤ法にて１５
０ｎｍ堆積、続いてＬＰ−ＣＶＤ法にてコントロールゲ
ート上の絶縁膜となる１５０ｎｍのＨＴＯ膜１４を堆積
する。その後、フォトリソグラフィにてウイグル型コン
トロールゲート５のパターンを有するコントロールゲー
トマスク５１を形成する（図２参照）。

【００２３】このコントロールゲートマスク５１は図３
に示すように、従来マスクの作成及びチェックを容易に
するために曲げ部分を変更している。即ち、従来、４５
°ラインのみで作成されていた曲げ部分を重ね合わせ余
裕を広げるために４５°ライン及び垂直ラインを交互に
組み合わせて曲げ部分５２を作成し、全体としての角度
は４５°以上の角度を実現している。図１１に示すよう
な従来の方法の４５°ラインのみで作成された曲げ部分
５０を有するコントロールゲートマスク５Ｍの場合、４
５°ラインの交わる点で重ね合わせ余裕が制限されてし
まい、これ以上増やすことができない。そこで、図３に
示すように、この発明においては、４５°ライン及び垂
直ラインを交互に組み合わせて曲げ部分５２を作成する
ことで重ね合わせ余裕をさらに広げることを可能として
いる。この結果、図３の網掛け部の面積を広げることが
可能となり、写真製版時における光の入り込み量を多く
できパターンの丸まりによる重ね合わせ余裕の減少を防
ぐことができる。

【００２４】図８に、この発明によりコントロールゲー
トマスクと、図１１に示すコントロールゲートマスクを
それぞれ容易し、ｉ線、ＮＡ＝０．５４、σ＝０．６に
より、光強度分布のシミュレーションを行った結果を示
す。（ａ）はこの発明、（ｂ）は従来例である。曲げ部
分（くぼみ部分）の距離は従来型で０．２４μｍ、この
発明のマスク形状で０．３０μｍとなっており、光強度
分布のシミュレーション結果からもこの発明のコントロ
ールゲートマスク形状の効果が確認できる。これによ
り、従来の方法では重ね合わせ余裕を確保できないシュ
リンクしたメモリセルにおいても十分な重ね合わせ余裕
を確保し、フローティングゲート４のショートを防ぎな
がら、基板の掘れ及びダメージを与えることなくＳＡＭ
ＯＳエッチングを行うことができる。

【００２５】上記のように曲げ部分５２を有するコント
ロールゲートマスク５１を形成した後、これを同一のマ
スクとしてＨＴＯ膜１４、コントロールゲート５となる
ポリシリコン膜、ＯＮＯ膜１３、フローティングゲート
４となるポリシリコン膜をＳＡＭＯＳエッチングし、ス
タックゲートＳＧを形成する（図４参照）。

【００２６】続いて、ソース側のチャネル領域上とコン
トロールゲート５の半分ほど覆うように、レジストマス
ク３１を形成し、ソース領域とドレイン領域に砒素イオ
ンを注入エネルギー５０ＫｅＶ、ドーズ量５×１０¹⁵ｃ
ｍ^-3の条件で注入する（図５参照）。

【００２７】次に、レジストを除去した後、先に成膜し
たＨＴＯ膜１４上に、ＬＰ−ＣＶＤ法により、４００ｎ
ｍのシリコン窒化膜を、続いて４００ｎｍのＨＴＯ膜を
形成する。先に、デポジションしたシリコン窒化膜をス
トッパーとして一番上のＨＴＯ膜をエッチバックし、次
に下の酸化膜をストッパーとして窒化膜をエッチバック
し、次に、この窒化膜をマスクにして希フッ酸により酸
化膜をエッチングして、シリコン窒化膜とシリコン酸化
膜の積層からなる絶縁膜のサイドウォール１５を形成し
た後、ソース領域２側のチャネル領域上のゲート酸化膜
１１を熱酸化により成長させた後に、ＬＰ−ＣＶＤ法に
よりセレクトゲート６の一部となる１５０ｎｍのリンド
ープのポリシリコン膜を形成し、この上に高融点シリサ
イドとしてタングステンシリサイドを堆積させ、パター
ニングを行いセレクトゲート６を形成する。そして、層
間絶縁膜の堆積、コンタクトホールの形成、金属配線の
形成等を行うことにより、この発明による半導体不揮発
性記憶装置が完成する。

【００２８】上記した実施の形態においては、フラッシ
ュメモリにこの発明を適用した場合につき説明したが、
この発明はフラッシュメモリに限られず、スタックゲー
ト構造を有する他の半導体不揮発性記憶装置に適用する
ことができる。

【００２９】

【発明の効果】以上説明したように、この発明によれ
ば、曲げ部分を大きくとることができ、写真製版による
パターニング時に光の入り込む面積を大きくとることが
できるため、より小さなメモリセルで十分な重ね合わせ
余裕を確保できる。

【００３０】また、曲げ部分は、４５゜ラインと垂直ラ
インとが交互に組み合わせて形成することで、最小グリ
ッド上にすべての点をレイアウトできるため、マスク作
成及び検査を容易にすることができる。

【図面の簡単な説明】

【図１】この発明の半導体不揮発性記憶装置の構造を実
現するための製造方法を示す平面図である。

【図２】この発明の半導体不揮発性記憶装置の構造を実
現するための製造方法を示す平面図である。

【図３】この発明の半導体不揮発性記憶装置の構造を実
現するための製造方法を示す要部を拡大した平面図であ
る。

【図４】この発明の半導体不揮発性記憶装置の構造を実
現するための製造方法を示す断面図である。

【図５】この発明の半導体不揮発性記憶装置の構造を実
現するための製造方法を示す断面図である。

【図６】この発明の半導体不揮発性記憶装置の構造を実
現するための製造方法を示す断面図である。

【図７】この発明の半導体不揮発性記憶装置の構造を実
現するための製造方法を示す断面図である。

【図８】ウイグル型コントロールゲートマスクの光強度
シミュレーション結果を示す図であり、（ａ）はこの発
明、（ｂ）は従来例をそれぞれ示す。

【図９】従来の半導体不揮発性記憶装置の断面図であ
る。

【図１０】従来の半導体不揮発性記憶装置を示し、
（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’線断面図で
ある。

【図１１】従来のウイグル型コントロールゲートのマス
ク構成を示す概略平面図である。

【図１２】図１１のマスクを用いてパターニングした後
のウイグル型メモリセルを示す概略構成図である。

【図１３】シュリンクした後の従来のウイグル型コント
ロールゲートのマスク構成を示す概略平面図である。

【図１４】図１３のマスクを用いてパターニングした後
のウイグル型メモリセルを示す概略構成図である。

【符号の説明】

１ 半導体基板 ４ フローティングゲート ５ コントロールゲート ６ セレクトゲート ７ フィールド酸化膜（素子分離領域） ５１ ウイグル型のコントロールゲートマスク ５２ 曲げ部分

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に、層間絶縁膜を介してフ
   ローティングゲートとコントロールゲートが積層された
   スタックゲートを設けた半導体不揮発性記憶装置におい
   て、前記コントロールゲートは、素子分離領域内で４５
   ゜以上の曲げ部分が設けられていることを特徴とする半
   導体不揮発性記憶装置。
2. 【請求項２】 前記曲げ部分は、４５゜ラインと垂直ラ
   インとが交互に組み合わせて形成されていることを特徴
   とする請求項１に記載の半導体不揮発性記憶装置。