JPS63306670A

JPS63306670A - 半導体記憶装置の製造方法

Info

Publication number: JPS63306670A
Application number: JP62141395A
Authority: JP
Inventors: Hideo Kato; 秀雄加藤; Hiroshi Iwahashi; 岩橋　弘; Masamichi Asano; 正通浅野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-06-08
Filing date: 1987-06-08
Publication date: 1988-12-14
Anticipated expiration: 2009-06-01
Also published as: JPH0642548B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、電気的に書換えが可能な不揮発性の半導体
記憶装置の製造方法に関する。

（従来の技術）従来、この種の不揮発性半導体記憶装置は、例えば第４
図に示すように構成されている。第４図において（ａ）
図はパターン平面図、（ｂ）図は（ａ）図のＡ−Ａ−線
に沿った断面構成図で、ＳＧはセレクトトランジスタ、
ＣＴはセルトランジスタ（データ記憶用トランジスタ）
を示している。上記セレクトトランジスタＳＧは、Ｐ型
半導体基板１１の主表面に形成されるＮ十型のソース。

ドレイン領域１２．　ｌ（と、これらソース、ドレイン
領域１２．１３間のチャネル領域１４上にゲート絶縁膜
１５を介して形成されるゲート電極１６とから構成され
る。また、上記セルトランジスタＣＴは、上記半導体基
板１１の主表面に形成されるＮ十型のソース、ドレイン
領域１７．　１８と、これらソース、ドレイン領域１７
．１８間のチャネル領域１９上に第１のゲート絶縁膜２
０を介して形成されるフローティングゲート電極２１と
、このフローティングゲート電極２１上に第２のゲート
絶縁膜２２を介して形成されるコントロールゲート電極
２３とから構成されている。

上記ケート絶縁膜２０は、書込み時にファウラーノルド
ハイムトンネル電流が流れやすくするための薄膜領域２
０ａを有し、この領域２０ａを介してフローティングゲ
ート電極２１に電子を注入するようになっている。なお
、上記セレクトトランジスタＳＧのゲート電極１Ｂとセ
ルトランジスタＣＴのフローティングゲート電極２１は
例えば同じ第１層目のポリシリコン層から形成され、コ
ントロールゲート電極２８は第２層目のポリシリコン層
から成る。

しかし、上記のようにセレクトトランジスタＳＧのゲー
ト電極１Ｂを第１層目のポリシリコン層で形成するため
には、まず第１層目のポリシリコン層をパターニングし
てゲート電極１６とフローティングゲート電極２１を形
成した後、第２のゲート絶縁膜２２および第２層目のポ
リシリコン層を順次形成し、第２層目のポリシリコン層
をパターニングしてコントロールゲート電極２３を形成
する。この際、第２層目のポリシリコン層のパターニン
グ時に、第１層目のポリシリコン層パターン（フローテ
ィングゲート電極２１）との間にマスクずれが生じ易く
、セルトランジスタＣＴにおけるフローティングゲート
電極２１とコントロールゲート電極２３とのカップリン
グ容量を充分大きく取るためにはマスク合わせの余裕を
取らなければならず、フローティングゲート部を自己整
合的に決定できない。このため、セル面積が増大して微
細化に向かない。これは、第２層目のポリシリコン層で
セレクトトランジスタＳＧを形成する場合にも同様なこ
とが言える。

上記セルトランジスタＣＴのフローティングゲート電極
２１とコントロールゲート電極２３とを自己整合的に形
成するために、第１層目のポリシリコン層をパターニン
グしてセレクトトランジスタＳＧのゲート電極１６のみ
を予め形成した後、このゲート電極１６上にも絶縁膜を
介してコントロールゲート電極２３と同じ層（第２層目
）のポリシリコン層を形成し、同一のパターンで第２層
目と第１層目のポリシリコン層をエツチングしてセルト
ランジスタＣＴのコントロールゲート電極２３とフロー
ティングゲート電極２１とを形成した後、セレクトトラ
ンジスタＳＧのゲート電極１Ｂ上の上記第２層目のポリ
シリコン層をエツチングして除去する方法も知られてい
る。このようにセレクトトランジスタＳＧのゲート電極
ｌＧ上の第２層目のポリシリコン層を除去するのは、残
存させておくとフローティング状態となるので素子特性
に悪影響を及ぼす可能性があるためである。しかし、こ
のような製造方法を用いる場合には、２層目の導電層を
形成する際に、セルトランジスタ部は自己整合的に形成
するために第１層目と第２層目ののポリシリコン層が重
なった部分にレジストを残し、マスクずれを考慮して第
１層目の導電層より内側にレジストを形成しなければな
らない。また、自己整合的にセルトランジスタの電極を
形成するために、セレクトトランジスタの予め形成した
第１層目の導電層がマスクずれによりエツチングされな
いよう保護するために、所定の間隔を取る必要から充分
大きなレジストで覆わなければならず、このため前述し
た製造方法と同様に微細化に向かない欠点がある。

（発明が解決しようとする問題点）上述したように、従来の半導体記憶装置の製造方法では
、自己整合的にセレクトトランジスタとセルトランジス
タの電極を形成するとセレクトトランジスタのゲート電
極上の導電層がフローティング状態となる欠点がある。

また、セル面積の増大を招くことなくセレクトトランジ
スタのフローティングの導電層を除去することができな
い欠点がある。

この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、自己整合的にセレクトトラン
ジスタとセルトランジスタとを形成するにもかかわらず
、セレクトトランジスタのゲート電極上の導電層がフロ
ーティング状態となったり、セル面積が増大したりする
ことがない半導体記憶装置の製造方法を提供することで
ある。

［発明の構成］（問題点を解決するための手段と作用）すなわち、この
発明においては、上記の目的を達成するために、半導体
基板上に第１の絶縁膜を形成し、この第１の絶縁膜上に
第１のポリシリコン層（第１の導電層）を形成する。次
に、このポリシリコン層上に第２の絶縁膜を形成し、上
記第２の絶縁膜および第１のポリシリコン層を選択的に
除去して第１の開孔を形成した後、全面に第２のポリシ
リコン層（第２の導電層）を形成する。

続いて、上記第２のポリシリコン層を選択的に除去して
第２の開孔を形成し、上記第２のポリシリコン層、第２
の絶縁膜および第１のポリシリコン層を同一のパターン
で自己整合的に選択的に除去する。そして、全面に第３
の絶縁膜を形成し上記第１．第２の開孔内における上記
第１．第２のポリシリコン層上にそれぞれコンタクトホ
ールを形成し、上記第３の絶縁膜上に配線層を形成して
上記第１のポリシリコン層と第２のポリシリコン層とを
接続するようにしている。

このような製造方法によれば、第１層目のポリシリコン
層と第２層目のポリシリコン層とを同一のパターンでエ
ツチングするのでマスクずれを考慮する必要はなく、パ
ターン面積の増大を招くことなく自己整合的にセルトラ
ンジスタのフローティングゲート電極とコントロールゲ
ート電極を形成できる。また、セレクトトランジスタの
ゲート電極とこのゲート電極上に残存されている第２層
目のポリシリコン層とを接続しているので、ゲート電極
上のポリシリコン層がフローティング状態となることに
よる素子特性への悪影響を防止できる。

（実施例）以下、この発明の一実施例について図面を参照して説明
する。第３図（ａ）、（ｂ）は半導体記憶装置のメモリ
セル部（セレクトトランジスタＳＧおよびセルトランジ
スタＣＴ）のパターン平面図および断面構成図をそれぞ
れ示しており、第３図において前記第４図と同一構成部
分には同じ符号を付している。前記第４図の構成と異な
るのは、図示する如くセレクトトランジスタＳＧのゲー
ト電極ｌＢ上にシリコン酸化膜２２１／シリコン窒化膜
２２２／シリコン酸化膜２２３から成る３層構造の絶縁
膜を介してセルトランジスタＣＴのコントロールゲート
電極２３と同じ第２層目のポリシリコン層２４が形成さ
れていることである。また、セルトランジスタＣＴにお
けるフローティングゲート電極２１とコントロールゲー
ト電極２３との間の絶縁膜として、上記３層構造膜が用
いられている。上記ポリシリコン層２４は動作時にフロ
ーティング状態とならないように、ゲート電極１６と電
気的に接続する。この接続部は、例えば同一のワード線
に何か所か設けている。

第１図（ａ）〜（１）は上記ゲート電極１６とポリシリ
コン層２４との接続部の製造工程を順次示すもので、（
１）図のパターン平面図を第２図に示す。上記第３図に
示すメモリセル部と、上記第１図および第２図に示す第
１層目のポリシリコン層（ゲート電極１Ｂ）と第２層目
のポリシリコン層２４との接続部は次のようにして形成
する。

まず、（ａ）図に示すように半導体基板ｌｌ上に素子分
離用のフィールド酸化膜２５を形成し、このフィールド
酸化膜２５で分離された素子領域に不純・物のイオン注
入を行なってＮ十型の拡散層１７を形成する。次に、素
子領域の半導体基板ｌｌ上に絶縁膜（ゲート絶縁膜１５
．２０）を形成し、上記拡散層１７上の薄膜の形成予定
領域（２０ａ）のゲート酸化膜２０を選択的に除去した
後、再び半導体基板１１の熱酸化を行なって厚さが約１
００人程度の薄膜領域２０ａを形成する。

次に、上記フィールド酸化膜２５上および上記絶縁膜２
０上の全面に第１層目のポリシリコン層２６をデポジシ
ョン形成する。続いて、このポリシリコン層２Ｂの熱酸
化を行なって表面にシリコン酸化膜２２１を形成し、こ
のシリコン酸化膜２２、上にＳｉ３Ｎ４膜２２２をデポ
ジション形成する。引続き、上記Ｓｉ３Ｎ４膜２２２上
にシリコン酸化膜２２３を形成することにより酸化膜／
窒化膜／酸化膜のＯＮＯ構造膜を形成する。このＯＮＯ
構造膜を用いるのは、窒化膜の誘電率が酸化膜（Ｓｉ０
２膜）より高く、酸化膜のみで上記第１層目のポリシリ
コン層２６とこれから形成する第２層目のポリシリコン
層との間の容量を得る場合よりも小さなパターン面積で
大きな容量が得られるためである。第１層目のポリシリ
コン層２Ｂと第２層目のポリシリコン層との間の絶縁膜
は、第１層目のポリシリコン層２Ｂから成るフローティ
ングゲート電極２１からの電荷の漏れを低くするため、
および第１層目のポリシリコン層２Ｂと第２層目のポリ
シリコン層との間の耐圧を向上させるためには、ある程
度の膜厚が必要である。従って、Ｓｉ３Ｎ４膜を用いれ
ば５ｉ０２膜のみの時と同じ厚さで大きな容量が得られ
る。不揮発性の半導体記憶装置においては、第２層目の
ポリシリコン層から成るコントロールゲート電極２３に
高電位を印加し、このコントロールゲート電極２３トフ
ローテイングゲート電極２１との容量結合によりフロー
ティングゲート電極２１の電位を上昇せしめて電子を薄
い酸化膜部分（薄膜領域２０ａ）からフローティングゲ
ート電極２１に注入するので、フローティングゲート電
極２１とコントロールゲート電極２３との間の容量が大
きい方がブローティングゲート電極２１の電位の上昇が
大きくなって好ましい。

次に、上記第１層目のポリシリコン層２Ｂをパターニン
グするために、全面にフォトレジスト２７を塗布してパ
ターニングを行なう（（ｂ）図）。次に、上記フォトレ
ジストパターン２７をマスクとして上記シリコン酸化膜
２２３．シリコン窒化膜、２２２゜シリコン酸化膜２２
１、およびポリシリコン層２Ｂを除去して開孔２６ａを
形成する（（Ｃ）図）。メモリセル部では第３図（ａ）
の破線内が取り除かれる部分となる。この時、メモリセ
ル部以外の周辺回路のポリシリコン層２６も同時にパタ
ーニングする。続いて、上記エツチングのマスクとして
用いたフォトレジストパターン２７を剥離し、ポリシリ
コン層２Ｂの側壁を酸化した後、第２層目のポリシリコ
ン層２８をデポジション形成する（（ｄ）図）。

この時、周辺回路部分にも上記第２層目のポリシリコン
層２８が形成されるので、次の工程でメモリセル部を除
く周辺回路部のポリシリコン層２８をエツチングして除
去する。この際、第１層目のポリシリコン層２Ｇと第２
層目のポリシリコン層２８とのコンタクトを取るために
、（ｅ）図に示すようにフォトレジスト２９を塗布して
パターニングを行ない、このフォトレジストパターン２
９をマスクとして上記第２層目のポリシリコン層２８を
エツチングする。これによって、メモリセルアレイ中に
第２層目のポリシリコン層２８のない部分（開孔２８ａ
）が形成される（（ｆ）図）。

次に、セレクトトランジスタＳＧとセルトランジスタＣ
Ｔを形成するために、再び全面にフォトレジスト３０を
塗布してパターニングを行ない（（ｇ）図）、このフォ
トレジストパターン３０をマスクとして上記第２層目の
ポリシリコン層２８、シリコン酸化膜２２３、シリコン
窒化膜２２２、シリコン酸化膜２２０、および第１層目
のポリシリコン層２Ｂを選択的に除去する（（ｈ）図）
。この際、セルトランジスタＣＴのコントロールゲート
電極２３、フローティングゲート電極２１、およびセレ
クトトランジスタの第２ゲート電極（第２層目のポリシ
リコン層）２４と第１ゲート電極１６が同一のレジスト
パター、ン３０によって自己整合的に形成される。

その後、全面に酸化膜３１を形成しく（ｉ）図）、この
酸化膜３１上にフォトレジスト３２を塗布してバターニ
ングした後（（ｊ）図）、このフォトレジストパターン
３２をマスクとしてコンタクトホール３３、　、３３２
を形成する（（ｋ）図）。

その後、全面にアルミニウム層３４を蒸着形成し、この
アルミニウム層３４をパターニングして配線を行なう。

上記アルミ配線３４によって、セレクトトランジスタＳ
Ｇの第１層目のポリシリコン層２Ｂと第２層目のポリシ
リコン層２８とが接続され、セレクトトランジスタＳＧ
の第１ゲート電極１Ｂと第２ゲート電極２４とが電気的
に接続される。

そして、上記コントロールゲート電極２３および第２ゲ
ート電極２４をマスクとして不純物のイオン注入を行な
って、自己整合的にＮ＋型型数散層１２１３、１８を形
成する。

このような製造方法によれば、自己整合的にセルトラン
ジスタＣＴのフローティングゲート電極２１とコントロ
ールゲート電極２３を形成でき、セレクトトランジスタ
ＳＧの第１ゲート電極１６と第２ゲート電極２４とを上
記第１図および第２図に示した接続部で電気的に接続し
ているので第２層目のポリシリコン層（第２ゲート電極
２４）がフローティング状態となることはなく、このポ
リシリコン層２４を除去する必要はない。また、セルト
ランジスタＣＴのフローティングゲート電極２１とコン
トロールゲート電極２３とを自己整合的に形成する際、
マスクずれによるダメージからセレクトトランジスタＳ
Ｇのゲート電極１６を保護するために、このゲート電極
１Ｂ上に形成する第２層目のポリシリコン層を充分大き
くする必要もない。従って、パターン面積を縮小でき、
微細化が可能である。さらに、セレクトトランジスタＳ
Ｇのゲート電極を２層のポリシリコン層（第１ゲート電
極１６．第２ゲート電極２４）の並列接続で形成してい
るので、ワード線の配線抵抗を約１／２に低減でき、ア
クセス速度の高速化も図れる。

なお、上記実施例では、第１層目と第２層目のポリシリ
コン層の接続のためのコンタクトホールはそれぞれポリ
シリコン層が１層しかない部分に形成しているが、これ
はなるべく段差の少ない部分で開孔したほうが露光時の
歩留りが良いからである。また、開孔２６ａ（第１図（
Ｃ））の形成時に周辺回路のポリシリコン層を同時にバ
ターニングしたが、これは別々の工程で行なっても良い
。

例えば周辺回路の第２層目のポリシリコン層２８を除去
した後、周辺回路の第１層目のポリシリコン層をパター
ニングしても良い。この場合は、第１層目のポリシリコ
ン層をデポジション形成し、バターニング・してから酸
化してＳｉ３Ｎ４膜を形成するようにしても良い。更に
、第２層目のポリシリコン層２８のエツチングはセルト
ランジスタを自己整合的に形成した後でも良い。また、
Ｎ十型拡散層１２．１３．１８の形成は、ゲート電極２
３．２４をマスクとして自己整合的に行なっても良いが
、例えばゲート電極２３．２４をマスクとして自己整合
的にＮ−型不純物層を形成して再びレジストで覆ってパ
ターニングした後、Ｎ型の不純物をイオン注入してＮ＋
＋不純物層をゲート電極２３．２４から離して形成して
も良い。このようにすると、ブレークダウン電圧が高く
なり、より高い電圧を印加できるので、電子の注入、放
出のプログラムの効率を上げることができる。

また、上記実施例ではセルトランジスタＣＴのフローテ
ィングゲート電極２１とコントロールゲート電極２３と
の間の絶縁膜としてＯＮＯ構造膜を用いたが、１層のシ
リコン酸化膜を用いても良いのは勿論である。

［発明の効果］以上説明したようにこの発明によれば、自己整合的にセ
レクトトランジスタとセルトランジスタとを形成するに
もかかわらず、セレクトトランリスタのゲート電極上の
導電層がフローティング状態となったり、セル面積が増
大したりすることがない半導体記憶装置の製造方法が得
られる。

【図面の簡単な説明】第１図ないし第３図はそれぞれこの発明の一実施例に係
わる半導体記憶装置の製造方法について説明するための
図、第４図は従来の半導体記憶装置の製造方法について
説明するための図である。ＳＧ・・・セレクトトランジスタ、ＣＴ・・・セルトラ
ンジスダ、１１・・・半導体基板、１５．２０・・・第
１の絶縁膜、１Ｂ、　２１．２８・・・第１のポリシリ
コン層（第１の導電層）　、２２１．２２２．２２３・
・・第２の絶縁膜、２８ａ・・・第１の開孔、２３．２
４．２８・・・第２のポリシリコン層（第２の導電層）
　、２８ａ・・・第２の開孔、３１・・・第３の絶縁膜
、３３１．３３２・・・コンタクトホール、３４・・・
配線層。出願人代理人　弁理士　鈴江武彦 −一一一＾　　　　　　　　　　　　　　　　　　　　　　　　
　　＾Ｏ、Ｃ −一−−陶− ｘ　　　　　　　　　　　　　　５〜−　　　　　　　　　　　　　　　　　　　　　　　
　Ｎ−手続補正書１．事件の表示特願昭６２−１４１３９５号２、発明の名称半導体記憶装置の製造方法３、補正をする者事件との関係　　特許出願人（３０７）　　株式会社　東芝４、代理人東京都千代田区霞が関３丁目７番２号　ＵＢＥビル７、
補正の内容図面の第２図を別紙の通り訂正する。

Claims

【特許請求の範囲】

（１）セレクトトランジスタとセルトランジスタとから
成るメモリセルを備え、上記セルトランジスタはフロー
ティングゲート電極を有する半導体記憶装置の製造方法
において、半導体基板上に第１の絶縁膜を形成する工程
と、この第１の絶縁膜上に第１の導電層を形成する工程
と、この第１の導電層上に第２の絶縁膜を形成する工程
と、全面に第２の導電層を形成する工程と、この第２の
導電層を選択的に除去して開孔を形成する工程と、上記
セレクトトランジスタおよびセルトランジスタの上記第
２の導電層、第２の絶縁膜および第１の導電層を自己整
合的に選択的に除去する工程と、全面に第３の絶縁膜を
形成し上記開孔内における上記第１の導電層上および第
２の導電層上にそれぞれコンタクトホールを形成する工
程と、上記第３の絶縁膜上に配線層を形成して上記第１
の導電層と第２の導電層とを接続する工程とを具備する
ことを特徴とする半導体記憶装置の製造方法。
（２）セレクトトランジスタとセルトランジスタとから
成るメモリセルを備え、上記セルトランジスタはフロー
ティングゲート電極を有する半導体記憶装置の製造方法
において、半導体基板上に第１の絶縁膜を形成する工程
と、この第１の絶縁膜上に第１の導電層を形成する工程
と、この第１の導電層上に第２の絶縁膜を形成する工程
と、全面に第２の導電層を形成する工程と、上記セレク
トトランジスタおよびセルトランジスタの上記第２の導
電層、第２の絶縁膜および第１の導電層を自己整合的に
選択的に除去する工程と、上記第２の導電層を選択的に
除去して開孔を形成する工程と、全面に第３の絶縁膜を
形成し上記開孔内における上記第１の導電層上および第
２の導電層上にそれぞれコンタクトホールを形成する工
程と、上記第３の絶縁膜上に配線層を形成して上記第１
の導電層と第２の導電層とを接続する工程とを具備する
ことを特徴とする半導体記憶装置の製造方法。
（３）セレクトトランジスタとセルトランジスタとから
成るメモリセルを備え、上記セルトランジスタはフロー
ティングゲート電極を有する半導体記憶装置の製造方法
において、半導体基板上に第１の絶縁膜を形成する工程
と、この第１の絶縁膜上に第１の導電層を形成する工程
と、この第１の導電層を選択的に除去して第１の開孔を
形成する工程と、上記第１の導電層上に第２の絶縁膜を
形成する工程と、全面に第２の導電層を形成する工程と
、この第２の導電層を選択的に除去して第２の開孔を形
成する工程と、上記セレクトトランジスタおよびセルト
ランジスタの上記第２の導電層、第２の絶縁膜および第
１の導電層を自己整合的に選択的に除去する工程と、全
面に第３の絶縁膜を形成し上記第１、第２の開孔内にお
ける上記第１の導電層上および第２の導電層上にそれぞ
れコンタクトホールを形成する工程と、上記第３の絶縁
膜上に配線層を形成して上記第１の導電層と第２の導電
層とを接続する工程とを具備することを特徴とする半導
体記憶装置の製造方法。
（４）セレクトトランジスタとセルトランジスタとから
成るメモリセルを備え、上記セルトランジスタはフロー
ティングゲート電極を有する半導体記憶装置の製造方法
において、半導体基板上に第１の絶縁膜を形成する工程
と、この第１の絶縁膜上に第１の導電層を形成する工程
と、この第１の導電層を選択的に除去して第１の開孔を
形成する工程と、上記第１の導電層上に第２の絶縁膜を
形成する工程と、全面に第２の導電層を形成する工程と
、上記セレクトトランジスタおよびセルトランジスタの
上記第２の導電層、第２の絶縁膜および第１の導電層を
自己整合的に選択的に除去する工程と、上記第２の導電
層を選択的に除去して第２の開孔を形成する工程と、全
面に第３の絶縁膜を形成し上記第１、第２の開孔内にお
ける上記第１の導電層上および第２の導電層上にそれぞ
れコンタクトホールを形成する工程と、上記第３の絶縁
膜上に配線層を形成して上記第１の導電層と第２の導電
層とを接続する工程とを具備することを特徴とする半導
体記憶装置の製造方法。
（５）セレクトトランジスタとセルトランジスタとから
成るメモリセルを備え、上記セルトランジスタはフロー
ティングゲート電極を有する半導体記憶装置の製造方法
において、半導体基板上に第１の絶縁膜を形成する工程
と、この第１の絶縁膜上に第１の導電層を形成する工程
と、この第１の導電層上に第２の絶縁膜を形成する工程
と、この第２の絶縁膜および上記第１の導電層を選択的
に除去して第１の開孔を形成する工程と、全面に第２の
導電層を形成する工程と、上記セレクトトランジスタお
よびセルトランジスタの上記第２の導電層、第２の絶縁
膜および第１の導電層を自己整合的に選択的に除去する
工程と、上記第２の導電層を選択的に除去して第２の開
孔を形成する工程と、上記第２の導電層を選択的に除去
して第２の開孔を形成する工程と、全面に第３の絶縁膜
を形成し上記第１、第２の開孔内における上記第１の導
電層上および第２の導電層上にそれぞれコンタクトホー
ルを形成する工程と、上記第３の絶縁膜上に配線層を形
成して上記第１の導電層と第２の導電層とを接続する工
程とを具備することを特徴とする半導体記憶装置の製造
方法。
（６）セレクトトランジスタとセルトランジスタとから
成るメモリセルを備え、上記セルトランジスタはフロー
ティングゲート電極を有する半導体記憶装置の製造方法
において、半導体基板上に第１の絶縁膜を形成する工程
と、この第１の絶縁膜上に第１の導電層を形成する工程
と、この第１の導電層上に第２の絶縁膜を形成する工程
と、この第２の絶縁膜および上記第１の導電層を選択的
に除去して第１の開孔を形成する工程と、全面に第２の
導電層を形成する工程と、この第２の導電層を選択的に
除去して第２の開孔を形成する工程と、上記セレクトト
ランジスタおよびセルトランジスタの上記第２の導電層
、第２の絶縁膜および第１の導電層を自己整合的に選択
的に除去する工程と、全面に第３の絶縁膜を形成し上記
第１、第２の開孔内における上記第１の導電層上および
第２の導電層上にそれぞれコンタクトホールを形成する
工程と、上記第３の絶縁膜上に配線層を形成して上記第
１の導電層と第２の導電層とを接続する工程とを具備す
ることを特徴とする半導体記憶装置の製造方法。