JPH0294455A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置に関し、特に共通基板に１し成さ
れた素子を分離するフィールドシールド（Ｆｉｅｌｄ　
　５ｈｉｅｌｄ）分離を用いた半導体装置に関するもの
である。

［従来の技術］ 従来、半導体素子間の素子分離方法として、たとえば特
開昭６２−１９０８６９号公報などに示されているＬＯ
ＧＯＳ　（Ｌｏｃａ　ｌ　　Ｏｘ　１ｄａｔｉｏｎ　　
ｏｆ　　５ｉｌｉｃｏｎ）法を使用するのが一般的であ
った。

第６図はこのＬＯＧＯＳ法を用いた素子分離の構造を示
す断面図である。

図において、ｐ型の半導体基板５１の主面に活性領域を
規定すべく、所定間隔でもって分離酸化膜５２ａ、５２
ｂが形成されている。活性Ｒ／！域には所定間隔でもっ
てｎ＋の不純物領域５４ａ、５４ｂが形成される。不純
物領域’５４ａ、５４ｂの間のチャンネル領域となる半
導体基板５１の主面上には絶縁膜を介してゲート電極５
５が形成される。ゲート電極５５を覆うように半導体基
板５１の主面全面に層間絶縁膜５６が形成される。層間
絶縁膜５６上には配線層５７が形成される。ゲート電極
５５および不純物領域５４ａ、５４ｂは電界効果型トラ
ンジスタＴｒ、を構成する。

このように分離酸化膜５２ａ、５２ｂはこのトランジス
タが形成される領域を他の活性領域と電気的に分離する
ために形成されるが、その分離酸化膜端部にはＬＯＣＯ
Ｓ法にとって特有のバーズビーク５３ａ、５３ｂが形成
される。このバーズビーク５３ｇ、５３ｂによって分離
酸化膜は、活性領域に対してＣ寸法分だけ食い込むこと
になる。

これは、トランジスタのチャンネル幅方向に対して分離
酸化膜が形成されている場合、そのチャンネル幅の減少
ともとに電界効果型トランジスタのしきい値が高くなる
という狭チャンネル効果をもたらす。さらに活性領域へ
の食い込み寸法Ｃのために半導体装置の高集積化に伴う
微細な素子分離の適用にＬＯＣＯＳ法は限界を呈してい
た。

第７図はこのような背景の下に開発された、素子の微細
化に対応できる素子分離としてのフィールドシールド分
離による構成を示す断面図である。

本図の構成は、特開昭６０−４７４３７号公報に示され
ているものである。図において、ｐ型半導体基板１０１
の主面に所定間隔でもってｎ＋の不純物領域１０４ａ、
１０４ｂが各々形成される。

不純物領域１０４ａと不純物領域１０４ｂとの間の半導
体基板１０１のチャンネル領域上には絶縁膜１０２を介
してゲート電極１０６が形成される。

ゲート電極１０６、不純物領域１０４ａ、１０４ｂが電
界効果型トランジスタＴｒ、を構成するのは第６図と同
様である。不純物領域１０４ａと不純物領域１０４ｂの
外側の領域すなわち第６図において分ＭＭ化膜が形成さ
れていた領域に相当する部分の上方には絶縁膜１０２を
介してフィールドシールド電極１０９ａ、１０９ｂが各
々形成される。フィールドシールド電極１０９ａおよび
１０９ｂは、それぞれ可変電源１１２ａおよび１１２ｂ
を介して接地電源１１３ａおよび１１３ｂに接続されて
いるため、各々負電位に保たれている。

ゲート電極１０６ならびにフィールドシールド電極１０
９ａおよび１０９ｂを覆うように層間絶縁膜１１０が全
面に形成され、その上には配線層１１１が形成される。

このようにフィールドシールド電極１０９ａおよび１０
９ｂを負電位に保つことによって、その上方の半導体基
板１０１の主面の領域を反転せさないようにして素子間
の分離を行なっている。

第８Ａ図〜第８Ｆ図は第７図に示された半導体装置の製
造方法を示す工程断面図である。

以下、図を参照してその製造方法について説明する。

ｐ型の半導体基板１０１の主面上に所定厚さの酸化膜１
０２およびポリシリコン層１０３が順次形成される（第
８Ａ図参照）。

ポリシリコン層１０３および酸化膜１０２を写真製版技
術を用いてバターニングし、所定間隔にポリシリコンパ
ターン１０３ａ、１０３ｂおよび１０６を形成する。バ
ターニングにより露出した半導体基板１０１にｎ型の不
純物を注入し、ｎ＋型の不純物領域１０４ａおよび１０
４ｂを形成する（第８Ｂ図参照）。

次にポリシリコンパターン１０３ａおよび１０３ｂを除
去（第８Ｃ図参照）し、残存のポリシリコンパターン１
０６を覆うように半導体基板全面に酸化膜１０７を形成
する（第８Ｄ図参照）。

続いて酸化膜１０７上全面にポリシリコン層１０８を形
成（第８Ｅ図参照）して、これを写真製版技術を用いて
所定位置にバターニングし、フィールドシールド電極と
なるポリシリコンパターン１０９ａおよび１０９ｂを形
成する（第８Ｆ図参照）。

以下、さらに層間絶縁膜および配線層を形成する工程を
経て第７図に示す構造の半導体装置が完成する。

ところが上記製造方法によれば、フィールドシールド電
極１０９ａおよび１０９ｂを、ソース／ドレイン領域と
なる不純物領域１０４ａおよび１０４ｂの形成後にバタ
ーニングをしている。そのため、フィールドシールド電
極を形成するために精度の高いマスク合わせが必要とな
り、素子の微細化には必ずしも適しているとは言えなか
った。

またフィールドシールド電極１０９ａおよび１０９ｂ下
の酸化膜が２度の工程に分かれて形成されているので、
フィールドシールド電極を素子分離用トランジスタのゲ
ート電極と考えた場合、その電界効果型トランジスタと
しての信頼性を低下させる。

ここで、ソース／ドレイン領域となる不純物領域の形成
と自己整合的にフィールドシールド電極を形成する半導
体装置の製造方法が、たとえば特開昭６２−１６２３５
３号公報に示されている。

第９Ａ図〜第９Ｇ図は上記公報に示された製造方法を示
す工程断面図である。

以下図を参照してその製造方法について説明する。

ｐ型の半導体基板２０１の主面上に所定厚さの酸化膜２
０２が形成（第９Ａ図参照）され、さらにその上に所定
厚さのポリシリコン層２０３が形成される（第９Ｂ図参
照）。

ポリシリコン層２０３を写真製版技術を用いてバターニ
ングし、所定間隔のポリシリコンパターン２０４ａ、２
０４ｂおよび２０４Ｃを形成する（第９Ｃ図参照）。

次に露出した酸化膜２０２を除去した後熱酸化すること
によって、半導体話板２０１の主面上には酸化膜２０５
、ポリシリコン膜パターン２０４ａ、２０４ｂおよび２
０４Ｃの上面および側面に酸化膜２０６が形成される（
第９Ｄ図参照）。

酸化膜２０５および２０６上全面にポリシリコン層を形
成し、これを写真製版技術を用いてパタニングすること
によって、酸化膜２０５上にはポリシリコン膜パターン
２０７ａおよび２０７ｂが、酸化膜２０６上にはポリシ
リコン膜パターン２０８が形成される（第９Ｅ図参照）
。

次に露出している酸化膜２０５を介して半導体基板２０
１の主面に【ｌ型の不純物を注入し、これを拡散するこ
とによって、不純物領域２０９ａ。

２０９ｂ、２０９ｃおよび２０９ｄを形成する（第９Ｆ
図参照）。

さらに、ポリシリコン膜パターン２０７ａ、２０７ｂお
よび２０８を覆うように全面に層間絶縁膜２１０が形成
され、ポリシリコン膜パターン２０４ａの一部が露出す
るようなコンタクトホール２１１が形Ｉ戊される。コン
タクトホール２１１の内部を含め、層間絶縁膜２１０の
上に金属層が形成され、これをバターニングすることに
よって金属配線２１２が形成される（第９Ｇ図参照）。

このように上記の方法では、ソース／ドレイン領域とな
る不純物領域の形成前に、フィールドシールド電極が既
に形成されているので、これらは自己整合的に形成され
ることになり、精度の高いマスク合わせを必要とせず素
子の高集積化に適している。

［発明が解決しようとする課届］ 第１０図は上記の第９Ａ図〜第９Ｇ図にて示した製造方
法による半導体装置のフィールドシールド電極まわりの
構造を示す断面図であって、第９Ｇ図に示された部分の
拡大図である。

図において、ゲート電極となるポリシリコン膜パターン
２０７ａとソース／ドレイン領域となる不純物領域２０
９ａおよび２０９ｂとは電界効果型トランジスタＴ「、
１を構成する。一方、ゲート電極となるポリシリコン膜
パターン２Ｕ７ｂとソース／ドレイン領域となる不純物
領域２０９ｃおよび２９０ｄとは電界効果型トランジス
タＴｒ、２を構成する。ところで、トランジスタＴ「、
１の不純物領域２０９ｂとトランジスタＴｒ、２の不純
物領域２０９　ｃと、フィールドシールド電極となるポ
リシリコン膜パターン２０４　ｂとはフィールドトラン
ジスタＦＴｒ、を＋７４成することになる。したがって
、フィールドシールド電極２０４ｂの電位を所定電位に
保つことによって、この］・ランジスタＦＴｒ、を當に
オフ状態にしてトランジスタＴ「、１が属する活性領域
と、トランジスタ′ｒｒ、２が属する活性領域とを分離
している。

しかしながら、第１０図にても示されているように、フ
ィールドシールド電Ｔｈ２０４ｂの上方には絶縁膜２０
６を介して配線層となる導電体２０８が形成されている
ことが多い。そのため、フィールドシールド電極２０４
ｂが第７図にて示したような接続でもって負電位に常時
保たれている場合は問題はないが、この電位をフローテ
ィング状態としている場合に問題を生じる。すなわち、
フィールドシールド電極２０４ｂがフローティング状態
のとき、導電体２０８に印加された電位によって、これ
らの間に容量が形成され、フィールドシールド電極２０
４ｂの電位が変化する。第１０図においてはフィールド
トランジスタＦＴｒ、がＮチャンネル！・ランジスタで
あるので、フィールドシールド電極２０４ｂが所定電位
以上に上昇し、不純物領域２０９　ｃの電位がＶＤで不
純物領域２０９ｂの電位が接地電源のときこのトランジ
スタがオンすることになる。特に、このトランジスタＦ
Ｔｒ、がオーバラップ型トランジスタであるためそのし
きい値が低いのでその問題が顕著となる。

すなわち、第９Ｆ図の状態において、フィールドシール
ド電極２０４ｂの側壁の酸化膜２０６の厚さは、それが
熱酸化によって形成されるので薄い。

そのためフィールドシールド電極２０４ｂおよび酸化膜
２０６をマスクとして不純物が注入されるが、その熱拡
散によって形成される不純物領域２０９ｂおよび２０９
ｃはフィールドシールド電極２０４ｂの下方に一部入り
込む状態、すなわちオーバラップした状態となる（重な
り部ａ寸法参照）。したがって、トランジスタＦＴｒ、
は通常のオン・オフ動作用の電界効果型トランジスタと
同様の構造であるので、そのしきい値電圧が低く不用意
にオンするおそれがあり、素子分離用の信頼性を低下し
ていた。

この発明は上記のような課題を解決するためになされた
もので、フィールドシールド分離であって、その素子分
離性能の高い半導体装置を提１３％することを目的とす
る。

［課題を解決するための手段］ この発明に係る半導体装置は、共通の半導体基板に形成
された第１の素子と第２の素子とを電気的に分離する半
導体装置であって、主面を白°する第１導電型式の半導
体基板と、半導体基板の主面に所定間隔でもって形成さ
れた、第１導電型式と反対型式の第２導電型式の第１お
よび第２の不純物領域とを備え、第１の不純物領域は第
１の素子に含まれ、第２の不純物領域は第２の素子に含
まれ、さらに、第１の不純物領域と第２の不純物領域と
の間の半導体基板の領域上方であって、半導体基板の主
面上に絶縁膜を介して形成された導電体とを備え、導電
体の半導体基板の主面への投影部分は、第１および第２
の不純物領域の少なくとも一方の領域に重ならないもの
である。

［作用］ この発明においては、フィールドトランジスタを構成す
る導電体と第１および第２の不純物領域との間にオーバ
ラップ部を有さないので、そのしきい値電圧を上昇させ
る。

［実施例］ 第１図はこの発明の一実施例によるフィールドシールド
分離を示す断面構造図である。

図において、ｐ型の半導体基板１の主面上に所定間隔で
もって【１＋型の不純物領域３　ａ　ｓ　８　ｂ　％８
ｃおよび８ｄが形成される。不純物領域８ａおよび８ｂ
の間の領域上にはゲート酸化膜６を介してゲート電極７
ａが形成され、不純物領域８ａおよび８ｂとともに電界
効果型トランジスタＴｒ。

１を構成する。不純物領域８ｃおよび８ｄの間の領域上
にはゲート酸化膜６を介してゲート電極７ｂが形成され
、不純物領域８ｃおよび８ｄとともに電界効果型トラン
ジスタＴ「、２を構成する。

不純物領域８ｂおよび８ｃの間の領域であって−・Ｊ法
すだけ内部の領域上方に絶縁膜２を介してフィールドシ
ールド電極３が形成される。フィールドシールド電極３
は側壁絶縁膜５を含む層間絶縁膜４によって覆われ、そ
の上には配線層１３が形成される。ゲート電極７ａおよ
び７ｂと配線層１３とを覆うように層間絶縁膜９が全面
に形成され、さらにその上に配線層１０が形成される。

フィールドシールド電極３は、負電位接続線１１または
接地電位接続線１２に接続されている。

このようにフィールドシールド電極３と不純物領域８ｂ
および８ｃとの間には、第１０図にて示したようなオー
バラップ部ａはなく寸法すだけ離れたオフセット状態と
なっている。すなわち、フィールドシールド電極３の半
導体基板１の主面への投影部分は、不純物領域８ｂおよ
び８Ｃに重なっていない。

第２図は第１図のフィールドシールド電極まわりの構成
を説明するための拡大図である。

図に示すように、フィールドシールド電極３と不純物領
域８ｂおよび８ＣとはフィールドトランジスタＦＴｒ、
を構成している。ここでフィールドトランジスタＦＴｒ
、の電気特性を説明するためにフィールドシールド電極
３に電圧ＶＧが、不純物領域８Ｃに電圧Ｖ、が、不純物
領域８ｂには接地電位が接続された状態を想定してみる
。

第３図は第２図にて示したフィールドトランジスタの電
流特性を示した図である。

図において横軸にフィールドシールド電極の電圧ｖＧを
、縦軸にトランジスタの電流値！をとっている。図中実
線はこの発明の一実施例によるものであり、−点鎖線は
第１０図にて示した従来例を示したものである。図に示
すようにしきい値電圧を規定する電流値を一定値１．と
してとると、この実施例によるフィールドトランジスタ
のしきい値はＶ、となるが、従来例によるしきい値はＶ
２となっている。図から明らかなようにＶ、　＞Ｖ２の
関係となっているので、第１０図と比ベフィールドシー
ルド電極３に同じ電圧Ｖ、が印加された場合、従来例に
よるフィールドトランジスタはオンするが、この発明の
一実施例によるフィールドトランジスタはオンしない。

第４Ａ図〜第４Ｅ図はこの発明の一実施例によるフィー
ルドシールド分離構造の製造方法を示す工程断面図であ
る。

以下、図を参照してその製造方法について説明する。

まずｐ型のシリコン基板よりなる半導体基板１の主面上
に所定厚さの酸化膜２を形成する。酸化Ｉｆｉ２上全面
に１５００〜２０００人程度の厚さのポリシリコン膜３
をＬＰＣＶＤ法によって形成し、さらにその上に３００
０人の厚さの酸化膜４をたとえばＣＶＤ法によって形成
する（第４Ａ図参照入次に酸化膜４およびポリシリコン
膜３を写真製版技術を用いて所定の大きさにパターニン
グし、これを覆うように酸化膜２上全面に高温酸化膜５
を３０００人程度の厚さで形成する（第４Ｂ図り照）。

続いて、ＲＩＥ　（反応性イオンエツチング）法を用い
て、酸化膜５を絶縁膜２が露出するまで異方的にエツチ
ングする。これによって、フィールドシールド電極とな
るポリシリコン膜パターン３および酸化膜パターン４の
側壁に側壁酸化膜５ａが形成される（第４Ｃ図参照）。

ここで側壁酸化膜５ａの幅（図中左右方向）は、酸化膜
５の形成膜厚およびＲＩＥのエツチング時間等によって
制御することができる。またフィールドシールド電極３
の上の酸化膜４の厚さは第４Ａ図における酸化膜４の形
成厚さに依存するので、側壁酸化膜５ａと独立にその厚
さを制御することができる。

次に露出した半導体基板１の主面上および酸化膜４上全
面に酸化膜およびポリシリコン膜を順次堆積し、写真製
版技術を用いてパターニングすることによってトランジ
スタＴ「、１のゲート電極となるポリシリコン膜パター
ン７ａ１トランジスタＴ「、２のゲート電極となるポリ
シリコン膜パターン７ｂおよび配線層となるポリシリコ
ン膜パターン１３が絶縁膜を介して形成される。露出し
た半導体基板１の主面にｎ◆の不純物を注入し、これを
拡散することによって不純物領域８ａ、８ｂ、８ｃおよ
び８ｄが形成される。この乏き、不純物領域８ｂおよび
８Ｃは、その拡散によって図中左右方向にも拡散するが
、フィールドシールド電極３の側壁酸化膜５ａの幅が厚
いため、フィールドシールド電極３とオーバラップする
ことはな（、寸法すの分だけ離れたオフセット状態で形
成される（第４Ｄ図参照）。

最後にゲート電極７ａおよび７ｂと配線層１３とを覆う
ように８０００人程度の厚さのＢＰＳＧ膜９を全面に堆
積させた後、さらにその上に金属配線１０を所望の位置
に形成することによって第１図にて示した半導体装置が
完成する。

なお、上記実施例では、フィールドシールド電極が分離
する素子としてのトランジスタが単一ドレイン構造であ
ったがこのトランジスタはＬＤＤ（Ｌｉｇｈｔｌｙ　　
ｄｏｐｅｄ　　ｄｒａｉｎ）であってもよい。

第５Ａ図および第５Ｂ図はこの発明の他の実施例による
製造方法を示す工程断面図の一部であって、分離される
素子がＬＤＤ構造のトランジスタを示している。

この実施例においては、先の実施例の第４Ａ図〜第４Ｄ
図までは同様であり、以降の工程が第５Ａ図および第５
Ｂ図にて示されている。

第４Ｄ図までの工程が終了した後、ゲート電極７ａおよ
び７ｂと配線層１３とを覆うように全面に高温酸化膜を
形成し、これを異方的にエツチングすることによって半
導体基板１の主面の一部を露出させる。このエツチング
によってゲート電極７ａおよび７ｂの側壁に側壁酸化膜
１４が残存する。露出した半導体基板１の主面にｎ型の
不純物を注入するが、この不純物の濃度は先の第４Ｄ図
において注入された不純物の濃度より大きいものである
。注入された不純物を拡散することによって高濃度なｎ
型の不純物領域１５ａ、１５ｂ、１５Ｃおよび１５ｄが
形成され、先の不純物領域８ａ　ｓ　８ｂ　ｓ　８　ｃ
および８ｄとともにＬＤＤ構造が形成される（第５Ａ図
参照）。

以下同様に所定厚さのＢＰＳＧ膜９を全面に堆桔させ、
さらにその上に金属配線１０を形成することによって、
ＬＤＤ構造のトランジスタの素子分離を行なうフィール
ドシールド構造の半導体装置が完成する（第５Ｂ図参照
）。

なお、上記実施例では、フィールドシールド電極が分離
する素子は電界効果型トランジスタであるが、他の素子
であっても不純物領域を含みフィールドトランジスタを
構成するものであれば同様に適用でき、同様の効果を奏
することは言うまでもない。

また、上記実施例では、導電型式を特定しているが、反
対導電型式でも同様に適用できる。

また上記実施例では、フィールドシールド電極をポリシ
リコンとしているが、他の導電体を用いても同様の効果
を奏することは言うまでもない。

また、上記実施例では、フィールドシールド電極を負電
位あるいは接地電位に接続しているが、フローティング
であってもよい。

また、上記実施例では、フィールドシールド電極とその
下方領域の両側の不純物領域とをオフセット状態として
いるが、そのオフセット寸法すを最小Ｏとすることも可
能であり、またその場合であっても従来例に比べて分離
性能の向上が期待できる。さらに、上記実施例では、フ
ィールドシールド電極とその下方領域の両側の不純物領
域とをオフセット状態としているが、両側ではなく片側
の不純物領域とのみオフセット状態としても効果を奏す
る。

［発明の効果］ この発明は以上説明したとおり、フィールドシールド電
極よりなるフィールドトランジスタがオフセット型トラ
ンジスタになるので、フィールドシールド分離による素
子分離能力がさらに向上するという効果を奏する。

【図面の簡単な説明】

第１図はこの発明の一実施例によるフィールドシールド
電極を含む断面図、第２図は第１図のフィールドトラン
ジスタの電気特性を説明するための図、第３図は第２図
のフィールドトランジスタの電圧／電流特性を示す図、
第４Ａ図ないし第４Ｅ図は第１図の半導体装置の製造方
法を示す断面工程図、第５Ａ図および第５Ｂ図は、この
発明の他の実施例の製造工程を示す工程断面図、第６図
は従来のＬＯＣＯＳ法による素子分離の構造を示す断面
図、第７図は従来のフィールドシールド電極による分離
を示す断面図、第８Ａ図〜第８Ｆ図は第７図の半導体装
置の製造方法を示す工程断面図、第９Ａ図〜第９Ｇ図は
他の従来例であるフィールドシールド分離構造を有する
半導体装置の製造工程図、第１０図は第９Ｇ図に示され
たフィールドシールド電極まわりの電気特性を示すため
の断面図である。 図において、１は半導体基板、２は絶縁膜、３はフィー
ルドシールド電極、５は側壁絶縁膜、６はゲート酸化膜
、７ａ、７ｂはゲート電極、８ａ〜８ｄは不純物領域で
ある。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 共通の半導体基板に形成された第１の素子と第２の素子
   とを電気的に分離する半導体装置であって、 主面を有する第１導電型式の半導体基板と、前記半導体
   基板の主面に所定間隔でもって形成された、前記第１導
   電型式と反対型式の第２導電型式の第１および第２の不
   純物領域とを備え、前記第１の不純物領域は前記第１の
   素子に含まれ、前記第２の不純物領域は前記第２の素子
   に含まれ、さらに、 前記第１の不純物領域と前記第２の不純物領域との間の
   前記半導体基板の領域上方であって、前記半導体基板の
   主面上に絶縁膜を介して形成された導電体とを備え、前
   記導電体の前記半導体基板の主面への投影部分は、前記
   第１および第２の不純物領域の少なくとも一方の領域に
   重ならない、半導体装置。