JPS63265470A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63265470A JPS63265470A JP10040387A JP10040387A JPS63265470A JP S63265470 A JPS63265470 A JP S63265470A JP 10040387 A JP10040387 A JP 10040387A JP 10040387 A JP10040387 A JP 10040387A JP S63265470 A JPS63265470 A JP S63265470A
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- resistor
- input terminal
- diode
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7808—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a breakdown diode, e.g. Zener diode
-
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は絶縁ゲート電界効果トランジスタ（以下、０
ＭＯ８ＦＥＴという）に関する。
ＭＯ８ＦＥＴという）に関する。
従来の技術
民生機器たとえばビデオテープレコーダーセット、ビデ
オカメラセットなどのビデオ信号あるいは音声磁気ヘッ
ド等の小型の電子回路装置のスイッチングの多くにはバ
イポーラトランジスタあるいは抵抗内蔵型のバイポーラ
トランジスタが使用されている。
オカメラセットなどのビデオ信号あるいは音声磁気ヘッ
ド等の小型の電子回路装置のスイッチングの多くにはバ
イポーラトランジスタあるいは抵抗内蔵型のバイポーラ
トランジスタが使用されている。
発明が解決しようとする問題点
ところがバイポーラトランジスタによるスイッチング回
路を用いると次のような諸問題がある。
路を用いると次のような諸問題がある。
第一に、スイッチング速度が遅いことである。
たとえば、マイコンで多くの信号処理を単位時間内に行
なうにはスイッチング速度が遅い。
なうにはスイッチング速度が遅い。
第二に、入力信号レベルが０．７Ｖ−０，８Ｖ以下でオ
フ、それ以上であればオンで、オフレベルが低すぎるこ
とである たとえば、マイコン（０ＭＯ８）の場合、出力レベルが
１．５ｖ以下のローレベルあるいは３．５Ｖ以下のハイ
レベルで信号変換が実行されるので、この種のＣＭＯ８
素子の直接ドライブが可能である。このようなとき、通
常はダイオードを１筒面列に接続して回路上の工夫を行
なっているがこれによりスイッチング速度を一層遅くし
ている。
フ、それ以上であればオンで、オフレベルが低すぎるこ
とである たとえば、マイコン（０ＭＯ８）の場合、出力レベルが
１．５ｖ以下のローレベルあるいは３．５Ｖ以下のハイ
レベルで信号変換が実行されるので、この種のＣＭＯ８
素子の直接ドライブが可能である。このようなとき、通
常はダイオードを１筒面列に接続して回路上の工夫を行
なっているがこれによりスイッチング速度を一層遅くし
ている。
第三に、耐静電気特性は３００〜４００ｖが求められる
が通常の０ＭＯ８ＦＥＴではその耐性に欠けることであ
る。たとえば、組立ライン中で人体等に発生する静電気
量は３００Ｖ以上になるとも言われており、このために
実装中に素子の破壊を生じやすい。
が通常の０ＭＯ８ＦＥＴではその耐性に欠けることであ
る。たとえば、組立ライン中で人体等に発生する静電気
量は３００Ｖ以上になるとも言われており、このために
実装中に素子の破壊を生じやすい。
本発明はこれらを解決することにある。
問題点を解決するための手段
本発明は、ＤＭＯＳＦＥＴのゲートと信号入力端子との
間に抵抗を有し、かつ、前記ゲートの保護用ダイオード
を前記ＤＭＯ８ＦＥＴの拡散チャネル領域内に備えた半
導体装置である。
間に抵抗を有し、かつ、前記ゲートの保護用ダイオード
を前記ＤＭＯ８ＦＥＴの拡散チャネル領域内に備えた半
導体装置である。
作用
本発明によりゲートと信号入力端子間に、抵抗と拡散チ
ャネル領域内の保護ダイオードとを内蔵し、静電破壊耐
量を大幅に改善することができる。
ャネル領域内の保護ダイオードとを内蔵し、静電破壊耐
量を大幅に改善することができる。
実施例
第１図は本発明実施例装置の断面図であり、第２図ａｍ
ｄはその製造工程順断面図である。また、第３図は同装
置の等価回路図である。この装置は、縦型ＭＯ８ＦＥＴ
のゲートにサージ吸収用の抵抗Ｒ（ここでは２〜４にΩ
）を設けている。
ｄはその製造工程順断面図である。また、第３図は同装
置の等価回路図である。この装置は、縦型ＭＯ８ＦＥＴ
のゲートにサージ吸収用の抵抗Ｒ（ここでは２〜４にΩ
）を設けている。
またゲートへの信号入力端子・ソース間にはゲート保護
用のダイオードＤを有しているＭＯＳＦＥＴである。こ
の装置で抵抗の形成はポリシリコン蒸着後、制御精度の
高いイオン注入法によって不純物のコントロールを行な
って形成する。また破線で示した部分はドレインゲート
間の寄生ＮＰＮトランジスタとドレインソース間の寄生
ダイオードである。
用のダイオードＤを有しているＭＯＳＦＥＴである。こ
の装置で抵抗の形成はポリシリコン蒸着後、制御精度の
高いイオン注入法によって不純物のコントロールを行な
って形成する。また破線で示した部分はドレインゲート
間の寄生ＮＰＮトランジスタとドレインソース間の寄生
ダイオードである。
第１図示の装置は第２図ａｍｅのＭＯＳＦＥＴの製造プ
ロセスを示す工程順断面図のように製造される。
ロセスを示す工程順断面図のように製造される。
第２図ａのようにＮ型エピタキシャルウェハ１の表面を
熱酸化して８０００Ａ程度の酸化膜２を形成する。その
後、ホトリソグラフィ技術によって窓３を形成し、第２
図すのように、同窓３を通じて、ボロンを注入あるいは
蒸着し、拡散深さ０．７μｍ程度になるように調整して
拡散領域４を形成する。ついでこの第２図すではＭＯＳ
ＦＥＴとなる部分５をホトリソグラフィ技術によって開
孔形成の後ゲート酸化膜を５００〜１０００Ａの厚さに
形成する。つづいて、第２図Ｃのように、ゲート酸化膜
６上にポリシリコンを５０００Ａ程度堆積し、その表面
にリンのイオン注入を３．ＯＸ １０ ”ｃｍ−２４０
ｋｅｖ程度の条件で全面に行なう。
熱酸化して８０００Ａ程度の酸化膜２を形成する。その
後、ホトリソグラフィ技術によって窓３を形成し、第２
図すのように、同窓３を通じて、ボロンを注入あるいは
蒸着し、拡散深さ０．７μｍ程度になるように調整して
拡散領域４を形成する。ついでこの第２図すではＭＯＳ
ＦＥＴとなる部分５をホトリソグラフィ技術によって開
孔形成の後ゲート酸化膜を５００〜１０００Ａの厚さに
形成する。つづいて、第２図Ｃのように、ゲート酸化膜
６上にポリシリコンを５０００Ａ程度堆積し、その表面
にリンのイオン注入を３．ＯＸ １０ ”ｃｍ−２４０
ｋｅｖ程度の条件で全面に行なう。
その後ホトリソグラフィ技術によりレジスト形成を行い
、レジストをマスクとしてポリシリコン膜７のエツチン
グを行いゲート部分を残す。そして、このポリシリコン
膜をマスクとして他部のゲート酸化膜８を３００〜５０
０八程度残るようにエツチングを行い、この薄いゲート
酸化膜８を通じてボロンを３ Ｘ １０ ”Ｃ１１−２
７０ｋｅｖ程度の条件でイオン注入し、この部分に接合
深さ３μｍの領域９が形成されるようにチャネル部の拡
散を行う。
、レジストをマスクとしてポリシリコン膜７のエツチン
グを行いゲート部分を残す。そして、このポリシリコン
膜をマスクとして他部のゲート酸化膜８を３００〜５０
０八程度残るようにエツチングを行い、この薄いゲート
酸化膜８を通じてボロンを３ Ｘ １０ ”Ｃ１１−２
７０ｋｅｖ程度の条件でイオン注入し、この部分に接合
深さ３μｍの領域９が形成されるようにチャネル部の拡
散を行う。
次に、第２図ｄのように、ソース領域をつ（るためにホ
トリソグラフィ技術によってレジスト１０を形成し、こ
れをマスクにして、リンのイオン注入を５ Ｘ １０
”ａｍ−” １００ｋｅｖの条件で行い、レジスト除去
後接合深さ０．８μｍ程度となるように拡散を行いソー
ス領域１１を形成する。第２図ｅではＣＶＤ法による二
酸化シリコン膜１２を堆積してこれにコンタクト窓１３
をホトリソグラフィ技術によって形成する。最終的には
、第１図の断面図のように電極１４および保護用窒化シ
リコン膜１５を形成して、ＤＭＯＳＦＥＴを完成する。
トリソグラフィ技術によってレジスト１０を形成し、こ
れをマスクにして、リンのイオン注入を５ Ｘ １０
”ａｍ−” １００ｋｅｖの条件で行い、レジスト除去
後接合深さ０．８μｍ程度となるように拡散を行いソー
ス領域１１を形成する。第２図ｅではＣＶＤ法による二
酸化シリコン膜１２を堆積してこれにコンタクト窓１３
をホトリソグラフィ技術によって形成する。最終的には
、第１図の断面図のように電極１４および保護用窒化シ
リコン膜１５を形成して、ＤＭＯＳＦＥＴを完成する。
第１図では、右半分がＤＭＯＳＦＥＴ、左半分が保護ダ
イオード部のアノード領域９゛、カソード領域１１゛で
ある。
イオード部のアノード領域９゛、カソード領域１１゛で
ある。
この装置をポリシリコン抵抗膜で作ったものと合わせる
と、第３図示の等価回路の構成ができる。
と、第３図示の等価回路の構成ができる。
また、抵抗Ｒの値を３０にΩ、３にΩ、０．３にΩの各
値で試作し、その結果を第４図の諸特性表に示す。
値で試作し、その結果を第４図の諸特性表に示す。
発明の効果
本発明によれば、入力インピーダンスが大きいために入
力電力が極めて小さく、また、低入力消費電力であるの
で多並列接続が可能である。さらに本発明によると、サ
ージ破壊耐量が１００ＯＶ（Ｃ＝２００ｐＦ）以上と極
めて高く電子回路基板の組立時の静電気による破壊が減
少する。
力電力が極めて小さく、また、低入力消費電力であるの
で多並列接続が可能である。さらに本発明によると、サ
ージ破壊耐量が１００ＯＶ（Ｃ＝２００ｐＦ）以上と極
めて高く電子回路基板の組立時の静電気による破壊が減
少する。
第１図は本発明実施例装置の断面図、第２図ａ〜ｅは本
発明実施例装置の工程順断面図、第３図は本発明実施例
装置の等価回路図、第４図は実施例の諸特性図である。 １・・・・・・Ｎ型エピタキシャルウェハ、４・・・・
・・チャネル拡散層Ｐ＋、６・・・・・・ゲート酸化膜
、７・・・・・・ゲートポリシリコン、９・・・・・・
実効チャネル領域、９′・・・・・・カソード領域、１
１・・・・・・ソース領域、１１゛・・・・・・アノー
ド領域、１２・・・・・・二酸化シリコン膜、１４・・
・・・・ＡＱ電極、１５・・・・・・窒化シリコン膜。 代理人の氏名 弁理士 中尾敏男 ほか１名第１図 第２図 第３図 尺−花机 Ｄ−一株凌ジは−ド ソース 第４図
発明実施例装置の工程順断面図、第３図は本発明実施例
装置の等価回路図、第４図は実施例の諸特性図である。 １・・・・・・Ｎ型エピタキシャルウェハ、４・・・・
・・チャネル拡散層Ｐ＋、６・・・・・・ゲート酸化膜
、７・・・・・・ゲートポリシリコン、９・・・・・・
実効チャネル領域、９′・・・・・・カソード領域、１
１・・・・・・ソース領域、１１゛・・・・・・アノー
ド領域、１２・・・・・・二酸化シリコン膜、１４・・
・・・・ＡＱ電極、１５・・・・・・窒化シリコン膜。 代理人の氏名 弁理士 中尾敏男 ほか１名第１図 第２図 第３図 尺−花机 Ｄ−一株凌ジは−ド ソース 第４図
Claims (1)
- 縦型絶縁ゲート電界トランジスタの拡散チャネル領域
内に入力ゲート保護ダイオードを備えた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10040387A JPS63265470A (ja) | 1987-04-23 | 1987-04-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10040387A JPS63265470A (ja) | 1987-04-23 | 1987-04-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63265470A true JPS63265470A (ja) | 1988-11-01 |
Family
ID=14273014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10040387A Pending JPS63265470A (ja) | 1987-04-23 | 1987-04-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63265470A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5426320A (en) * | 1993-04-21 | 1995-06-20 | Consorzio Per La Ricera Sulla Mmicroelectronica Nel Mezzogiorno | Integrated structure protection device for protecting logic-level power MOS devices against electro-static discharges |
-
1987
- 1987-04-23 JP JP10040387A patent/JPS63265470A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5426320A (en) * | 1993-04-21 | 1995-06-20 | Consorzio Per La Ricera Sulla Mmicroelectronica Nel Mezzogiorno | Integrated structure protection device for protecting logic-level power MOS devices against electro-static discharges |
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